KR20200137658A - 클럭 생성 회로 및 이를 포함하는 메모리 장치 - Google Patents

클럭 생성 회로 및 이를 포함하는 메모리 장치 Download PDF

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Abstract

본 기술은 메모리 장치에 관한 것으로서, 리드 커맨드에 응답해, 리드 데이터의 출력 구간 동안 외부 클럭 신호를 바탕으로 복수의 내부 클럭 신호들을 생성하는 클럭 생성부, 및 복수의 내부 클럭 신호들에 응답해, 제1 데이터 스트로브 신호를 데이터 스트로브 패드로 출력하는 데이터 스트로브 출력부를 제공하고, 상기 클럭 생성부는 테스트 모드 신호에 응답해, 상기 리드 데이터의 출력 구간에 상관없이 상기 복수의 내부 클럭 신호들을 토글링시킨다.

Description

클럭 생성 회로 및 이를 포함하는 메모리 장치{CLOCK GENERATING CIRCUIT AND MEMROY DEVICE INCLUDING THE SAME}
본 발명은 클럭 신호를 바탕으로 데이터를 입출력하는 메모리 장치에 관한 것이다.
최근 메모리 시스템의 동작 속도가 증가함에 따라, 메모리 시스템에 포함되는 메모리 장치에 높은 데이터 전송률(transfer rate)이 요구되는 추세이다. 즉, 데이터를 고속(high speed)으로 또는 고대역폭(high bandwidth)으로 전송하기 위해, 클럭 신호에 동기화되어 동작하는 DRAM(Dynamic Random Access Memory)과 같은 메모리 장치에서는 클럭 신호를 분주(dividing)하는 기법을 사용한다. 메모리 장치에 포함되는 클럭 생성 회로는 클럭 신호를 분주해 위상이 서로 다른 다중 위상(multi-phase) 클럭 신호들을 생성한다. 메모리 장치는 이러한 다중 위상 클럭 신호들을 바탕으로 데이터를 입출력한다.
한편, 메모리 장치 내에 클럭 신호 또는 데이터를 전송하는 내부 회로들은 여러 종류의 트랜지스터들을 이용해 구현할 수 있다. 하지만, 트랜지스터들은 스트레스에 따라 문턱 전압 레벨이 변동하는 정도가 다르기 때문에, 내부 회로들에 의해 오히려 전송되는 클럭 신호 및 데이터의 펄스 폭이 변할 수 있다. 이로 인해 전송된 클럭 신호 및 데이터의 듀티 사이클이 왜곡(distortion)되는 현상이 발생할 수 있어, 이를 방지하면서 클럭 신호 및 데이터를 안정적으로 전송할 수 있는 메모리 장치가 요구된다.
본 발명은 스트레스 테스트로 인한 열화를 방지하고, 안정적으로 클럭 신호 및 데이터를 전송할 수 있는 메모리 장치를 제공하고자 한다.
본 발명의 일 실시예에 따른 메모리 장치는, 리드 커맨드에 응답해, 리드 데이터의 출력 구간 동안 외부 클럭 신호를 바탕으로 복수의 내부 클럭 신호들을 생성하는 클럭 생성부; 및 상기 복수의 내부 클럭 신호들에 응답해, 제1 데이터 스트로브 신호를 데이터 스트로브 패드로 출력하는 데이터 스트로브 출력부를 포함하고, 상기 클럭 생성부는 테스트 모드 신호에 응답해, 상기 리드 데이터의 출력 구간에 상관없이 복수의 내부 클럭 신호들을 토글링시킬 수 있다.
본 발명의 일 실시예에 따른 메모리 장치의 동작 방법은, 테스트 모드 시, 리드 데이터의 출력 구간을 나타내는 출력 인에이블 신호를 활성화시키는 단계; 상기 활성화된 출력 인에이블 신호에 응답해, 외부 클럭 신호를 바탕으로 복수의 내부 클럭 신호들을 토글링시키는 단계; 및 상기 토글링되는 복수의 내부 클럭 신호들에 응답해, 데이터 스트로브 신호를 생성해 데이터 스트로브 패드로 출력하는 단계를 포함할 수 있다.
본 기술은 메모리 장치의 테스트 동작 시, 내부 클럭 신호들을 토글링시키고, 그에 따라, 데이터 스트로브 신호를 데이터 스트로브 패드를 통해 계속 출력할 수 있다. 또한, 테스트 동작 시 데이터 패드를 통해 출력될 데이터를 생성해서 토글링되는 내부 클럭 신호들에 따라 메모리 장치 외부로 출력할 수 있다. 따라서, 메모리 장치의 테스트 동작에 의해, 데이터 출력 경로 상의 내부 회로들, 즉, 데이터 출력 회로 및 클럭 신호 전송 회로들이 열화되는 것을 방지할 수 있다.
더 나아가, 메모리 장치의 테스트 동작 시, 데이터 스트로브 패드로 출력되는 데이터 스트로브 신호를 내부 데이터 스트로브 신호로 입력받을 수 있다. 내부 데이터 스트로브 신호는 분주되어, 데이터 패드로 출력되는 데이터를 입력받기 위한 클럭 신호들로 사용될 수 있다. 따라서, 메모리 장치의 테스트 동작에 의해, 데이터의 입력 경로 상의 내부 회로들, 즉, 데이터 입력 회로 및 이를 위한 클럭 신호 전송 회로들이 열화되는 것 역시 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 블록도.
도 2는 도 1에 도시된 클럭 생성부를 나타내는 블록도.
도 3a 및 도 3b는 도 2의 클럭 생성부의 동작을 설명하기 위한 신호 파형도.
도 4는 도 1에 도시된 데이터 생성부 및 데이터 직렬화부를 나타내는 블록도.
도 5는 도 1에 도시된 데이터 스트로브 출력부를 나타내는 블록도.
도 6은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위한 신호 파형도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치(100)를 나타내는 블록도이다. 도 1은 메모리 장치(100)의 여러 구성들 중에 데이터 스트로브 신호 및 데이터의 입출력 경로와 관련된 구성을 나타내고 있다.
메모리 장치(100)는 호스트, 또는 메모리 컨트롤러의 제어에 따라 데이터를 리드하거나 라이트할 수 있다. 리드 및 라이트 동작에 따라, 메모리 장치(100)와 메모리 컨트롤러 사이에 데이터가 교환될 때, 데이터 스트로브 신호가 사용될 수 있다. 데이터 스트로브 신호는 데이터의 논리값을 결정하기 위한 기준 시점을 제공할 수 있다. 예를 들면, 고속의 데이터 교환 시, 데이터의 정확한 판별 시점을 데이터 스트로브 신호를 기준으로 확인할 수 있다.
도 1을 참조하면, 메모리 장치(100)는 데이터 스트로브 패드(DQS) 및 데이터 패드(DQ)를 통해서 각각 데이터 스트로브 신호 및 데이터를 입출력할 수 있다. 메모리 장치(100)는 클럭 생성부(110), 데이터 생성부(120), 데이터 직렬화부(130), 데이터 출력부(140), 데이터 스트로브 출력부(150), 및 데이터 스트로브 입력부(160)를 포함할 수 있다.
클럭 생성부(110)는 외부 클럭 신호(CLK 및 CLKB)를 바탕으로 복수의 내부 클럭 신호들(ICLK<0:3>)을 생성할 수 있다. 메모리 장치(100)의 리드 및 라이트 동작 시, 클럭 생성부(110)는 동작 구간 동안 복수의 내부 클럭 신호들(ICLK<0:3>)을 생성할 수 있다. 예를 들면, 클럭 생성부(110)는 리드 커맨드(RD)에 응답해, 리드 데이터의 출력 구간 동안 외부 클럭 신호(CLK 및 CLKB)를 바탕으로 복수의 내부 클럭 신호들(ICLK<0:3>)을 생성할 수 있다.
본 발명의 실시예에 따라, 메모리 장치(100)의 테스트 모드 시, 클럭 생성부(110)는 리드 데이터의 출력 구간에 상관없이 내부 클럭 신호들(ICLK<0:3>)을 토글링시킬 수 있다. 테스트 모드 신호(TM)는 메모리 장치(100)의 테스트 모드를 나타내기 위한 신호일 수 있다. 예를 들면, 테스트 모드 신호(TM)는 메모리 장치(100)에 스트레스를 인가하여 테스트하는 웨이퍼 번-인 테스트 동작 시 활성화될 수 있다.
메모리 장치(100)에 리드 커맨드(RD)가 입력되어 리드 동작이 수행되면, 메모리 셀 어레이(미도시)로부터 데이터가 병렬로 리드될 수 있다. 데이터 직렬화부(130)는 복수의 내부 클럭 신호들(ICLK<0:3>)에 응답해 리드 데이터를 직렬화할 수 있다. 데이터 출력부(140)는 데이터 직렬화부(130)에 의해 직렬화된 데이터(DATA)를 데이터 패드(DQ)를 통해 외부로 출력할 수 있다.
메모리 장치(100)의 테스트 동작 시, 데이터 생성부(120)는 복수의 테스트 데이터(DATA<0:3>를 생성해서 리드 데이터로 출력할 수 있다. 테스트 모드 신호(TM)에 응답해, 데이터 생성부(120)는 복수의 테스트 데이터(DATA<0:3>)를 로직 하이 레벨 또는 로직 로우 레벨 생성할 수 있다. 데이터 생성부(120)는 도 4를 참조하여 보다 더 구체적으로 살펴보고자 한다.
데이터 스트로브 출력부(150)는 복수의 내부 클럭 신호들(ICLK<0:3>)에 응답해, 제1 데이터 스트로브 신호(DQS1)를 데이터 스트로브 패드(DQS)로 출력할 수 있다. 데이터 스트로브 패드(DQS)를 통해 외부로 출력되는 제1 데이터 스트로브 신호(DQS1)는 데이터 패드(DQ)를 통해 출력되는 데이터를 확인하기 위해 사용될 수 있다.
데이터 스트로브 입력부(160)는 데이터 스트로브 패드(DQS)로부터 제2 데이터 스트로브 신호(DQS2)를 입력받아 내부 데이터 스트로브 신호(IDQS)로 전송할 수 있다. 내부 스트로브 신호(IDQS)는 분주되어 데이터 패드(DQ)를 통해 입력되는 데이터를 확인하기 위해 사용될 수 있다.
본 발명의 실시예에 따라 메모리 장치(100)의 테스트 모드 시, 데이터 스트로브 입력부(160)가 인에이블될 수 있다. 데이터 스트로브 입력부(160)는 테스트 모드 신호(TM)에 응답해 인에이블되어, 데이터 스트로브 출력부(150)에 의해 출력된 제1 데이터 스트로브 신호(DQS1)를 제2 데이터 스트로브 신호(DQS2)로 입력받을 수 있다.
앞서 설명한 바와 같이, 메모리 장치(100)의 스트레스를 인가하여 메모리 장치(100)의 수명, 등을 테스트할 수 있다. 이러한 웨이퍼 번-인 테스트 시, 메모리 장치(100)에 높은 열이나 고전압, 등이 지속적으로 인가될 수 있다. 메모리 장치(100)를 구성하는 PMOS 트랜지스터 및 NMOS 트랜지스터의 게이트에 같은 전압이 지속적으로 인가되는 경우 스트레스가 가해질 수 있다. 특히, PMOS 트랜지스터의 게이트에 지속적으로 음의 바이어스(negative bias)가 인가되면, NBTI(Negative Bias Temperature Instability) 스트레스로 인해 PMOS 트랜지스터가 열화될 수 있다. 즉, PMOS 트랜지스터의 문턱 전압이 증가할 수 있다.
본 발명의 실시예에 따라, 메모리 장치(100)에 스트레스 인가하여 테스트를 하면서도, 메모리 장치(100)의 특성 열화를 방지하여 수명을 연장시킬 수 있다. 이를 위해, 메모리 장치(100)의 테스트 모드 신호(TM)에 응답해, 내부 클럭 신호들(ICLK<0:3>)을 토글링시키고, 그에 따라, 데이터 스트로브 신호를 데이터 스트로브 패드(DQS)를 통해 계속 출력할 수 있다. 또한, 테스트 모드 신호(TM)에 응답해 테스트 데이터(DATA<0:3>)를 생성하고, 토글링되는 내부 클럭 신호들(ICLK<0:3>)에 따라 테스트 데이터(DATA<0:3>)를 데이터 패드(DQ)를 통해 계속 출력할 수 있다. 메모리 장치(100)는 리드 동작을 위한 클럭 신호 및 데이터 경로 상에 구비되는 내부 회로들의 열화를 방지할 수 있다.
더 나아가, 메모리 장치(100)의 테스트 모드 신호(TM)에 응답해, 데이터 스트로브 패드(DQS)를 통해 출력되는 데이터 스트로브 신호를 내부 데이터 스트로브 신호(IDQS)로 입력받을 수 있다. 내부 데이터 스트로브 신호(IDQS)는 분주되어, 데이터 패드(DQ)를 통해 출력되는 데이터를 입력받기 위한 클럭 신호들로 생성될 수 있다. 따라서, 메모리 장치(100)는 라이트 동작을 위한 클럭 신호 및 데이터 경로 상에 구비되는 내부 회로들의 열화 역시 방지할 수 있다. 메모리 장치(100)의 동작에 대해서는 도 6을 참조하여 보다 더 구체적으로 설명하고자 한다.
도 2는 도 1에 도시된 클럭 생성부(110)를 나타내는 블록도이다. 도 2를 참조하면, 클럭 생성부(110)는 클럭 분주 유닛(210), 커맨드 디코딩 유닛(220), 및 클럭 전송 유닛(230)을 포함할 수 있다.
클럭 분주 유닛(210)은 외부 클럭 신호(CLK 및 CLKB)를 분주해서 서로 다른 위상을 갖는 복수의 분주 클럭 신호들(DCLK<0:3>)을 생성할 수 있다. 외부 클럭 신호(CLK 및 CLKB)는 위상이 서로 반전되어 주기적으로 토글링하는 신호들을 포함할 수 있다. 클럭 분주 유닛(210)은 외부 클럭 신호(CLK)의 제1 및 제2 라이징/폴링 에지들에 각각 대응하여 90°의 위상차를 갖는 제1 내지 제4 분주 클럭 신호들(DCLK<0:3>)을 생성할 수 있다. 하지만, 본 발명은 이에 한정되지 않고 실시예에 따라 다양한 개수의 분주 클럭 신호들을 생성하도록 구현될 수 있다.
커맨드 디코딩 유닛(220)은 메모리 장치(100)에 입력되는 커맨드에 응답해 여러 제어 신호들을 생성할 수 있다. 커맨드 디코딩 유닛(220)은 외부 클럭 신호(CLK 및 CLKB)를 바탕으로 리드 커맨드(RD)를 디코딩해서, 리드 데이터의 출력 구간 동안 활성화되는 출력 인에이블 신호(OE)를 생성할 수 있다. 도 2의 실시예에 따르면, 커맨드 디코딩 유닛(220)은 외부 클럭 신호(CLK 및 CLKB)를 제1 내지 제4 분주 클럭 신호들(DCLK<0:3>)을 이용해, 리드 커맨드(RD)의 입력 시점을 확인하고, 확인된 시점으로부터 리드 레이턴시(read latency)에 대응하는 시간 이후에 출력 인에이블 신호(OE)를 생성할 수 있다. 출력 인에이블 신호(OE)는 데이터의 버스트 랭스(burst length)에 대응하는 시간 동안 활성화될 수 있다.
클럭 전송 유닛(230)은 출력 인에이블 신호(OE)의 활성화 구간 동안, 제1 내지 제4 분주 클럭 신호들(DCLK<0:3>)을 각각 제1 내지 제4 내부 클럭 신호들(ICLK<0:3>)로 전송할 수 있다. 리드 데이터를 데이터 패드(DQ)로 출력하기 위한 내부 회로들, 예를 들면, 데이터 직렬화부(130)는 제1 내지 제4 내부 클럭 신호들(ICLK<0:3>)에 동기화되어 동작할 수 있다. 또한, 데이터 스트로브 출력부(150)는 제1 내지 제4 내부 클럭 신호들(ICLK<0:3>)을 바탕으로 제1 데이터 스트로브 신호(DQS1)를 생성할 수 있다.
본 발명의 실시예에 따라, 메모리 장치(100)의 테스트 모드 시, 커맨드 디코딩 유닛(220)은 출력 인에이블 신호(OE)를 활성화할 수 있다. 즉, 테스트 모드 신호(TM)의 활성화 구간 동안, 커맨드 디코딩 유닛(220)은 출력 인에이블 신호(OE)를 활성화할 수 있다. 출력 인에이블 신호(OE)가 활성화되면, 클럭 전송 유닛(230)은 제1 내지 제4 분주 클럭 신호들(DCLK<0:3>)을 제1 내지 제4 내부 클럭 신호들(ICLK<0:3>)로 전송할 수 있다. 따라서, 메모리 장치(100)의 테스트 모드 시, 클럭 출력 유닛(230)은 계속 토글링하는 제1 내지 제4 내부 클럭 신호들(ICLK<0:3>)을 출력할 수 있다.
도 3a 및 도 3b는 도 2의 클럭 생성부(110)의 동작을 설명하기 위한 신호 파형도이다. 도 3a 및 도 3b는 테스트 모드 신호(TM)의 활성화에 따른 클럭 생성부(110)의 동작 차이를 나타내고 있다.
우선, 도 3a를 참조하면, 클럭 분주 유닛(210)은 외부 클럭 신호(CLK 및 CLKB)를 분주해서 90°의 위상차를 갖는 제1 내지 제4 분주 클럭 신호들(DCLK<0:3>)을 생성할 수 있다. 도 3a는 하나의 외부 클럭 신호(CLK)만 나타내고 있는데, 제1 내지 제4 분주 클럭 신호들(DCLK<0:3>)이 외부 클럭 신호(CLK)의 제1 및 제2 라이징/폴링 에지들에 각각 대응하는 것을 확인할 수 있다.
커맨드 디코딩 유닛(220)은 제1 내지 제4 분주 클럭 신호들(DCLK<0:3>)을 이용해, 리드 커맨드(RD)의 입력 시점으로부터 리드 레이턴시에 대응하는 시간 이후에 출력 인에이블 신호(OE)를 생성할 수 있다. 출력 인에이블 신호(OE)는 로직 로우 레벨로 활성화되는 신호일 수 있다.
출력 인에이블 신호(OE)가 활성화되는 구간에서, 클럭 전송 유닛(230)은 제1 내지 제4 분주 클럭 신호들(DCLK<0:3>)을 각각 제1 내지 제4 내부 클럭 신호들(ICLK<0:3>)로 전송할 수 있다. 따라서, 데이터 직렬화부(130)는 제1 내지 제4 내부 클럭 신호들(ICLK<0:3>)에 동기화되어 리드 데이터를 직렬화할 수 있다.
도 3b를 참조하면, 앞서 설명한 것과 같이 리드 커맨드(RD)에 응답하여, 클럭 분주 유닛(210)은 제1 내지 제4 분주 클럭 신호들(DCLK<0:3>)을 생성하고, 커맨드 디코딩 유닛(220)은 출력 인에이블 신호(OE)를 생성할 수 있다. 출력 인에이블 신호(OE)가 활성화된 구간에서 테스트 모드 신호(TM)가 활성화되면, 커맨드 디코딩 유닛(220)는 출력 인에이블 신호(OE)를 계속 로직 로우 레벨로 유지할 수 있다.
도 3b는 메모리 장치(100)가 리드 커맨드(RD)에 따라 리드 동작을 수행하는 중에 테스트 모드에 진입하는 일례를 나타내고 있지만, 본 발명이 이에 한정되는 것은 아니다. 메모리 장치(100)는 리드 동작과 상관없이 테스트 모드에 진입할 수 있다. 즉, 테스트 모드 신호(TM)가 활성화되면, 커맨드 디코딩 유닛(220)은 출력 인에이블 신호(OE)를 로직 로우 레벨로 생성할 수 있다.
출력 인에이블 신호(OD)가 로직 로우 레벨로 유지되는 동안, 클럭 전송 유닛(230)은 제1 내지 제4 분주 클럭 신호들(DCLK<0:3>)을 각각 제1 내지 제4 내부 클럭 신호들(ICLK<0:3>)로 전송할 수 있다. 따라서, 메모리 장치(100)의 테스트 모드 시, 데이터 직렬화부(130)는 제1 내지 제4 내부 클럭 신호들(ICLK<0:3>)에 동기화되어 계속 테스트 데이터(DATA<0:3>)를 직렬화할 수 있다.
도 4는 도 1에 도시된 데이터 생성부(120) 및 데이터 직렬화부(130)를 나타내는 블록도이다. 도 4를 참조하면, 데이터 생성부(120)는 제1 및 제2 생성 유닛들(410 및 420)을 포함하고, 데이터 직렬화부(130)는 제1 내지 제4 트리거 유닛들(430) 내지 460)을 포함할 수 있다.
메모리 장치(100)의 테스트 동작 시, 제1 생성 유닛(410)은 테스트 데이터(DATA<0:3>) 중 제1 및 제3 데이터(DATA<0> 및 DATA<2>)를 로직 하이 레벨로 생성할 수 있다. 테스트 모드 신호(TM)에 응답해, 제1 생성 유닛(410)은 전원 전압(VDD)을 이용하여 제1 및 제3 데이터(DATA<0> 및 DATA<2>)를 생성할 수 있다. 테스트 모드 신호(TM)가 활성화되면, 제1 생성 유닛(410)은 전원 전압(VDD) 노드 및 제1 및 제3 데이터(DATA<0> 및 DATA<2>) 노드를 연결할 수 있다.
메모리 장치(100)의 테스트 동작 시, 제2 생성 유닛(420)은 테스트 데이터(DATA<0:3>) 중 제2 및 제4 데이터(DATA<1> 및 DATA<3>)를 로직 로우 레벨로 생성할 수 있다. 테스트 모드 신호(TM)에 응답해, 제2 생성 유닛(420)은 접지 전압(VSS)을 이용하여 제2 및 제4 데이터(DATA<1> 및 DATA<3>)를 생성할 수 있다. 테스트 모드 신호(TM)가 활성화되면, 제2 생성 유닛(420)은 접지 전압(VSS) 노드 및 제2 및 제4 데이터(DATA<1> 및 DATA<3>) 노드를 연결할 수 있다.
제1 내지 제4 트리거 유닛들(430 내지 460)은 각각 제1 내지 제4 내부 클럭 신호들(ICLK<0:3>)에 응답해, 제1 내지 제4 데이터(DATA<0:3>)를 출력 노드로 전송할 수 있다. 90°의 위상차를 갖는 제1 내지 제4 내부 클럭 신호들(ICLK<0:3>)에 응답해, 제1 내지 제4 트리거 유닛들(430) 내지 460)은 병렬로 입력되는 제1 내지 제4 데이터(DATA<0:3>)를 직렬화해서 직렬화된 데이터(DATA)를 출력할 수 있다.
도 5는 도 1에 도시된 데이터 스트로브 출력부(150)를 나타내는 블록도이다. 도 5를 참조하면, 데이터 스트로브 출력부(150)는 제1 내지 제4 트리거 유닛들(510) 내지 540)을 포함할 수 있다.
제1 및 제3 트리거 유닛들(510 및 530)은 각각 제1 및 제3 내부 클럭 신호들(ICLK<0> 및 ICLK<2>)에 응답해, 전원 전압(VDD)으로 제1 데이터 스트로브 신호(DQS1)를 구동할 수 있다. 제1 및 제3 트리거 유닛들(510 및 530)은 각각 제1 및 제3 내부 클럭 신호들(ICLK<0> 및 ICLK<2>)에 응답해, 전원 전압(VDD) 노드 및 제1 데이터 스트로브 신호(DQS1) 노드를 연결할 수 있다.
제2 및 제4 트리거 유닛들(520 및 540)은 각각 제2 및 제4 내부 클럭 신호들(ICLK<1> 및 ICLK<3>)에 응답해, 접지 전압(VSS)으로 제1 데이터 스트로브 신호(DQS1)를 구동할 수 있다. 제2 및 제4 트리거 유닛들(520 및 540)은 각각 제2 및 제4 내부 클럭 신호들(ICLK<1> 및 ICLK<3>)에 응답해, 접지 전압(VSS) 노드 및 제1 데이터 스트로브 신호(DQS1) 노드를 연결할 수 있다.
90°의 위상차를 갖는 제1 내지 제4 내부 클럭 신호들(ICLK<0:3>)에 응답해, 제1 내지 제4 트리거 유닛들(510) 내지 540)은 전원 전압(VDD) 및 접지 전압 레벨(VSS) 사이에서 토글링하는 제1 데이터 스트로브 신호(DQS1)를 출력할 수 있다. 제1 데이터 스트로브 신호(DQS1)는 데이터 스트로브 패드(DQS)를 통해 메모리 장치(100) 외부로 출력될 수 있다.
도 6은 본 발명의 실시예에 따른 메모리 장치(100)의 동작을 설명하기 위한 신호 파형도이다.
도 6을 참조하면, 메모리 장치(100)가 테스트 모드에 진입하면, 테스트 모드 신호(TM)가 활성화될 수 있다. 테스트 모드 신호(TM)가 활성화되면, 클럭 생성부(110)는 외부 클럭 신호(CLK)를 바탕으로 제1 내지 제4 내부 클럭 신호들(ICLK<0:3>)을 토글링시킬 수 있다. 제1 내지 제4 내부 클럭 신호들(ICLK<0:3>)은 외부 클럭 신호(CLK)의 제1 및 제2 라이징/폴링 에지들에 대응하여 90°의 위상차를 갖고 토글링될 수 있다.
테스트 모드 신호(TM)가 활성화되면, 데이터 생성부(120)는 제1 내지 제4 데이터(DATA<0:3>)를 생성할 수 있다. 제1 내지 제4 데이터(DATA<0:3>)는 인접한 데이터의 로직 레벨이 서로 다르게 생성될 수 있다. 즉, 제1 내지 제4 데이터(DATA<0:3>) 중 제1 및 제3 데이터(DATA<0> 및 DATA<2>)는 로직 하이 레벨로 생성되고, 제1 내지 제4 데이터(DATA<0:3>) 중 제2 및 제4 데이터(DATA<1> 및 DATA<3>)는 로직 로우 레벨로 생성될 수 있다.
데이터 직렬화부(130)는 토글링되는 제1 내지 제4 내부 클럭 신호들(ICLK<0:3>)에 응답해, 제1 내지 제4 데이터(DATA<0:3>)를 직렬화할 수 있다. 직렬화된 데이터(DATA)는 데이터 패드(DQ)를 통해 메모리 장치(100)의 외부로 출력될 수 있다. 도 6에서는 데이터 패드(DQ)를 통해 출력되는 데이터를 같은 도면 부호 'DQ'로 나타내고 있다.
또한, 데이터 스트로브 출력부(150)는 토글링되는 제1 내지 제4 내부 클럭 신호들(ICLK<0:3>)에 응답해, 제1 데이터 스트로브 신호(DQS1)를 생성해 데이터 스트로브 패드(DQS)로 출력할 수 있다. 이때, 테스트 모드 신호(TM)가 활성화되면, 데이터 스트로브 입력부(160)가 인에이블되어 제1 데이터 스트로브 신호(DQS1)를 내부 데이터 스트로브 신호(IDQS)로 전송할 수 있다. 도 6에서는 데이터 스트로브 패드(DQS)를 통해 출력되는 데이터 스트로브 신호를 같은 도면 부호 'DQS'로 나타내고 있다. 테스트 모드 시, 제1 데이터 스트로브 신호(DQS1) 및 내부 데이터 스트로브 신호(IDQS)는 같은 위상을 갖으며, 도 6의 데이터 스트로브 신호(DQS)로 나타낼 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (18)

  1. 리드 커맨드에 응답해, 리드 데이터의 출력 구간 동안 외부 클럭 신호를 바탕으로 복수의 내부 클럭 신호들을 생성하는 클럭 생성부; 및
    상기 복수의 내부 클럭 신호들에 응답해, 제1 데이터 스트로브 신호를 데이터 스트로브 패드로 출력하는 데이터 스트로브 출력부를 포함하고,
    상기 클럭 생성부는 테스트 모드 신호에 응답해, 상기 리드 데이터의 출력 구간에 상관없이 상기 복수의 내부 클럭 신호들을 토글링시키는
    메모리 장치.
  2. 제1항에 있어서,
    상기 클럭 생성부는
    상기 외부 클럭 신호를 바탕으로 상기 리드 커맨드를 디코딩해서, 상기 리드 데이터의 출력 구간 동안 활성화되는 출력 인에이블 신호를 생성하는 커맨드 디코딩 유닛을 포함하는 메모리 장치.
  3. 제2항에 있어서,
    상기 커맨드 디코딩 유닛은 상기 테스트 모드 신호의 활성화 구간 동안 상기 출력 인에이블 신호를 활성화하는 메모리 장치.
  4. 제2항에 있어서,
    상기 리드 커맨드의 입력으로부터 리드 레이턴시에 대응하는 시간 이후, 상기 커맨드 디코딩 유닛은 상기 출력 인에이블 신호를 상기 리드 데이터의 출력 구간에 대응하는 시간 동안 활성화하는 메모리 장치.
  5. 제2항에 있어서,
    상기 클럭 생성부는
    상기 외부 클럭 신호를 분주해서 90°의 위상차를 갖는 제1 내지 제4 분주 클럭 신호들을 생성하는 클럭 분주 유닛; 및
    상기 출력 인에이블 신호의 활성화 구간 동안, 상기 제1 내지 제4 분주 클럭 신호들을 상기 복수의 내부 클럭 신호들로 전송하는 클럭 전송 유닛을 더 포함하는 메모리 장치.
  6. 제1항에 있어서,
    상기 테스트 모드 신호에 응답해, 복수의 테스트 데이터를 생성해 상기 리드 데이터로 출력하는 데이터 생성부; 및
    상기 복수의 내부 클럭 신호들에 응답해, 상기 리드 데이터를 직렬화하는 데이터 직렬화부를 더 포함하는 메모리 장치.
  7. 제6항에 있어서,
    상기 데이터 생성부는
    상기 테스트 모드 신호에 응답해, 상기 복수의 테스트 데이터 중 제1 및 제3 데이터를 로직 하이 레벨로 생성하는 제1 생성 유닛; 및
    상기 테스트 모드 신호에 응답해, 상기 복수의 테스트 데이터 중 제2 및 제4 데이터를 로직 로우 레벨로 생성하는 제2 생성 유닛을 포함하는 메모리 장치.
  8. 제7항에 있어서,
    상기 데이터 직렬화부는
    상기 내부 클럭 신호들 중 제1 클럭 신호에 응답해, 상기 제1 데이터를 출력 노드로 전송하는 제1 트리거 유닛;
    상기 내부 클럭 신호들 중 제2 클럭 신호에 응답해, 상기 제2 데이터를 상기 출력 노드로 전송하는 제2 트리거 유닛;
    상기 내부 클럭 신호들 중 제3 클럭 신호에 응답해, 상기 제3 데이터를 상기 출력 노드로 전송하는 제3 트리거 유닛; 및
    상기 내부 클럭 신호들 중 제4 클럭 신호에 응답해, 상기 제4 데이터를 상기 출력 노드로 전송하는 제4 트리거 유닛을 포함하는 메모리 장치.
  9. 제1항에 있어서,
    상기 데이터 스트로브 패드로부터 제2 데이터 스트로브 신호를 입력받아 내부 데이터 스트로브 신호로 전송하는 데이터 스트로브 입력부를 더 포함하는 메모리 장치.
  10. 제9항에 있어서,
    상기 데이터 스트로브 입력부는 상기 테스트 모드 신호에 응답해 인에이블되어, 상기 제1 데이터 스트로브 신호를 상기 제2 데이터 스트로브 신호로 입력받는 메모리 장치.
  11. 제1항에 있어서,
    상기 데이터 스트로브 출력부는
    상기 내부 클럭 신호들 중 제1 클럭 신호에 응답해, 전원 전압으로 상기 제1 데이터 스트로브 신호를 구동하는 제1 트리거 유닛;
    상기 내부 클럭 신호들 중 제2 클럭 신호에 응답해, 접지 전압으로 상기 제1 데이터 스트로브 신호를 구동하는 제2 트리거 유닛;
    상기 내부 클럭 신호들 중 제3 클럭 신호에 응답해, 상기 전원 전압으로 상기 제1 데이터 스트로브 신호를 구동하는 제3 트리거 유닛; 및
    상기 내부 클럭 신호들 중 제4 클럭 신호에 응답해, 상기 접지 전압으로 상기 제1 데이터 스트로브 신호를 구동하는 제4 트리거 유닛을 포함하는 메모리 장치.
  12. 제1항에 있어서,
    상기 테스트 모드 신호는 상기 메모리 장치의 웨이퍼 번-인 테스트 시 활성화되는 메모리 장치.
  13. 테스트 모드 시, 리드 데이터의 출력 구간을 나타내는 출력 인에이블 신호를 활성화시키는 단계;
    상기 활성화된 출력 인에이블 신호에 응답해, 외부 클럭 신호를 바탕으로 복수의 내부 클럭 신호들을 토글링시키는 단계; 및
    상기 토글링되는 복수의 내부 클럭 신호들에 응답해, 데이터 스트로브 신호를 생성해 데이터 스트로브 패드로 출력하는 단계를 포함하는
    메모리 장치의 동작 방법.
  14. 제13항에 있어서,
    상기 활성화된 출력 인에이블 신호에 응답해, 상기 외부 클럭 신호를 바탕으로 복수의 내부 클럭 신호들을 토글링시키는 단계는
    상기 외부 클럭 신호를 분주해서 90°의 위상차를 갖는 제1 내지 제4 분주 클럭 신호들을 생성하는 단계; 및
    상기 출력 인에이블 신호의 활성화 구간 동안, 상기 제1 내지 제4 분주 클럭 신호들을 상기 복수의 내부 클럭 신호들로 전송하는 단계를 포함하는 메모리 장치의 동작 방법.
  15. 제13항에 있어서,
    상기 테스트 모드 시, 인접한 데이터의 로직 레벨이 서로 다른 복수의 테스트 데이터를 생성하는 단계; 및
    상기 토글링되는 복수의 내부 클럭 신호들에 응답해, 상기 복수의 테스트 데이터를 직렬화해서 출력하는 단계를 더 포함하는 메모리 장치의 동작 방법.
  16. 제13항에 있어서,
    상기 테스트 모드 시, 상기 데이터 스트로브 신호를 입력받아 내부 데이터 스트로브 신호로 전송하는 단계를 더 포함하는 메모리 장치의 동작 방법.
  17. 제13항에 있어서,
    상기 테스트 모드는 상기 메모리 장치의 웨이퍼 번-인 테스트 모드를 포함하는 메모리 장치의 동작 방법.
  18. 제13항에 있어서,
    상기 출력 인에이블 신호는 리드 동작 시 상기 리드 데이터의 출력 구간에 대응하는 시간 동안 활성화되는 메모리 장치의 동작 방법.
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