KR102026205B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치는 출력 타이밍 제어부, 테스트 출력 타이밍 제어부 및 먹스부를 포함한다. 출력 타이밍 제어부는 노멀 모드 시, 인가되는 외부 리드 커맨드를 소정 시간 지연하여 노멀 출력 인에이블 플래그 신호로 출력한다. 테스트 출력 타이밍 제어부는 테스트 모드 시, 외부 클럭으로부터 디엘엘 클럭을 생성하고, 인가되는 상기 외부 리드 커맨드를 상기 디엘엘 클럭에 동기하여 지연하여 테스트 출력 인에이블 플래그 신호로 출력한다. 먹스부는 상기 노멀 출력 인에이블 플래그 신호 및 상기 테스트 출력 인에이블 플래그 신호 중 어느 하나를 출력 인에이블 플래그 신호로 출력한다.

Description

반도체 장치{SEMICONDUCTOR APPARATUS}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 반도체 장치의 테스트 모드에 관한 것이다.
반도체 장치는 동작 타이밍을 맞추고 에러(error)없이 보다 빠른 동작을 보장하기 위해 클럭 동기 시스템을 채용한다. 그러나, 모바일 디램(Mobile DRAM)과 같이 클럭 비동기 시스템으로 동작하는 반도체 장치도 필요에 의해 여전히 사용되고 있다. 클럭 비동기식 반도체 장치의 경우, 수신하는 신호 및 데이터를 내부에 설정된 지연량에 의해 처리한다. 따라서, PVT 영향 등으로 데이터가 정확한 타이밍에 출력되지 않을 수 있다. 클럭 비동기식 반도체 장치를 컨트롤하는 컨트롤러가 반도체 장치에서 출력되는 데이터에 대해 상기와 같은 에러들을 고려하여 처리하기 때문에, 노멀 동작 시에는 이와 같은 반도체 장치의 동작이 문제가 되지 않는다.
도 1은 클럭 비동기식 반도체 장치의 동작 파형도이다.
반도체 장치는 리드 동작 시 설정된 데이터 출력 지연 정보(CAS Latency, 이하 카스 레이턴시)에 따라 데이터가 외부로 출력되는 시점이 결정된다. 카스 레이턴시(CL)는 외부 클럭(CLK)을 기준으로 외부 리드 커맨드(RDCMD)가 입력된 시점으로부터 몇 클럭 이후에 첫 번째 데이터가 출력되는지를 나타낸다.
클럭 비동기식 반도체 장치는 외부의 컨트롤러로부터 외부 클럭(CLK)에 동기하여 외부 리드 커맨드(RDCMD)를 수신한다. 이후, 내부에 설정된 지연량에 의해 외부 리드 커맨드(RDCMD)를 카스 레이턴시(CL)만큼 지연시켜 출력 인에이블 플래그 신호(OEFLAG)로 출력한다. 데이터는 출력 인에이블 플래그 신호(OEFLAG)가 활성화되는 타이밍에 바로 출력되지 않고, 출력 인에이블 플래그 신호(OEFLAG)가 활성화된 후 반도체 장치 내부의 데이터 출력 경로에 의한 지연량(tREP)만큼 경과한 시점에 외부로 출력된다.
즉, 클럭 비동기식 시스템의 경우, 카스 레이턴시(CL)가 경과한 후 내부 데이터 출력 경로에 의한 지연량만큼 더 지연되어 데이터가 출력되고, 뿐만 아니라 이러한 지연량은 PVT의 영향을 받기 때문에 더욱 데이터 출력 시점이 정확하게 제어되지 못한다.
그러나, 앞서 검토한 바와 같이 노멀 동작 시에는 반도체 장치를 컨트롤하는 컨트롤러가 상기 에러들을 모두 고려하여 데이터를 처리하기 때문에 문제가 되지 않는다. 다만, 반도체 장치를 테스트 하는 경우 테스트 장비가 컨트롤러와 같은 기능을 갖고 있지 않을 때, 클럭 비동기식 반도체 장치에서 출력되는 데이터를 테스트 장비가 정확하게 인식하여 분석할 수 없는 문제가 발생하게 된다.
본 발명은 클럭 비동기식 반도체 장치의 개선된 테스트 모드 동작을 구현한다.
본 발명의 일 실시예에 따른 반도체 장치는 노멀 모드 시, 인가되는 외부 리드 커맨드를 소정 시간 지연하여 노멀 출력 인에이블 플래그 신호로 출력하는 출력 타이밍 제어부; 테스트 모드 시, 외부 클럭으로부터 디엘엘 클럭을 생성하고, 인가되는 상기 외부 리드 커맨드를 상기 디엘엘 클럭에 동기하여 지연하여 테스트 출력 인에이블 플래그 신호로 출력하는 테스트 출력 타이밍 제어부; 및 상기 노멀 출력 인에이블 플래그 신호 및 상기 테스트 출력 인에이블 플래그 신호 중 어느 하나를 출력 인에이블 플래그 신호로 출력하는 먹스부를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 노멀 모드 시, 인가되는 외부 리드 커맨드를 소정 시간 지연하여 노멀 출력 인에이블 플래그 신호로 출력하는 출력 타이밍 제어부; 테스트 모드 시, 지연 고정 루프에 외부 클럭을 N배 분주한 기준 클럭을 입력하여 지연량을 결정하고, 상기 지연 고정 루프가 락킹되면 인가되는 상기 외부 리드 커맨드를 수신하여 상기 지연량만큼 지연시키고 디엘엘 클럭에 동기하여 카스 레이턴시 코드만큼 더 시프트하여 테스트 출력 인에이블 플래그 신호로 출력하는 테스트 출력 타이밍 제어부; 및 상기 노멀 출력 인에이블 플래그 신호 및 상기 테스트 출력 인에이블 플래그 신호 중 어느 하나를 출력 인에이블 플래그 신호로 출력하는 먹스부를 포함한다.
본 기술에 의하면 테스트 모드 시 클럭 비동기식 반도체 장치의 데이터 출력 타이밍을 정확하게 제어 가능하다.
도 1은 클럭 비동기식 반도체 장치의 동작 파형도,
도 2는 본 발명의 실시예에 따른 반도체 장치의 블록도,
도 3은 도 2의 테스트 출력 타이밍 제어부의 구체적인 일 실시예를 나타내는 블록도,
도 4는 도 3의 지연 고정 루프의 동작을 나타내는 파형도,
도 5는 도 3의 지연 제어 코드 생성부의 동작을 나타내는 파형도,
도 6은 도 3의 테스트 출력 타이밍 제어부의 구체적인 동작을 나타내는 파형도,
도 7은 도 2의 테스트 출력 타이밍 제어부의 구체적인 일 실시예를 나타내는 블록도,
도 8a 내지 도 8c는 도 7의 클럭 분주부의 다양한 설정에 따른 지연 고정 루프의 동작을 나타내는 파형도,
도 9는 도 7의 테스트 출력 타이밍 제어부의 구체적인 동작을 나타내는 파형도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 블록도이다.
도 2의 반도체 장치는 출력 타이밍 제어부(100), 테스트 출력 타이밍 제어부(200) 및 먹스부(300)를 포함한다.
출력 타이밍 제어부(100)는 노멀 모드 시, 인가되는 외부 리드 커맨드(RDCMD)를 소정 지연량만큼 지연하여 노멀 출력 인에이블 플래그 신호(OEFLAG_NORMAL)로 출력한다. 즉, 본 실시예에 따른 비동기식 반도체 장치가 노멀 동작을 수행하는 경우, 앞서 설명한 바와 같이 외부 리드 커맨드(RDCMD)를 내부에서 설정된 지연량만큼 지연시켜 노멀 출력 인에이블 플래그 신호(OEFLAG_NORMAL)로 출력한다. 상기 소정 지연량은 예컨대 카스 레이턴시 값에 따라 설정될 수 있다. 출력 타이밍 제어부(100)는 비활성화된 테스트 모드 신호(TM)가 인가되는 경우 활성화된다.
테스트 출력 타이밍 제어부(200)는 테스트 모드 시, 외부 클럭(CLK)으로 부터 디엘엘 클럭(미도시)을 생성하고, 인가되는 외부 리드 커맨드(RDCMD)를 디엘엘 클럭(미도시)에 동기하여 지연하여 테스트 출력 인에이블 플래그 신호(OEFLAG_TEST)로 출력한다. 즉, 본 실시예에 따른 비동기식 반도체 장치는 테스트 모드 시에 디엘엘 클럭(미도시)에 동기하여 동작하게 된다. 출력 타이밍 제어부(100)가 내부에서 설정된 지연량만큼 외부 리드 커맨드(RDCMD)를 지연시키는 것과 대조적으로, 테스트 출력 타이밍 제어부(200)는 생성된 디엘엘 클럭(미도시)에 동기하여 외부 리드 커맨드(RDCMD)를 지연시킨다. 테스트 출력 타이밍 제어부(200)는 활성화된 테스트 모드 신호(TM)가 인가되는 경우 활성화된다.
먹스부(300)는 테스트 모드 여부에 따라 노멀 출력 인에이블 플래그 신호(OEFLAG_NORMAL) 및 테스트 출력 인에이블 플래그 신호(OEFLAG_TEST) 중 어느 하나를 출력 인에이블 플래그 신호(OEFLAG)로 출력한다. 구체적으로, 비활성화된 테스트 모드 신호(TM)가 인가되면 노멀 출력 인에이블 플래그 신호(OEFLAG_NORNAL)를 출력 인에이블 플래그 신호(OEFLAG)로 출력하고, 활성화된 테스트 모드 신호(TM)가 인가되면 테스트 출력 인에이블 플래그 신호(OEFLAG_TEST)를 출력 인에이블 플래그 신호(OEFLAG)로 출력한다.
출력 인에이블 플래그 신호(OEFLAG)가 활성화된 후 반도체 장치 내부의 데이터 출력 경로에 의한 지연량만큼 경과한 시점에 데이터가 외부로 출력되게 된다.
도 3은 테스트 출력 타이밍 제어부(200A)의 구체적인 일 실시예를 나타내는 블록도이다.
테스트 출력 타이밍 제어부(200A)는 지연 고정 루프(210A), 위상 조절부(220A) 및 지연 제어 코드 생성부(230A)를 포함한다.
지연 고정 루프(210A)는 외부 클럭(CLK)을 지연시켜 디엘엘 클럭(DLLCLK)을 생성한다. 지연 고정 루프(210A)가 락킹(locking)되면 활성화된 디엘엘 락킹 신호(DLL_LOCK)를 출력한다.
위상 조절부(220A)는 외부 리드 커맨드(RDCMD)를 수신하여 테스트 출력 인에이블 플래그 신호(OEFLAG_TEST)를 생성한다. 위상 조절부(220A)는 디엘엘 락킹 신호(DLL_LOCK)가 활성화되면, 외부 리드 커맨드(RDCMD)를 수신하여 지연시키고 디엘엘 클럭(DLLCLK)에 동기하여 지연 제어 코드(CL-N)만큼 더 시프트시켜 테스트 출력 인에이블 플래그 신호(OEFLAG_TEST)로 출력한다.
지연 제어 코드 생성부(230A)는 카운팅 코드(N) 값을 카운팅하고, 카스 레이턴시(CL) 코드에서 카운팅 코드(N) 값을 감산하여 지연 제어 코드(CL-N)를 생성한다.
구체적으로, 지연 고정 루프(210A)는 제 1 가변 지연부(11A), 제 1 지연 모델부(12A) 및 위상 비교부(13A)를 포함한다.
상기 제 1 가변 지연부(11A)는 지연량 조절 신호(DCODE)에 응답하여 외부 클럭(CLK)을 지연시켜 디엘엘 클럭(DLLCLK)을 생성한다.
상기 제 1 지연 모델부(12A)는 디엘엘 클럭(DLLCLK)을 데이터 출력 경로에 의한 시간 지연을 모델링한 모델 지연 값(tREP)만큼 지연시켜 피드백 클럭(FDCLK)으로 출력한다.
상기 위상 비교부(13A)는 외부 클럭(CLK)과 피드백 클럭(FBCLK)의 위상을 비교하여 그 결과에 따라 지연량 조절 신호(DCODE)를 생성한다.
상기 지연량 조절 신호(DCODE)는 외부 클럭(CLK)과 피드백 클럭(FBCLK)의 위상이 동일해질 때까지 제 1 가변 지연부(11A)의 지연량을 조절한다. 외부 클럭(CLK)과 피드백 클럭(FBCLK)의 위상이 동일하다는 것은, 제 1 가변 지연부(11A)가 상기 모델 지연 값(tREP)을 정확히 보상하는 디엘엘 클럭(DLLCLK)을 생성함을 의미한다. 이때의 제 1 가변 지연부(11A)의 지연량은 N*tCK-tREP가 된다. 외부 클럭(CLK)과 피드백 클럭(FBCLK)의 위상이 동일해진 시점에 지연 고정 루프가(210A)가 락킹(locking)되고, 위상 비교부(13A)는 디엘엘 락킹 신호(DLL_LOCK)를 활성화시킨다.
상기 위상 조절부(220A)는 커맨드 리시버(21A), 제 2 가변 지연부(22A) 및 시프트 레지스터(23A)를 포함한다.
커맨드 수신부(21A)는 디엘엘 고정 신호(DLL_LOCK)가 활성화되면 외부 리드 커맨드(RDCMD)를 수신하여 리드 커맨드(IRDCMD)로 출력한다.
제 2 가변 지연부(22A)는 리드 커맨드(IRDCMD)를 지연량 조절 신호(DCODE)에 응답하여 지연하여 지연 리드 커맨드(DRDCMD)로 출력한다.
시프트 레지스터(23A)는 지연 리드 커맨드(DRDCMD)를 디엘엘 클럭(DLLCLK)에 동기하여 지연 제어 코드(CL-N)만큼 시프트하여 테스트 출력 인에이블 플래그 신호(OEFLAG_TEST)로 출력한다.
상기 지연 제어 코드 생성부(230A)는 제 2 지연 모델부(31A), 카운터부(32A) 및 연산부(33A)를 포함한다.
제 2 지연 모델부(31A)는 지연 리드 커맨드(DRDCMD)를 모델 지연 값(tREP)만큼 지연하여 모델 지연 리드 커맨드(DDRDCMD)로 출력한다.
카운터부(32A)는 카운팅 클럭, 예컨대 외부 클럭(CLK)에 동기하여 카운팅 동작을 수행함에 있어, 리드 커맨드(IRDCMD)가 인가되면 카운팅을 시작(start)하고, 모델 지연 리드 커맨드(DDRCMD)가 인가되면 카운팅을 중단(stop)한다. 카운팅된 값을 카운팅 코드(N)로 출력한다. 따라서, 카운터부(32A)가 카운팅 코드(N) 값을 카운팅하기 위해서는, 지연 고정 루프(210A)가 락킹된 이후여야 한다.
연산부(33A)는 카스 레이턴시(CL) 코드에서 카운팅 코드(N)를 감산하여 지연 제어 코드(CL-N)로 출력한다.
도 4는 상기 지연 고정 루프(210A)의 동작을 나타내는 파형도이다.
지연 고정 루프(210A)가 초기화된 이후 동작을 시작하면, 피드백 클럭(FBCLK)은 외부 클럭(CLK)보다 모델 지연 값(tREP)만큼 지연된 위상을 갖는다. 제 1 가변 지연부(11A)의 지연량이 조절되기 이전이기 때문이다. 피드백 클럭(FBCLK)과 외부 클럭(CLK)의 위상이 동일해질 때까지 지연량을 조절하기 때문에, 결국 지연량 조절 신호(DCODE)가 제 1 가변 지연부(11A)의 지연량을 N*tCK-tREP만큼 조절하도록 설정된 후 지연 고정 루프(210A)는 락킹된다.
도 5는 상기 지연 제어 코드 생성부(230A)의 동작을 나타내는 파형도이다.
우선 디엘엘 락킹 신호(DLL_LOCK)가 활성화되어야만, 외부 리드 커맨드(RDCMD)를 수신하여 리드 커맨드(IRDCMD)로 생성한다. 이상적으로, 외부 리드 커맨드(RDCMD)와 리드 커맨드(IRDCMD)의 위상은 동일하다.
리드 커맨드(IRDCMD)의 위상은 위상 조절부(220A)의 제 2 가변 지연부(22A)를 통해 N*tCK-tREP만큼 조절되어 지연 리드 커맨드(DRDCMD)로 출력된다. 제 2 가변 지연부(22A)도 고정된 지연량 조절 신호(DCODE)에 의해 제 1 가변 지연부(11A)와 실질적으로 동일하게 지연량을 조절하기 때문이다. 지연 리드 커맨드(DRDCMD)는 제 2 지연 모델부(31A)를 통해 모델 지연 값(tREP)만큼 지연되어 모델 지연 리드 커맨드(DDRDCMD)로 출력된다.
카운터부(32A)는 내부 커맨드(IRDCMD)가 인가되는 시점부터 모델 지연 리드 커맨드(DDRDCMD)가 인가되는 시점까지 외부 클럭(CLK)을 카운팅하여 카운팅 코드(N)를 생성한다. 도 5에 도시된 실시예에 따르면 카운팅 코드(N)는 3이다.
도시되지는 않았으나, 연산부(33A)는 카스 레이턴시(CL) 코드에서 카운팅 코드(N)값을 감산하여 지연 제어 코드(CL-N)으로 출력한다.
즉, 본 실시예에 따르면, 데이터 출력 타이밍을 설정함에 있어 데이터 출력 경로를 고려하여 정확하게 그 타이밍을 설정할 수 있도록, 카운팅 코드(N)값을 카운팅하고 있다.
도 6은 상기 테스트 출력 타이밍 제어부(200A)의 구체적인 동작을 나타내는 파형도이다.
테스트 모드 시, 외부 클럭(CLK)에 동기하여 리드 커맨드(IRDCMD)가 인가되면 카스 레이턴시(CL)만큼 경과된 후 데이터(D0~D3)가 외부로 출력된다. 테스트 모드 시 데이터(D0~D3)가 외부로 출력되는 타이밍을 알려주는 신호가 테스트 출력 인에이블 플래그 신호(OEFLAG_TEST)이고, 상기 테스트 출력 인에이블 플래그 신호(OEFLAG_TEST)가 활성화된 이후 데이터 출력 경로의 지연량(tREP)이 경과한 시점에 데이터(D0~D3)가 외부로 출력된다. 테스트 출력 인에이블 플래그 신호(OEFLAG_TEST)는 반도체 장치 내부 디엘엘 클럭(DLLCLK)에 동기하여 생성된다.
이렇게 테스트 출력 인에이블 플래그 신호(OEFLAG_TEST)를 생성함에 있어 데이터 출력 경로의 지연량(tREP)을 고려하여야 하기 때문에, 반도체 장치는 카운팅 코드(N)를 카운팅한다. 지연 고정 루프(210A)가 락킹되었을 때의 클럭 지연량(N*tCK-tREP)과 데이터 출력 경로의 지연량(tREP)을 외부 클럭(CLK)을 기준으로 카운팅하면 카운팅 코드(N)가 생성된다. 반도체 장치는, 우선 리드 커맨드(IRDCMD)를 N*tCK-tREP만큼 지연시켜 지연 리드 커맨드(DRDCMD)로 출력하고, 상기 지연 리드 커맨드(DRDCMD)를 지연 제어 코드(CL-N)만큼 디엘엘 클럭(DLLCLK)에 동기하여 시프트시킨다. 이렇게 하여 출력되는 신호가 바로 테스트 출력 인에이블 플래그 신호(OEFLAG_TEST)이다.
따라서, 테스트 모드 시에는 리드 커맨드(IRDCMD)를 수신하고 카스 레이턴시(CL)가 경과한 이후 데이터(D0~D3)가 외부로 출력될 수 있다.
도 7은 테스트 출력 타이밍 제어부(200B)의 구체적인 일 실시예를 나타내는 블록도이다.
도 6의 실시예가 동작 시마다 카운팅 코드(N) 값을 카운팅하여 데이터 출력 타이밍을 제어하였다면, 도 7의 실시예는 N값을 미리 설정하여 데이터 출력 타이밍을 제어한다.
도 7의 테스트 출력 타이밍 제어부(200B)는 지연 고정 루프(210B), 위상 조절부(220B) 및 클럭 분주부(240B)를 포함한다.
지연 고정 루프(210B)는 기준 클럭(REFCLK)을 지연시켜 디엘엘 클럭(DLLCLK)을 생성한다. 지연 고정 루프(210B)가 락킹(locking)되면 활성화된 디엘엘 락킹 신호(DLL_LOCK)를 출력한다.
위상 조절부(220B)는 외부 리드 커맨드(RDCMD)를 수신하여 테스트 출력 인에이블 플래그 신호(OEFLAG_TEST)를 생성한다. 위상 조절부(220B)는 디엘엘 락킹 신호(DLL_LOCK)가 활성화되면, 외부 리드 커맨드(RDCMD)를 수신하여 지연시키고 디엘엘 클럭(DLLCLK)에 동기하여 카스 레이턴시(CL) 코드만큼 더 시프트시켜 테스트 출력 인에이블 플래그 신호(OEFLAG_TEST)로 출력한다.
구체적으로, 지연 고정 루프(210B)는 제 1 가변 지연부(11B), 지연 모델부(12B) 및 위상 비교부(13B)를 포함한다.
상기 제 1 가변 지연부(11B)는 지연량 조절 신호(DCODE)에 응답하여 기준 클럭(REFCLK)을 지연시켜 디엘엘 클럭(DLLCLK)을 생성한다.
상기 지연 모델부(12B)는 디엘엘 클럭(DLLCLK)을 데이터 출력 경로에 의한 시간 지연을 모델링한 모델 지연 값(tREP)만큼 지연시켜 피드백 클럭(FDCLK)으로 출력한다.
상기 위상 비교부(13B)는 기준 클럭(CLK)과 피드백 클럭(FBCLK)의 위상을 비교하여 그 결과에 따라 지연량 조절 신호(DCODE)를 생성한다.
상기 지연량 조절 신호(DCODE)는 기준 클럭(REFCLK)과 피드백 클럭(FBCLK)의 위상이 동일해질 때까지 제 1 가변 지연부(11B)의 지연량을 조절한다. 외부 클럭(CLK)과 피드백 클럭(FBCLK)의 위상이 동일하다는 것은, 제 1 가변 지연부(11B)가 상기 모델 지연 값(tREP)을 정확히 보상하는 디엘엘 클럭(DLLCLK)을 생성함을 의미한다. 이때의 제 1 가변 지연부(11B)의 지연량은 N*tCK-tREP가 된다. 기준 클럭(REFCLK)과 피드백 클럭(FBCLK)의 위상이 동일해진 시점에 지연 고정 루프가(210B)가 락킹(locking)되고, 위상 비교부(13B)는 디엘엘 락킹 신호(DLL_LOCK)를 활성화시킨다.
상기 위상 조절부(220B)는 커맨드 리시버(21B), 제 2 가변 지연부(22B) 및 시프트 레지스터(23B)를 포함한다.
커맨 수신부(21B)는 디엘엘 고정 신호(DLL_LOCK)가 활성화되면 외부 리드 커맨드(RDCMD)를 수신하여 리드 커맨드(IRDCMD)로 출력한다.
제 2 가변 지연부(22B)는 리드 커맨드(IRDCMD)를 지연량 조절 신호(DCODE)에 응답하여 지연하여 지연 리드 커맨드(DRDCMD)로 출력한다.
시프트 레지스터(23B)는 지연 리드 커맨드(DRDCMD)를 디엘엘 클럭(DLLCLK)에 동기하여 카스 레이턴시(CL) 코드만큼 시프트하여 테스트 출력 인에이블 플래그 신호(OEFLAG_TEST)로 출력한다.
클럭 분주부(240B)는 지연 고정 루프(210B)가 락킹되었는지 여부에 따라 외부 클럭(CLK)을 분주하여 기준 클럭(REFCLK)으로 출력하거나, 외부 클럭(CLK)을 기준 클럭(REFCLK)으로 출력한다.
구체적으로, 클럭 분주부(240B)는 분주기(41B) 및 클럭 선택부(42B)를 포함한다.
분주기(41B)는 외부 클럭(CLK)을 수신하여 분주 선택 신호(SEL_DVD)에 응답하여 외부 클럭(CLK)을 분주한다.
클럭 선택부(42B)는 디엘엘 락킹 신호(DLL_LOCK)에 응답하여 상기 분주기(41B)의 출력 및 상기 외부 클럭(CLK) 중 어느 하나를 기준 클럭(REFCLK)으로 출력한다. 디엘엘 락킹 신호(DLL_LOCK)가 비활성화 상태이면 상기 분주기(41B)의 출력을 기준 클럭(REFCLK)으로 출력하고, 디엘엘 락킹 신호(DLL_LOCK)가 활성화 상태이면 외부 클럭(CLK)을 기준 클럭(REFCLK)으로 출력한다.
클럭 분주부(240B)는 지연 고정 루프(210B)가 초기화되고 동작을 시작하면 즉 디엘엘 락킹 신호(DLL_LOCK)가 비활성화 상태일 경우에는, 설정된 분주 선택 신호(SEL_DVD)에 응답하여 외부 클럭(CLK)을 분주하여 기준 클럭(REFCLK)으로 출력한다. 지연 고정 루프(210B)가 락킹되기 이전에는, 지연 고정 루프(210B)가 분주되어 생성된 기준 클럭(REFCLK)을 수신하여 동작하기 때문에, 분주되어 생성된 기준 클럭(REFCLK)에 의하여 제 1 가변 지연부(11B)의 지연량(N*tCK-tREP)이 결정된다. 따라서, 클럭 분주부(240B)에서 설정된 분주 선택 신호(SEL_DVD)에 의해 N값이 다르게 결정되게 된다. 이후, 지연 고정 루프(210B)가 락킹되어 외부 클럭(CLK)이 기준 클럭(REFCLK)으로 출력되더라도, 제 1 가변 지연부(11B)의 지연량(N*tCK-tREP)은 유지되므로, N값도 유지되게 된다.
도 8a 내지 도 8c는 클럭 분주부(240B)의 다양한 설정에 따른 지연 고정 루프(210B)의 동작을 나타내는 파형도이다.
도 8a는 클럭 분주부(240B)가 외부 클럭(CLK)을 그대로 기준 클럭(REFCLK)으로 출력하는 경우의 동작을 나타내는 파형도이다.
초기에 지연 고정 루프(210B)가 동작을 시작하면, 기준 클럭(REFCLK)이 인가된 이후 모델 지연 값(tREP)만큼 경과한 시점에 피드백 클럭(FBCLK)이 생성된다. 가변 지연부(11B)는 피드백 클럭(FBCLK)이 기준 클럭(REFCLK)의 위상과 동일해지도록 지연량을 조절하기 때문에, 결국 N*tCK-tREP의 지연량을 갖는다. 따라서, 본 실시예에 따른 N값은 3이 된다.
도 8b는 클럭 분주부(240B)가 외부 클럭(CLK)을 5배로 분주하여 기준 클럭(REFCLK)으로 출력하는 경우의 동작을 나타내는 파형도이다.
초기에 지연 고정 루프(210B)가 동작을 시작하면, 기준 클럭(REFCLK)이 인가된 이후 모델 지연 값(tREP)만큼 경과한 시점에 피드백 클럭(FBCLK)이 생성된다. 가변 지연부(11B)는 피드백 클럭(FBCLK)이 기준 클럭(REFCLK)의 위상과 동일해지도록 지연량을 조절하기 때문에, 결국 N*tCK-tREP의 지연량을 갖는다. 따라서, 본 실시예에 따른 N값은 5가 된다. 이후, 지연 고정 루프(210B)가 락킹되면 외부 클럭(CLK)과 동일한 주기를 갖는 기준 클럭(REFCLK)이 인가되지만, 상기 N*tCK-tREP의 지연량(N=5)는 변하지 않는다.
도 8c는 클럭 분주부(240B)가 외부 클럭(CLK)을 7배로 분주하여 기준 클럭(REFCLK)으로 출력하는 경우의 동작을 나타내는 파형도이다.
초기에 지연 고정 루프(210B)가 동작을 시작하면, 기준 클럭(REFCLK)이 인가된 이후 모델 지연 값(tREP)만큼 경과한 시점에 피드백 클럭(FBCLK)이 생성된다. 가변 지연부(11B)는 피드백 클럭(FBCLK)이 기준 클럭(REFCLK)의 위상과 동일해지도록 지연량을 조절하기 때문에, 결국 N*tCK-tREP의 지연량을 갖는다. 따라서, 본 실시예에 따른 N값은 7이 된다. 이후, 지연 고정 루프(210B)가 락킹되면 외부 클럭(CLK)과 동일한 주기를 갖는 기준 클럭(REFCLK)이 인가되지만, 상기 N*tCK-tREP의 지연량(N=7)는 변하지 않는다.
도 8b 및 도 8c에서 검토한 바와 같이 클럭 분주부(240B)가 외부 클럭(CLK)을 충분히 크게 분주하는 경우, 즉 클럭 분주부(240B)가 외부 클럭(CLK)을 N배 분주하는 경우, 그 때의 N값이 가변 지연부(11B)의 지연량(N*tCK-tREP)을 결정하는 N값이 된다. 따라서, 사용자는 N값을 분주 선택 신호(SEL_DVD)를 통해 설정할 수 있다. N값은 tREP값을 고려하여 충분히 큰 숫자로 설정되어야 한다.
도 9는 상기 테스트 출력 타이밍 제어부(200B)의 구체적인 동작을 나타내는 파형도이다.
본 실시예에 따르면, N값을 따로 카운팅할 필요 없이, 클럭 분주부(240B)의 분주 선택 신호(SEL_DVD)에 의해 미리 설정할 수 있다. 도 9에는 N값이 5로 설정된 경우를 도시하고 있다.
지연 고정 루프(210B)가 락킹된 이후, 리드 커맨드(IRDCMD)가 외부 클럭(CLK)에 동기하여 인가되면, 제 2 가변 지연부(22B)는 상기 리드 커맨드(IRDCMD)를 N*tCK-tREP만큼 지연하여 지연 리드 커맨드(DRDCMD)로 출력한다. 제 2 가변 지연부(22B)는 제 1 가변 지연부(11B)와 동일하게, 고정된 지연량 조절 신호(DCODE)에 의하여 지연량을 조절하기 때문에, 제 1 가변 지연부(11B)의 지연량과 동일한 지연량을 갖는다.
시프트 레지스터(23B)는 고정된 디엘엘 클럭(DLLCLK)에 동기하여 지연 리드 커맨드(DRDCMD)를 카스 레이턴시 코드(CL)만큼 시프트시켜 테스트 출력 인에이블 플래그 신호(OEFLAG_TEST)로 출력한다. 테스트 출력 인에이블 플래그 신호(OEFLAG_TEST)가 활성화된 이후 데이터 출력 경로의 지연량(tREP)이 경과한 시점에 데이터(D0~D3)가 외부로 출력된다.
따라서, 본 실시예에 따른 테스트 출력 타이밍 제어부(200B)는, 리드 커맨드(IRDCMD)를 수신하고 카스 레이턴시(CL) 및 N값에 대응하는 외부 클럭(CLK)이 경과한 이후 데이터(D0~D3)가 외부로 출력된다. 카스 레이턴시(CL) 및 N값은 모두 설정 값이기 때문에, 테스트 모드 시 데이터의 출력 시점을 정확하게 제어할 수 있고 또한 출력되는 데이터를 정확한 시점에 수신할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 출력 타이밍 제어부 200 : 테스트 출력 타이밍 제어부
300 : 먹스부 200A : 테스트 출력 타이밍 제어부
210A : 지연 고정 루프 11A : 제 1 가변 지연부
12A : 제 1 지연 모델부 13A : 위상 비교부
220A : 위상 조절부 21A : 커맨드 리시버
22A : 제 2 가변 지연부 23A : 시프트 레지스터
230A : 지연 제어 코드 생성부 31A : 제 2 지연 모델부
32A : 카운터부 33A : 연산부
200B : 테스트 출력 타이밍 제어부 210B : 지연 고정 루프
11B : 제 1 가변 지연부 12B : 지연 모델부
13B : 위상 비교부 220B : 위상 조절부
21B : 커맨드 리시버 22B : 제 2 가변 지연부
23B : 시프트 레지스터 240B : 클럭 분주부
41B : 분주기 42B : 클럭 선택부

Claims (17)

  1. 노멀 모드 시, 인가되는 외부 리드 커맨드를 소정 시간 지연하여 노멀 출력 인에이블 플래그 신호로 출력하는 출력 타이밍 제어부;
    테스트 모드 시, 외부 클럭으로부터 디엘엘 클럭을 생성하고, 인가되는 상기 외부 리드 커맨드를 상기 디엘엘 클럭에 동기하여 지연하여 테스트 출력 인에이블 플래그 신호로 출력하는 테스트 출력 타이밍 제어부; 및
    상기 노멀 출력 인에이블 플래그 신호 및 상기 테스트 출력 인에이블 플래그 신호 중 어느 하나를 출력 인에이블 플래그 신호로 출력하는 먹스부를 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 먹스부는,
    상기 노멀 모드 시 상기 노멀 출력 인에이블 플래그 신호를 상기 출력 인에이블 플래그 신호로 출력하고, 상기 테스트 모드 시 상기 테스트 출력 인에이블 플래그 신호를 상기 출력 인에이블 플래그 신호로 출력하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 테스트 출력 타이밍 제어부는,
    상기 외부 클럭을 지연하여 상기 디엘엘 클럭을 생성하는 지연 고정 루프;
    카운팅 코드를 카운팅하여 지연 제어 코드를 생성하는 지연 제어 코드 생성부; 및
    상기 지연 고정 루프가 락킹되면, 인가되는 상기 외부 리드 커맨드를 수신하여 지연시키고, 지연 리드 커맨드를 상기 디엘엘 클럭에 동기하여 상기 지연 제어 코드만큼 시프트시켜 상기 테스트 출력 인에이블 플래그 신호로 출력하는 위상 조절부를 포함하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 지연 고정 루프는,
    지연량 조절 신호에 응답하여 상기 외부 클럭을 지연하여 상기 디엘엘 클럭을 생성하는 제 1 가변 지연부;
    상기 디엘엘 클럭을 모델 지연 값만큼 지연하여 피드백 클럭으로 출력하는 제 1 지연 모델부; 및
    상기 외부 클럭과 상기 피드백 클럭의 위상을 비교하고, 비교 결과에 따라 상기 지연량 조절 신호 및 디엘엘 락킹 신호를 생성하는 위상 비교부를 포함하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 위상 비교부는,
    상기 외부 클럭과 상기 피드백 클럭의 위상이 동일해질 경우 상기 디엘엘 락킹 신호를 활성화시키는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 위상 조절부는,
    활성화된 상기 디엘엘 락킹 신호가 인가되면, 상기 외부 리드 커맨드를 수신하여 리드 커맨드로 출력하는 커맨드 리시버;
    상기 지연량 조절 신호에 응답하여 상기 리드 커맨드를 지연하여 상기 지연 리드 커맨드로 출력하는 제 2 가변 지연부; 및
    상기 디엘엘 클럭에 동기하여 상기 지연 리드 커맨드를 상기 지연 제어 코드만큼 시프트시켜 상기 테스트 출력 인에이블 플래그 신호로 출력하는 시프트 레지스터를 포함하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제 2 가변 지연부의 지연량은 상기 제 1 가변 지연부의 지연량과 동일한 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 지연 제어 코드 생성부는
    상기 지연 리드 커맨드를 상기 모델 지연 값만큼 지연하여 모델 지연 리드 커맨드로 출력하는 제 2 지연 모델부;
    카운팅 클럭에 동기하여, 상기 리드 커맨드가 인가되면 카운팅을 시작하고 상기 모델 지연 리드 커맨드가 인가되면 카운팅을 중단하여 카운팅된 값을 상기 카운팅 코드로 출력하는 카운터부; 및
    카스 레이턴시 코드에서 상기 카운팅 코드를 감산하여 상기 지연 제어 코드로 출력하는 연산부를 포함하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 카운팅 클럭은 상기 외부 클럭인 반도체 장치.
  10. 노멀 모드 시, 인가되는 외부 리드 커맨드를 소정 시간 지연하여 노멀 출력 인에이블 플래그 신호로 출력하는 출력 타이밍 제어부;
    테스트 모드 시, 지연 고정 루프에 외부 클럭을 N배 분주한 기준 클럭을 입력하여 지연량을 결정하고, 상기 지연 고정 루프가 락킹되면 인가되는 상기 외부 리드 커맨드를 수신하여 상기 지연량만큼 지연시키고 디엘엘 클럭에 동기하여 카스 레이턴시 코드만큼 더 시프트하여 테스트 출력 인에이블 플래그 신호로 출력하는 테스트 출력 타이밍 제어부; 및
    상기 노멀 출력 인에이블 플래그 신호 및 상기 테스트 출력 인에이블 플래그 신호 중 어느 하나를 출력 인에이블 플래그 신호로 출력하는 먹스부를 포함하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 먹스부는,
    상기 노멀 모드 시 상기 노멀 출력 인에이블 플래그 신호를 상기 출력 인에이블 플래그 신호로 출력하고, 상기 테스트 모드 시 상기 테스트 출력 인에이블 플래그 신호를 상기 출력 인에이블 플래그 신호로 출력하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 테스트 출력 타이밍 제어부는,
    상기 기준 클럭을 지연하여 상기 디엘엘 클럭을 생성하는 지연 고정 루프;
    상기 지연 고정 루프가 락킹되었는지 여부에 따라 상기 외부 클럭을 N배 분주하여 상기 기준 클럭으로 출력하거나 상기 외부 클럭을 상기 기준 클럭으로 출력하는 클럭 분주부; 및
    상기 지연 고정 루프가 락킹되면, 인가되는 상기 외부 리드 커맨드를 수신하여 상기 지연량만큼 지연시키고, 지연 리드 커맨드를 상기 디엘엘 클럭에 동기하여 상기 카스 레이턴시 코드만큼 시프트시켜 상기 테스트 출력 인에이블 플래그 신호로 출력하는 위상 조절부를 포함하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 지연 고정 루프는,
    지연량 조절 신호에 응답하여 상기 기준 클럭을 지연하여 상기 디엘엘 클럭을 생성하는 제 1 가변 지연부;
    상기 디엘엘 클럭을 모델 지연 값만큼 지연하여 피드백 클럭으로 출력하는 제 1 지연 모델부; 및
    상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하고, 비교 결과에 따라 상기 지연량 조절 신호 및 디엘엘 락킹 신호를 생성하는 위상 비교부를 포함하는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 위상 비교부는,
    상기 기준 클럭과 상기 피드백 클럭의 위상이 동일해질 경우 상기 디엘엘 락킹 신호를 활성화시키는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 클럭 분주부는,
    상기 외부 클럭을 설정된 값인 N배 분주하여 출력하는 분주기; 및
    비활성화된 상기 디엘엘 락킹 신호가 인가되면 상기 분주기의 출력을 상기 기준 클럭으로 출력하고, 활성화된 상기 디엘엘 락킹 신호가 인가되면 상기 외부 클럭을 상기 기준 클럭으로 출력하는 클럭 선택부를 포함하는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 위상 조절부는,
    활성화된 상기 디엘엘 락킹 신호가 인가되면, 상기 외부 리드 커맨드를 수신하여 리드 커맨드로 출력하는 커맨드 리시버;
    상기 지연량 조절 신호에 응답하여 상기 리드 커맨드를 지연하여 상기 지연 리드 커맨드로 출력하는 제 2 가변 지연부; 및
    상기 디엘엘 클럭에 동기하여 상기 지연 리드 커맨드를 상기 카스 레이턴시 코드만큼 시프트시켜 상기 테스트 출력 인에이블 플래그 신호로 출력하는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 지연량 조절 신호에 응답하여 상기 제 1 가변 지연부와 상기 제 2 가변 지연부의 지연량은 동일하게 조절되는 반도체 장치.
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