JP5955764B2 - 半導体装置のデータ出力タイミング制御回路 - Google Patents

Description

本発明は半導体装置に関するものであり、より詳しくはデータ出力タイミング制御回路に関するものである。

半導体装置は、動作タイミングを合せてエラー（ｅｒｒｏｒ）なしでより速い動作を保障するために、クロック同期システムによって作動する。この時、外部クロックを半導体装置の内部で使うと、出力されるデータに内部回路による時間遅延（ｃｌｏｃｋ ｓｋｅｗ）が発生する。したがって、遅延固定ループ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）を用いて、半導体装置の内部回路、すなわちデータが出力される経路の遅延量をモデリングしたモデル遅延値（ｔＲＥＰ）を補償させたＤＬＬクロックを生成する。半導体装置の内部では、ＤＬＬクロックを使うことによって、データを外部クロックに同期して外部に出力させることができる。

一方、半導体装置はリード（ｒｅａｄ）動作の時、データ出力遅延情報（ＣＡＳ Ｌａｔｅｎｃｙ）によってデータが外部に出力されるタイミングが決定される。データ出力遅延情報は、外部クロックを基準に外部リードコマンドが入力されたタイミングからいくつかのクロック以後に最初のデータが出力されるのかを表す情報である。データ出力タイミング制御回路とは、データがデータ出力遅延情報に合わせて出力されるようにする半導体装置の内部に別途に具備される回路である。

データ出力タイミング制御回路の目的は、設定された外部クロックのライジングエッジに合わせて最初のデータが外部に出力されるようにすることであり、このためにデータ出力タイミングを制御する出力イネーブルフラッグ信号を生成する。出力イネーブルフラッグ信号は、半導体装置の内部信号として、ＤＬＬクロックに同期した信号である。

図１は、従来のデータ出力タイミング制御回路のブロック図である。

図１に図示された従来のデータ出力タイミング制御回路は、遅延固定ループ１０、遅延量演算部２０及び位相調節部３０を含む。

遅延固定ループ１０は、外部クロック（ＥＸＴＣＬＫ）を受信し、モデル遅延値（ｔＲＥＰ）を補償するためにｎ＊ｔＣＫ−ｔＲＥＰ（ｎは自然数）だけ遅延させてＤＬＬクロック（ＤＬＬＣＬＫ）を生成する。具体的に遅延固定ループ１０は、位相検出信号（ＰＤＥＴ）に応答して外部クロック（ＥＸＴＣＬＫ）の遅延量を調節する（結局、遅延量はｎ＊ｔＣＫ−ｔＲＥＰで調節される）可変遅延部１１と、ＤＬＬクロック（ＤＬＬＣＬＫ）をモデル遅延値（ｔＲＥＰ）だけ遅延させてフィードバッククロック（ＦＢＣＬＫ）を生成する遅延モデル部１２と、外部クロック（ＥＸＴＣＬＫ）とフィードバッククロック（ＦＢＣＬＫ）との位相を比較して位相検出信号（ＰＤＥＴ）を生成する位相比較部（１３）とを含む。

遅延量演算部２０はデータ出力遅延情報（ＣＬ）のコード値から、出力リセットパルス信号（ＯＥＲＳＴ）の遅延量（（ｎ＊ｔＣＫ−ｔＲＥＰ）＋（ｔＲＥＰ）、すなわち（ｎ＊ｔＣＫ））を、外部クロック（ＥＸＴＣＬＫ）を基準にカウンティングしたカウンティングコード（Ｎ）のコード値を減算し、遅延制御コード（ＣＬ−Ｎ）として出力する。具体的に遅延量演算部２０は、出力リセットパルス信号（ＯＥＲＳＴ）を位相検出信号（ＰＤＥＴ）に応答してｎ＊ｔＣＫ−ｔＲＥＰだけ遅延させる可変遅延部２１と、ｔＲＥＰだけ遅延させる遅延モデル部２２（これらを合わせてリセットパルス遅延部と定義し、リセットパルス遅延部の出力信号を遅延出力リセットパルス信号（ＤＯＥＲＳＴ）と定義する）と、外部クロック（ＥＸＴＣＬＫ）に同期して、出力リセットパルス信号（ＯＥＲＳＴ）に応答してカウンティングを始め、遅延出力リセットパルス信号（ＤＯＥＲＳＴ）に応答してカウンティングを終了するカウンティングコード（Ｎ）を生成するカウンター部２３と、データ出力遅延情報（ＣＬ）を有するコード値からカウンティングコード（Ｎ）のコード値を減算して遅延制御コード（ＣＬ−Ｎ）として出力する演算部２４とを含む。

位相調節部３０は、内部リードコマンド（ＩＲＤＣＭＤ）を受信してｎ＊ｔＣＫ−ｔＲＥＰだけ遅延させ、遅延制御コード（ＣＬ−Ｎ）に対応するＤＬＬクロック（ＤＬＬＣＬＫ）のクロック数だけ位相を調節し、出力イネーブルフラッグ信号（ＯＥＦＬＡＧ）を出力する。具体的に位相調節部３０は、外部リードコマンド（ＲＤ）を受信して内部リードコマンド（ＩＲＤＣＭＤ、以下リードコマンドという）を生成するコマンドレシーバー３１と、位相検出信号（ＰＤＥＴ）に応答してリードコマンド（ＩＲＤＣＭＤ）をｎ＊ｔＣＫ−ｔＲＥＰだけ遅延させて遅延リードコマンド（ＤＲＤＣＭＤ）として出力する可変遅延部３２と、遅延リードコマンド（ＤＲＤＣＭＤ）を遅延制御コード（ＣＬ−Ｎ）に対応するＤＬＬクロック（ＤＬＬＣＬＫ）のクロック数だけ位相を調節するシフトレジスター３３とを含む。

結果的に、データ出力タイミング制御回路は、リードコマンド（ＩＲＤＣＭＤ）を（ｎ＊ｔＣＫ−ｔＲＥＰ）＋（ＣＬ−Ｎ）、すなわち、（ＣＬ−ｔＲＥＰ）だけ遅延させたタイミングで、出力イネーブルフラッグ信号（ＯＥＦＬＡＧ）をアクティブにする。データは、出力イネーブルフラッグ信号（ＯＥＦＬＡＧ）がアクティブにされた以後、データ出力経路遅延時間（ｔＲＥＰ）だけ経過した後、すなわち外部リードコマンド（ＲＤ）が発行された後、正確にデータ出力遅延情報（ＣＬ）だけ経過した後に外部に出力される。

図２（ａ）及び図２（ｂ）は前記位相調節部３０の信号波形図を表した図面である。

図２（ａ）は、正常に動作する位相調節部３０の信号波形図である。外部リードコマンド（ＲＤ）は、外部クロック（ＥＸＴＣＬＫ）に同期してコマンドレシーバー３１を通して発行されるが、内部で使われるリードコマンド（ＩＲＤＣＭＤ）は実質的に内部遅延量（ｉｎｔｅｒｎａｌ ｄｅｌａｙ）だけ遅れた信号である。可変遅延部３２は、リードコマンド（ＩＲＤＣＭＤ）をｎ＊ｔＣＫ−ｔＲＥＰだけ遅延させる。

以後、シフトレジスター３３は、ＤＬＬクロック（ＤＬＬＣＬＫ）に同期して遅延リードコマンド（ＤＲＤＣＭＤ）をシフトさせる。この時、遅延リードコマンド（ＤＲＤＣＭＤ）はＡほどのセットアップマージン（ｓｅｔｕｐ ｍａｒｇｉｎ）を有する。

一方、半導体装置のクロック周波数は半導体装置のデータ処理速度を表す指標であり、現在はクロックの周波数をさらに増加させる方向に発展している。図２（ｂ）は、図２（ａ）より高いクロック周波数を使用する半導体メモリ装置の出力タイミング制御回路の波形図を表す。

図２（ｂ）は、より高い外部クロック（ＥＸＴＣＬＫ）周波数を使用する出力タイミング制御回路の位相調節部３０の信号波形図である。図２（ｂ）は、高いクロック周波数によって位相調節部３０が誤動作できることを例示している。

図２（ａ）のように、外部リードコマンド（ＲＤ）は外部クロック（ＥＸＴＣＬＫ）に同期されてコマンドレシーバー３１を通して発行されるが、内部で使われるリードコマンド（ＩＲＤＣＭＤ）は実質的に内部遅延量（ｉｎｔｅｒｎａｌ ｄｅｌａｙ）だけ遅れた信号である。内部遅延量（ｉｎｔｅｒｎａｌ ｄｅｌａｙ）は、図２（ａ）の値と同じであるが、本実施形態ではクロックの周期が短いので相対的に大きい値とみることができる。前記可変遅延部３２は前記リードコマンド（ＩＲＤＣＭＤ）をｎ＊ｔＣＫ−ｔＲＥＰだけ遅延させる。

以後、シフトレジスター３３は、ＤＬＬクロック（ＤＬＬＣＬＫ）に同期して遅延リードコマンド（ＤＲＤＣＭＤ）をシフトさせるべきであるが、この場合には遅延リードコマンド（ＤＲＤＣＭＤ）がセットアップマージン（ｓｅｔｕｐ ｍａｒｇｉｎ）をＢだけ超過して生成されたゆえに設定されたタイミングより一周期以後のＤＬＬクロック（ＤＬＬＣＬＫ）に同期して動作する。したがって、出力イネーブルフラッグ信号（ＯＥＦＬＡＧ）が設定されたタイミングより一周期遅いタイミングにてアクティブとされ、データが、設定されたデータ出力遅延情報（ＣＬ）より一周期遅れた時点から外部に出力される。このことは、すべての半導体装置の誤動作を引き起こす。

韓国特許第０９８８８０９号公報

本発明は高周波クロックで動作し、データ遅延情報によって正確なタイミングにデータ出力イネーブルフラッグ信号を生成する半導体装置のデータ出力タイミング制御回路を提供する。

本発明の一実施形態による半導体装置のデータ出力タイミング制御回路は、データ出力遅延情報のコード値から、可変遅延量及びデータ出力経路遅延量を外部クロックを基準にカウンティングしたカウンティングコードのコード値を減算し、遅延制御コードとして出力する遅延量演算部と、リードコマンドの位相を、前記外部クロックを各々所定の遅延量だけ遅延させた複数の遅延クロックに順次的に同期して前記遅延制御コードのコード値だけシフトさせ、該シフトされた前記リードコマンドを前記可変遅延量だけ遅延させ、出力イネーブルフラッグ信号として出力する位相調節部とを含むことを特徴とする。

本発明の一実施形態による半導体装置のデータ出力タイミング制御回路は、外部クロックを可変遅延量だけ遅延してＤＬＬクロックを生成する遅延固定ループと、データ出力遅延情報のコード値から、前記可変遅延量及び前記データ出力経路遅延量を前記外部クロックを基準にカウンティングしたカウンティングコードのコード値を減算し、遅延制御コードとして出力する遅延量演算部と、リードコマンドを受信して前記可変遅延量だけ遅延させ、前記遅延したリードコマンドの位相を前記遅延制御コードのコード値分シフトさせ、出力イネーブルフラッグ信号として出力する位相調節部と、を含み、前記位相調節部は、前記ＤＬＬクロックを各々所定の遅延量だけ遅延させた複数の遅延クロックに順次的に同期して前記遅延したリードコマンドの位相を制御コードのコード値分シフトさせることを特徴とする。

本発明の一実施形態による半導体装置のデータ出力タイミング制御回路は、外部クロックを各々所定の遅延量だけ調節して複数の遅延クロックを生成するクロック調節部と、リードコマンドを、最も遅延量が大きい前記遅延クロックから最も遅延量が少ない前記遅延クロックまで順次的に同期して遅延制御コードのコード値分シフトさせるシフトレジスターと、前記シフトされたリードコマンドを可変遅延量だけ遅延させて出力イネーブルフラッグ信号として出力する可変遅延部と、を含むことを特徴とする。

本発明によれば、高周波クロック環境でも外部からリード命令の発行後、データ遅延情報による正確なタイミングで、外部にデータを出力する半導体装置を提供することができる。

従来の半導体装置のデータ出力タイミング制御回路のブロック図である。 図１の位相調節部の信号波形図である。 本発明の実施形態による半導体装置のデータ出力タイミング制御回路のブロック図である。 図３のクロック調節部及びシフトレジスターの具体的な実施形態を表した回路図である。 図３の半導体装置のデータ出力タイミング制御回路による信号波形図である。 本発明の異なる実施形態による半導体装置のデータ出力タイミング制御回路のブロック図である。

以下では、添付された図面を参照して本発明の実施形態をより詳細に説明する。

図３は本発明の一実施形態による半導体装置のデータ出力タイミング制御回路のブロック図である。

図３に図示されたデータ出力タイミング制御回路は、遅延固定ループ１００と、遅延量演算部２００と、位相調節部３００とを含む。

遅延固定ループ１００は、図１に図示された従来の遅延固定ループ１０と同じである。すなわち、遅延固定ループ１００は、外部クロック（ＥＸＴＣＬＫ）を受信し、モデル遅延値（ｔＲＥＰ）を補償するためにｎ＊ｔＣＫ−ｔＲＥＰだけ遅延させてＤＬＬクロック（ＤＬＬＣＬＫ）を生成する。

具体的に前記遅延固定ループ１００は、位相検出信号（ＰＤＥＴ）に応答して外部クロック（ＥＸＴＣＬＫ）の遅延量を調節する（結局、遅延量はｎ＊ｔＣＫ−ｔＲＥＰで調節される）可変遅延部１１０と、ＤＬＬクロック（ＤＬＬＣＬＫ）をモデル遅延値（ｔＲＥＰ）だけ遅延させてフィードバッククロック（ＦＢＣＬＫ）を生成する遅延モデル部１２０と、外部クロック（ＥＸＴＣＬＫ）とフィードバッククロック（ＦＢＣＬＫ）との位相を比較して位相検出信号（ＰＤＥＴ）を生成する位相比較部１３０とを含む。

遅延量演算部２００も、図１に図示された従来の遅延量演算部２０と同じである。すなわち、遅延量演算部２００は、データ出力遅延情報（ＣＬ）のコード値から、出力リセットパルス信号（ＯＥＲＳＴ）の遅延量（（ｎ＊ｔＣＫ−ｔＲＥＰ）＋（ｔＲＥＰ）、すなわち（ｎ＊ｔＣＫ））を外部クロック（ＥＸＴＣＬＫ）を基準にカウンティングしたカウンティングコード（Ｎ）のコード値を減算し、遅延制御コード（ＣＬ−Ｎ）として出力する。

具体的に前記遅延量演算部２００は、出力リセットパルス信号（ＯＥＲＳＴ）を位相検出信号（ＰＤＥＴ）に応答してｎ＊ｔＣＫ−ｔＲＥＰだけ遅延させる可変遅延部２１０と、ｔＲＥＰだけ遅延させる遅延モデル部２２０（これを合わせてリセットパルス遅延部と定義し、前記リセットパルス遅延部の出力信号を遅延出力リセットパルス信号（ＤＯＥＲＳＴ）と定義する）と、外部クロック（ＥＸＴＣＬＫ）に同期して、出力リセットパルス信号（ＯＥＲＳＴ）に応答してカウンティングを始め、遅延出力リセットパルス信号（ＤＯＥＲＳＴ）に応答してカウンティングを終了するカウンティングコード（Ｎ）を生成するカウンター部２３０と、データ出力遅延情報（ＣＬ）を有するコード値からカウンティングコード（Ｎ）のコード値を減算して遅延制御コード（ＣＬ−Ｎ）として出力する演算部２４０とを含む。

位相調節部３００は、コマンドレシーバー３１０と、可変遅延部３２０と、クロック調節部３３０と、シフトレジスター３４０とを含む。

コマンドレシーバー３１０は、外部リードコマンド（ＲＤ）を受信して半導体装置の内部にリード動作を命令するリードコマンド（ＩＲＤＣＭＤ）を出力する。理想的なコマンドレシーバー３１０は、外部リードコマンド（ＲＤ）から位相遅延のないリードコマンド（ＩＲＤＣＭＤ）を出力するが、実際の回路では内部遅延量（ｉｎｔｅｒｎａｌ ｄｅｌａｙ）による遅延が発生する。

可変遅延部３２０は、位相検出信号（ＰＤＥＴ）に応答してリードコマンド（ＩＲＤＣＭＤ）を遅延させて遅延リードコマンド（ＤＲＤＣＭＤ）を出力する。位相検出信号（ＰＤＥＴ）は、外部クロック（ＥＸＴＣＬＫ）とフィードバッククロックとの位相が同じになるまでアクティブとされるクロックで、結果的に可変遅延部３２０の遅延量をｎ＊ｔＣＫ−ｔＲＥＰになるように調節する。

クロック調節部３３０は、シフトレジスター３４０の動作に必要なクロックを生成して提供する構成であり、ＤＬＬクロック（ＤＬＬＣＬＫ）を各々の所定の遅延量だけ調節して複数の遅延クロック（ｄｅｌａｙ１〜５）を生成する。そして、複数の遅延クロック（ｄｅｌａｙ１〜５）をシフトレジスター３４０に提供する。この時、遅延クロック（ｄｅｌａｙ１〜５）の個数は可変的であり、いかなる値でも回路に適合するように設定することができる。

シフトレジスター３４０は、クロック調節部３３０から提供される遅延クロック（ｄｅｌａｙ１〜５）に順次的に同期して遅延リードコマンド（ＤＲＤＣＭＤ）を遅延制御コード（ＣＬ−Ｎ）のコード値だけシフトさせ、出力イネーブルフラッグ信号（ＯＥＦＬＡＧ）として出力する。具体的にシフトレジスター３４０は、遅延リードコマンド（ＤＲＤＣＭＤ）を最も遅延量が大きい遅延クロック（ｄｅｌａｙ５）から最も遅延量が小さい遅延クロック（ｄｅｌａｙ１）まで順次的に同期して遅延制御コード（ＣＬ−Ｎ）のコード値だけシフトさせる。

図４は、クロック調節部３３０及びシフトレジスター３４０の具体的な実施形態を表した回路図である。

クロック調節部３３０は、直列に連結された複数の遅延端（ＢＵＦ１〜４）を含む。複数の遅延クロック（ｄｅｌａｙ１〜５）は各々複数の遅延端（ＢＵＦ１〜４）のうちいずれか一つで出力される信号である。例えば、第１遅延クロック（ｄｅｌａｙ１）は、ＤＬＬクロック（ＤＬＬＣＬＫ）をそのまま出力した信号であり、第２遅延クロック（ｄｅｌａｙ２）は第１遅延クロック（ｄｅｌａｙ１）を第１遅延端（ＢＵＦ１）だけ遅延して出力した信号であり、第３遅延クロック（ｄｅｌａｙ３）は第２遅延クロック（ｄｅｌａｙ２）を第２遅延端（ＢＵＦ２）だけ遅延して出力した信号であり、第４遅延クロック（ｄｅｌａｙ４）は第３遅延クロック（ｄｅｌａｙ３）を第３遅延端（ＢＵＦ３）だけ遅延して出力した信号であり、第５遅延クロック（ｄｅｌａｙ５）は第４遅延クロック（ｄｅｌａｙ４）を第４遅延端（ＢＵＦ４）だけ遅延して出力した信号である。

したがって、第５遅延クロック（ｄｅｌａｙ５）は第４遅延クロック（ｄｅｌａｙ４）より遅延量が多く、第４遅延クロック（ｄｅｌａｙ４）は第３遅延クロック（ｄｅｌａｙ３）より遅延量が多く、第３遅延クロック（ｄｅｌａｙ３）は第２遅延クロック（ｄｅｌａｙ２）より遅延量が多く、第２遅延クロック（ｄｅｌａｙ２）は第１遅延クロック（ｄｅｌａｙ１）より遅延量が多く設定される。

シフトレジスター３４０は、直列に連結された複数のＤフリップフロップ（ＤＦＦ１〜５）を含む。直列に連結された複数のＤフリップフロップ（ＤＦＦ１〜５）は、順次的に最も遅延量が多い第５遅延クロック（ｄｅｌａｙ５）から最も遅延量が少ない第１遅延クロックまでそれぞれの信号に同期して遅延リードコマンド（ＤＦＤＣＭＤ）の位相をシフトさせる。

シフトレジスター３４０の具体的な動作を説明すると次の通りである。第１Ｄフリップフロップ（ＤＦＦ１）は、遅延リードコマンド（ＤＲＤＣＭＤ）を第５遅延クロック（ｄｅｌａｙ５）に同期してシフトさせる。第２Ｄフリップフロップ（ＤＦＦ２）は、第１Ｄフリップフロップ（ＤＦＦ１）の出力（ｏｕｔ１）を第４遅延クロック（ｄｅｌａｙ４）に同期してシフトさせる。前３Ｄフリップフロップ（ＤＦＦ３）は、第２Ｄフリップフロップ（ＤＦＦ２）の出力（ｏｕｔ２）を第３遅延クロック（ｄｅｌａｙ３）に同期してシフトさせる。第４Ｄフリップフロップ（ＤＦＦ４）は、第３Ｄフリップフロップ（ＤＦＦ３）の出力（ｏｕｔ３）を第２遅延クロック（ｄｅｌａｙ２）に同期してシフトさせる。第５Ｄフリップフロップ（ＤＦＦ５）は、第４Ｄフリップフロップ（ＤＦＦ４）の出力（ｏｕｔ４）を第１遅延クロック（ｄｅｌａｙ１）に同期してシフトさせた信号（ｏｕｔ５）を出力する。

したがって、遅延リードコマンド（ＤＲＤＣＭＤ）は、シフトされる各段階ごとに互いに異なる位相の遅延クロック（ｄｅｌａｙ１〜５）で遅延される。

この時、遅延制御コード（ＣＬ−Ｎ）のコード値は設定によって可変的なので、シフトレジスター３４０は遅延制御コード（ＣＬ−Ｎ）のコード値に応答して複数のＤフリップフロップ（ＤＦＦ１〜５）による遅延リードコマンド（ＤＲＤＣＭＤ）の遅延量を選択できるマルチプレクサ３４２をさらに含むことができる。

図５は、本発明の実施形態による半導体装置のデータ出力タイミング制御回路の波形図である。

まず、遅延制御コード（ＣＬ−Ｎ）のコード値が５に設定されたと仮定する。

高周波に動作する外部クロック（ＥＸＴＣＬＫ）に同期して外部リードコマンド（ＲＤ）が発行されると、内部遅延量（ｉｎｔｅｒｎａｌ ｄｅｌａｙ）だけ遅延されてリードコマンド（ＩＲＤＣＭＤ）が半導体装置の内部から生成される。リードコマンド（ＩＲＤＣＭＤ）は可変遅延部３２０によりｎ＊ｔＣＫ−ｔＲＥＰだけ遅れて遅延リードコマンド（ＤＲＤＣＭＤ）として出力される。

この時、シフトレジスター３４０が遅延リードコマンド（ＤＲＤＣＭＤ）をＤＬＬクロック（ＤＬＬＣＬＫ）に同期してシフトさせると、先に説明したようにセットアップマージン（ｓｅｔｕｐ ｍａｒｇｉｎ）がないのでデータ出力タイミングの誤りを引き起こすことができる。すなわち、遅延リードコマンド（ＤＲＤＣＭＤ）をＤＬＬクロック（ＤＬＬＣＬＫ）に同期してシフトさせると、最終出力イネーブルフラッグ信号（ＯＥＦＬＡＧ）が一クロック周期だけ遅れてアクティブになる。

したがって、本実施形態はＤＬＬクロック（ＤＬＬＣＬＫ）を各々所定の時間遅延させた複数の遅延クロック（ｄｅｌａｙ１〜５）に同期して遅延リードコマンド（ＤＲＤＣＭＤ）をシフトさせる。遅延リードコマンド（ＤＲＤＣＭＤ）を順次的に最も遅延量が多い第５遅延クロック（ｄｅｌａｙ５）から最も遅延量が少ない第１遅延クロック（ｄｅｌａｙ１）に同期して遅延させることによって、最も最後の出力信号（ｏｕｔ５）は設定されたタイミングにＤＬＬクロック（ＤＬＬＣＬＫ）に同期して出力される。したがって高周波クロック条件でのセットアップマージンの不足による問題点を解消することができる。

図６は、本発明の異なる実施形態による半導体装置のデータ出力タイミング制御回路のブロック図である。

先に説明した図３のデータ出力タイミングは、可変遅延部３２０がまずリードコマンド（ＩＲＤＣＭＤ）を遅延させ、以後シフトレジスター３４０が遅延リードコマンド（ＤＲＤＣＭＤ）をシフトさせるように構成される。

しかし、可変遅延部３２０とシフトレジスター３４０とは必らず、前述したのような方式で配置されなければならないことではなく、その順序を変えて設計してもよい。ただし、この場合、シフトレジスター３４０は、ＤＬＬクロック（ＤＬＬＣＬＫ）ではない外部クロック（ＥＸＴＣＬＫ）に同期して動作する。なぜなら、出力経路遅延量（ｔＲＥＰ）に対する補償されなかったリードコマンド（ＩＲＤＣＭＤ）をシフトさせるためである。

図６に図示されたデータ出力タイミング制御回路は、遅延固定ループ１００と、遅延量演算部２００と、位相調節部４００とを含む。

遅延固定ループ１００及び遅延量演算部２００は、図３で説明した回路と構成及び動作が同じである。

位相調節部４００は、コマンドレシーバー４１０と、クロック調節部４３０と、シフトレジスター４４０と、可変遅延部４２０とを含む。

コマンドレシーバー４１０は、外部リードコマンド（ＲＤ）を受信して半導体装置の内部にリード動作を命令するリードコマンド（ＩＲＤＣＭＤ）を出力する。先に説明したように、理想的なコマンドレシーバー４１０は外部リードコマンド（ＲＤ）から位相遅延のないリードコマンド（ＩＲＤＣＭＤ）を出力するが、実際の回路では内部遅延量（ｉｎｔｅｒｎａｌ ｄｅｌａｙ）による遅延が発生する。

クロック調節部４３０は、シフトレジスター４４０の動作に必要なクロックを生成して提供するものであり、外部クロック（ＥＸＴＣＬＫ）を各々所定の遅延量だけ調節して複数の遅延クロック（ｄｅｌａｙ１〜５）を生成する。そして、複数の遅延クロック（ｄｅｌａｙ１〜５）をシフトレジスター４４０に提供する。この時、遅延クロック（ｄｅｌａｙ１〜５）の個数は可変的であり、いかなる値でも回路に適合するように設定することができる。

シフトレジスター４４０は、クロック調節部４３０から提供される遅延クロック（ｄｅｌａｙ１〜５）に順次的に同期してリードコマンド（ＩＲＤＣＭＤ）を遅延制御コード（ＣＬ−Ｎ）のコード値だけシフトさせてシフトリードコマンド（ＳＲＤＣＭＤ）として出力する。具体的に、シフトレジスター４４０は、リードコマンド（ＲＤＣＭＤ）を最も遅延量が大きい遅延クロック（ｄｅｌａｙ５）から最も遅延量が小さい遅延クロック（ｄｅｌａｙ１）まで順次的に同期して遅延制御コード（ＣＬ−Ｎ）のコード値だけシフトさせる。

クロック調節部４３０及びシフトレジスター４４０の具体的な構成は、先に図４で図示された構成と略同じである。ただし、クロック調節部４３０は、ＤＬＬクロック（ＤＬＬＣＬＫ）ではなく、外部クロック（ＥＸＴＣＬＫ）を遅延させて遅延クロック（ｄｅｌａｙ１〜５）を出力することであり、シフトレジスター４４０はｎ＊ｔＣＫ−ｔＲＥＰだけ遅延されなかったリードコマンド（ＩＲＤＣＭＤ）をシフトさせてシフトリードコマンド（ＳＲＤＣＭＤ）として出力することで、互いに違いがある。

可変遅延部４２０は遅延固定ループ１００から印可される位相検出信号（ＰＤＥＴ）に応答してシフトリードコマンド（ＳＲＤＣＭＤ）を遅延して出力イネーブルフラッグ信号（ＯＥＦＬＡＧ）として出力する。具体的な動作は図３の可変遅延部３２０と略同じである。シフトリードコマンド（ＳＲＤＣＭＤ）は、外部クロック（ＥＸＴＣＬＫ）に同期された信号であるが、可変遅延部４２０を経ながらついにＤＬＬクロック（ＤＬＬＣＬＫ）に同期された信号となる。

結果的に、図６に図示されたデータ出力タイミング制御回路も図３に図示された回路と同じようにシフトレジスター４４０が、位相が調節されたクロックに同期して動作するようにすることによってセットアップマージンが確保されるようになる。

このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できるであろう。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表わされ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解されるべきである。

１０，１００ 遅延固定ループ
２０，２００ 遅延量演算部
３０，３００，４００ 位相調節部
３３０ クロック調節部
３４０ シフトレジスター

Claims (20)

1. データ出力遅延情報のコード値から、可変遅延量及びデータ出力経路遅延量を外部クロックを基準にカウンティングしたカウンティングコードのコード値を減算し、遅延制御コードとして出力する遅延量演算部と、
   リードコマンドの位相を、前記外部クロックを各々所定の遅延量だけ遅延させた複数の遅延クロックに順次的に同期して前記遅延制御コードのコード値だけシフトさせ、該シフトされた前記リードコマンドを前記可変遅延量だけ遅延させ、出力イネーブルフラッグ信号として出力する位相調節部と、を含むことを特徴とする半導体装置のデータ出力タイミング制御回路。
2. 前記可変遅延量は、前記外部クロックのｎ（ｎは自然数）周期の内で前記データ出力経路遅延量を補償した値であることを特徴とする請求項１に記載の半導体装置のデータ出力タイミング制御回路。
3. 前記遅延量演算部は、
   出力リセットパルス信号を前記可変遅延量及び前記データ出力経路遅延量だけ遅延させて遅延出力リセットパルス信号を生成するリセットパルス遅延部と、
   前記外部クロックを基準に前記出力リセットパルス信号の活性化タイミングにカウンティングの動作を始め、前記遅延出力リセットパルス信号の活性化タイミングに前記カウンティングの動作を終了し、前記カウンティングコードを生成するカウンター部と、
   前記データ出力遅延情報のコード値から前記カウンティングコードのコード値を減算して前記遅延制御コードを出力する演算部と、を含むことを特徴とする請求項１に記載の半導体装置のデータ出力タイミング制御回路。
4. 前記位相調節部は、
   前記外部クロックを各々所定の遅延量だけ調節して複数の遅延クロックを生成するクロック調節部と、
   前記リードコマンドを、最も遅延量が大きい前記遅延クロックから最も遅延量が少ない前記遅延クロックまで順次的に同期して前記遅延制御コードのコード値分シフトさせるシフトレジスターと、
   前記シフトされたリードコマンドを前記可変遅延量だけ遅延させて前記出力イネーブルフラッグ信号として出力する可変遅延部と、を含むことを特徴とする請求項１に記載の半導体装置のデータ出力タイミング制御回路。
5. 前記可変遅延量は、前記外部クロックのｎ（ｎは自然数）周期の内で前記データ出力経路の遅延量を補償した値であることを特徴とする請求項４に記載の半導体装置のデータ出力タイミング制御回路。
6. 前記クロック調節部は、前記外部クロックを遅延させる直列に連結された複数の遅延端を含み、
   前記複数の遅延クロックは、各々前記複数の遅延端のうちのいずれか一つの遅延端から出力される信号であることを特徴とする請求項４に記載の半導体装置のデータ出力タイミング制御回路。
7. 前記シフトレジスターは、前記リードコマンドをシフトさせる直列に連結された複数のＤフリップフロップを含み、
   直列に連結した前記複数のＤフリップフロップは、順次的に最も遅延量が多い前記遅延クロックから最も遅延量が少ない前記遅延クロックまでそれぞれの信号に同期して動作することを特徴とする請求項４に記載の半導体装置のデータ出力タイミング制御回路。
8. 前記シフトレジスターは、前記遅延制御コードのコード値に応答して前記複数のＤフリップフロップによる前記リードコマンドの遅延量を選択することができるマルチプレクサをさらに含むことを特徴とする請求項７に記載の半導体装置のデータ出力タイミング制御回路。
9. 外部クロックを可変遅延量だけ遅延してＤＬＬクロックを生成する遅延固定ループと、
   データ出力遅延情報のコード値から、前記可変遅延量及び前記データ出力経路遅延量を前記外部クロックを基準にカウンティングしたカウンティングコードのコード値を減算し、遅延制御コードとして出力する遅延量演算部と、
   リードコマンドを受信して前記可変遅延量だけ遅延させ、前記遅延したリードコマンドの位相を前記遅延制御コードのコード値分シフトさせ、出力イネーブルフラッグ信号として出力する位相調節部と、を含み、
   前記位相調節部は、前記ＤＬＬクロックを各々所定の遅延量だけ遅延させた複数の遅延クロックに順次的に同期して前記遅延したリードコマンドの位相を制御コードのコード値分シフトさせることを特徴とする半導体装置のデータ出力タイミング制御回路。
10. 前記可変遅延量は、前記外部クロックのｎ（ｎは自然数）周期の内で前記データ出力経路の遅延量を補償した値であることを特徴とする請求項９に記載の半導体装置のデータ出力タイミング制御回路。
11. 前記遅延量演算部は、
    出力リセットパルス信号を前記可変遅延量及び前記データ出力経路遅延量だけ遅延させて遅延出力リセットパルス信号を生成するリセットパルス遅延部と、
    前記外部クロックを基準に前記出力リセットパルス信号の活性化タイミングにカウンティングの動作を始め、前記遅延出力リセットパルス信号の活性化タイミングに前記カウンティングの動作を終了し、前記カウンティングコードを生成するカウンター部と、
    前記データ出力遅延情報のコード値から前記カウンティングコードのコード値を減算して前記遅延制御コードを出力する演算部と、を含むことを特徴とする請求項９に記載の半導体装置のデータ出力タイミング制御回路。
12. 前記位相調節部は、
    前記外部クロックを各々所定の遅延量だけ調節して複数の遅延クロックを生成するクロック調節部と、
    前記リードコマンドを、最も遅延量が大きい前記遅延クロックから最も遅延量が少ない前記遅延クロックまで順次的に同期して前記遅延制御コードのコード値分シフトさせるシフトレジスターと、
    前記シフトされたリードコマンドを前記可変遅延量だけ遅延させて前記出力イネーブルフラッグ信号として出力する可変遅延部と、を含むことを特徴とする請求項９に記載の半導体装置のデータ出力タイミング制御回路。
13. 前記クロック調節部は、前記ＤＬＬクロックを遅延させる直列に連結された複数の遅延端を含み、
    前記複数の遅延クロックは、各々前記複数の遅延端のうちのいずれか一つの遅延端から出力される信号であることを特徴とする請求項１２に記載の半導体装置のデータ出力タイミング制御回路。
14. 前記シフトレジスターは、前記リードコマンドをシフトさせる直列に連結された複数のＤフリップフロップを含み、
    直列に連結した前記複数のＤフリップフロップは順次的に最も遅延量が多い前記遅延クロックから最も遅延量が少ない前記遅延クロックまでそれぞれの信号に同期して動作することを特徴とする請求項１２に記載の半導体装置のデータ出力タイミング制御回路。
15. 前記シフトレジスターは、前記遅延制御コードのコード値に応答して前記複数のＤフリップフロップによる前記リードコマンドの遅延量を選択することができるマルチプレクサをさらに含むことを特徴とする請求項１４に記載の半導体装置のデータ出力タイミング制御回路。
16. 外部クロックを各々所定の遅延量だけ調節して複数の遅延クロックを生成するクロック調節部と、
    リードコマンドを、最も遅延量が大きい前記遅延クロックから最も遅延量が少ない前記遅延クロックまで順次的に同期して遅延制御コードのコード値分シフトさせるシフトレジスターと、
    前記シフトされたリードコマンドを可変遅延量だけ遅延させて出力イネーブルフラッグ信号として出力する可変遅延部と、を含むことを特徴とする半導体装置のデータ出力タイミング制御回路。
17. 前記可変遅延量は、前記外部クロックのｎ（ｎは自然数）周期の内でデータ出力経路遅延量を補償した値であることを特徴とする請求項１６に記載の半導体装置のデータ出力タイミング制御回路。
18. 前記クロック調節部は、前記外部クロックを遅延させる直列に連結された複数の遅延端を含み、
    前記複数の遅延クロックは、各々前記複数の遅延端のうちのいずれか一つの遅延端から出力される信号であることを特徴とする請求項１６に記載の半導体装置のデータ出力タイミング制御回路。
19. 前記シフトレジスターは、前記リードコマンドをシフトさせる直列に連結された複数のＤフリップフロップを含み、
    直列に連結した前記複数のＤフリップフロップは、順次的に最も遅延量が多い前記遅延クロックから最も遅延量が少ない前記遅延クロックまでそれぞれの信号に同期して動作することを特徴とする請求項１６に記載の半導体装置のデータ出力タイミング制御回路。
20. 前記シフトレジスターは、前記遅延制御コードのコード値に応答して前記複数のＤフリップフロップによる前記リードコマンドの遅延量を選択できるマルチプレクサさらに含むことを特徴とする請求項１９に記載の半導体装置のデータ出力タイミング制御回路。

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