JP5955764B2 - 半導体装置のデータ出力タイミング制御回路 - Google Patents
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Description
20,200 遅延量演算部
30,300,400 位相調節部
330 クロック調節部
340 シフトレジスター
Claims (20)
- データ出力遅延情報のコード値から、可変遅延量及びデータ出力経路遅延量を外部クロックを基準にカウンティングしたカウンティングコードのコード値を減算し、遅延制御コードとして出力する遅延量演算部と、
リードコマンドの位相を、前記外部クロックを各々所定の遅延量だけ遅延させた複数の遅延クロックに順次的に同期して前記遅延制御コードのコード値だけシフトさせ、該シフトされた前記リードコマンドを前記可変遅延量だけ遅延させ、出力イネーブルフラッグ信号として出力する位相調節部と、を含むことを特徴とする半導体装置のデータ出力タイミング制御回路。 - 前記可変遅延量は、前記外部クロックのn(nは自然数)周期の内で前記データ出力経路遅延量を補償した値であることを特徴とする請求項1に記載の半導体装置のデータ出力タイミング制御回路。
- 前記遅延量演算部は、
出力リセットパルス信号を前記可変遅延量及び前記データ出力経路遅延量だけ遅延させて遅延出力リセットパルス信号を生成するリセットパルス遅延部と、
前記外部クロックを基準に前記出力リセットパルス信号の活性化タイミングにカウンティングの動作を始め、前記遅延出力リセットパルス信号の活性化タイミングに前記カウンティングの動作を終了し、前記カウンティングコードを生成するカウンター部と、
前記データ出力遅延情報のコード値から前記カウンティングコードのコード値を減算して前記遅延制御コードを出力する演算部と、を含むことを特徴とする請求項1に記載の半導体装置のデータ出力タイミング制御回路。 - 前記位相調節部は、
前記外部クロックを各々所定の遅延量だけ調節して複数の遅延クロックを生成するクロック調節部と、
前記リードコマンドを、最も遅延量が大きい前記遅延クロックから最も遅延量が少ない前記遅延クロックまで順次的に同期して前記遅延制御コードのコード値分シフトさせるシフトレジスターと、
前記シフトされたリードコマンドを前記可変遅延量だけ遅延させて前記出力イネーブルフラッグ信号として出力する可変遅延部と、を含むことを特徴とする請求項1に記載の半導体装置のデータ出力タイミング制御回路。 - 前記可変遅延量は、前記外部クロックのn(nは自然数)周期の内で前記データ出力経路の遅延量を補償した値であることを特徴とする請求項4に記載の半導体装置のデータ出力タイミング制御回路。
- 前記クロック調節部は、前記外部クロックを遅延させる直列に連結された複数の遅延端を含み、
前記複数の遅延クロックは、各々前記複数の遅延端のうちのいずれか一つの遅延端から出力される信号であることを特徴とする請求項4に記載の半導体装置のデータ出力タイミング制御回路。 - 前記シフトレジスターは、前記リードコマンドをシフトさせる直列に連結された複数のDフリップフロップを含み、
直列に連結した前記複数のDフリップフロップは、順次的に最も遅延量が多い前記遅延クロックから最も遅延量が少ない前記遅延クロックまでそれぞれの信号に同期して動作することを特徴とする請求項4に記載の半導体装置のデータ出力タイミング制御回路。 - 前記シフトレジスターは、前記遅延制御コードのコード値に応答して前記複数のDフリップフロップによる前記リードコマンドの遅延量を選択することができるマルチプレクサをさらに含むことを特徴とする請求項7に記載の半導体装置のデータ出力タイミング制御回路。
- 外部クロックを可変遅延量だけ遅延してDLLクロックを生成する遅延固定ループと、
データ出力遅延情報のコード値から、前記可変遅延量及び前記データ出力経路遅延量を前記外部クロックを基準にカウンティングしたカウンティングコードのコード値を減算し、遅延制御コードとして出力する遅延量演算部と、
リードコマンドを受信して前記可変遅延量だけ遅延させ、前記遅延したリードコマンドの位相を前記遅延制御コードのコード値分シフトさせ、出力イネーブルフラッグ信号として出力する位相調節部と、を含み、
前記位相調節部は、前記DLLクロックを各々所定の遅延量だけ遅延させた複数の遅延クロックに順次的に同期して前記遅延したリードコマンドの位相を制御コードのコード値分シフトさせることを特徴とする半導体装置のデータ出力タイミング制御回路。 - 前記可変遅延量は、前記外部クロックのn(nは自然数)周期の内で前記データ出力経路の遅延量を補償した値であることを特徴とする請求項9に記載の半導体装置のデータ出力タイミング制御回路。
- 前記遅延量演算部は、
出力リセットパルス信号を前記可変遅延量及び前記データ出力経路遅延量だけ遅延させて遅延出力リセットパルス信号を生成するリセットパルス遅延部と、
前記外部クロックを基準に前記出力リセットパルス信号の活性化タイミングにカウンティングの動作を始め、前記遅延出力リセットパルス信号の活性化タイミングに前記カウンティングの動作を終了し、前記カウンティングコードを生成するカウンター部と、
前記データ出力遅延情報のコード値から前記カウンティングコードのコード値を減算して前記遅延制御コードを出力する演算部と、を含むことを特徴とする請求項9に記載の半導体装置のデータ出力タイミング制御回路。 - 前記位相調節部は、
前記外部クロックを各々所定の遅延量だけ調節して複数の遅延クロックを生成するクロック調節部と、
前記リードコマンドを、最も遅延量が大きい前記遅延クロックから最も遅延量が少ない前記遅延クロックまで順次的に同期して前記遅延制御コードのコード値分シフトさせるシフトレジスターと、
前記シフトされたリードコマンドを前記可変遅延量だけ遅延させて前記出力イネーブルフラッグ信号として出力する可変遅延部と、を含むことを特徴とする請求項9に記載の半導体装置のデータ出力タイミング制御回路。 - 前記クロック調節部は、前記DLLクロックを遅延させる直列に連結された複数の遅延端を含み、
前記複数の遅延クロックは、各々前記複数の遅延端のうちのいずれか一つの遅延端から出力される信号であることを特徴とする請求項12に記載の半導体装置のデータ出力タイミング制御回路。 - 前記シフトレジスターは、前記リードコマンドをシフトさせる直列に連結された複数のDフリップフロップを含み、
直列に連結した前記複数のDフリップフロップは順次的に最も遅延量が多い前記遅延クロックから最も遅延量が少ない前記遅延クロックまでそれぞれの信号に同期して動作することを特徴とする請求項12に記載の半導体装置のデータ出力タイミング制御回路。 - 前記シフトレジスターは、前記遅延制御コードのコード値に応答して前記複数のDフリップフロップによる前記リードコマンドの遅延量を選択することができるマルチプレクサをさらに含むことを特徴とする請求項14に記載の半導体装置のデータ出力タイミング制御回路。
- 外部クロックを各々所定の遅延量だけ調節して複数の遅延クロックを生成するクロック調節部と、
リードコマンドを、最も遅延量が大きい前記遅延クロックから最も遅延量が少ない前記遅延クロックまで順次的に同期して遅延制御コードのコード値分シフトさせるシフトレジスターと、
前記シフトされたリードコマンドを可変遅延量だけ遅延させて出力イネーブルフラッグ信号として出力する可変遅延部と、を含むことを特徴とする半導体装置のデータ出力タイミング制御回路。 - 前記可変遅延量は、前記外部クロックのn(nは自然数)周期の内でデータ出力経路遅延量を補償した値であることを特徴とする請求項16に記載の半導体装置のデータ出力タイミング制御回路。
- 前記クロック調節部は、前記外部クロックを遅延させる直列に連結された複数の遅延端を含み、
前記複数の遅延クロックは、各々前記複数の遅延端のうちのいずれか一つの遅延端から出力される信号であることを特徴とする請求項16に記載の半導体装置のデータ出力タイミング制御回路。 - 前記シフトレジスターは、前記リードコマンドをシフトさせる直列に連結された複数のDフリップフロップを含み、
直列に連結した前記複数のDフリップフロップは、順次的に最も遅延量が多い前記遅延クロックから最も遅延量が少ない前記遅延クロックまでそれぞれの信号に同期して動作することを特徴とする請求項16に記載の半導体装置のデータ出力タイミング制御回路。 - 前記シフトレジスターは、前記遅延制御コードのコード値に応答して前記複数のDフリップフロップによる前記リードコマンドの遅延量を選択できるマルチプレクサさらに含むことを特徴とする請求項19に記載の半導体装置のデータ出力タイミング制御回路。
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