JP6596051B2 - 同期半導体集積回路内のクロック式指令タイミング調節 - Google Patents

同期半導体集積回路内のクロック式指令タイミング調節 Download PDF

Info

Publication number
JP6596051B2
JP6596051B2 JP2017187367A JP2017187367A JP6596051B2 JP 6596051 B2 JP6596051 B2 JP 6596051B2 JP 2017187367 A JP2017187367 A JP 2017187367A JP 2017187367 A JP2017187367 A JP 2017187367A JP 6596051 B2 JP6596051 B2 JP 6596051B2
Authority
JP
Japan
Prior art keywords
clock
timing
signal
latency
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017187367A
Other languages
English (en)
Other versions
JP2018082427A (ja
Inventor
マニング マシュー
イートン スティーヴン
Original Assignee
インテグレイテッド シリコン ソリューション インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US15/337,990 external-priority patent/US10068626B2/en
Priority claimed from US15/337,979 external-priority patent/US10236042B2/en
Application filed by インテグレイテッド シリコン ソリューション インコーポレイテッド filed Critical インテグレイテッド シリコン ソリューション インコーポレイテッド
Publication of JP2018082427A publication Critical patent/JP2018082427A/ja
Application granted granted Critical
Publication of JP6596051B2 publication Critical patent/JP6596051B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Landscapes

  • Dram (AREA)
  • Pulse Circuits (AREA)

Description

同期又はクロック式半導体集積回路は、クロック信号によって駆動される回路を有する。典型的には、入力クロックが、同期半導体集積回路に供給され、集積回路の内部回路は、入力クロック又は入力クロックの派生物によって駆動される。
クロック制御式集積回路では、作動中の１つの主要な懸念は、様々な内部タイミング信号の順序付け及び取り込みに関わるものである。内部タイミング信号は、クロックベースであって入力クロックの立ち上がり又は立ち下がりエッジから時間調節される同期事象と、ゲート遅延及び／又はＲＣ遅延と呼ばれる集積回路の相互接続ワイヤの抵抗及びキャパシタンスに起因したワイヤ相互接続遅延に基づく非同期事象との両方から発生される。内部タイミング信号の第１の群、すなわち、同期事象から発生され、かつタイミングステムがほとんどクロックゲーティングからのものであるものは、それらのタイミングに対して温度、ウェーハ製造工程、又は電圧依存性が最小であるか又は依存性がない。しかし、内部タイミング信号の第１の群は、クロック周波数に直接に依存することになる。内部タイミング信号の第２の群、すなわち、非同期事象から発生され、かつそのタイミングステムがほとんどゲート遅延及びＲＣ遅延からのものであるものは、異なる温度、製造工程、及び電圧作動条件の許容可能な範囲にわたってそれらのタイミングをシフト又は変化させることになる。
ある一定の状況では、内部タイミング信号は、衝突ドメイン内に入力することができる。タイミング衝突は、データ信号の到着がこのデータ信号を捕捉かつ格納するように意図された取り込み信号と適合しない場合に発生する。一例では、クロック式集積回路内の出力バッファは、入力クロック又は入力クロックの派生物によってクロック制御される先入れ先出し（ＦＩＦＯ）レジスタとして実施される。衝突ドメイン事象は、主として非同期事象である次のメモリ読取作動からのデータが、ラッチされたデータが受信システムによって読み出される前に出力バッファ内でラッチされたデータを上書きする時に発生する可能性がある。高速作動中のような別の例では、ＲＣ遅延は、読取作動からのデータを要求時間よりも後で出力バッファに到着させる場合があり、従って、クロック式集積回路は、無効データを送信する。
本発明の様々な実施形態を以下の詳細説明及び添付図面に開示する。
本発明の例示的実施形態においてクロックタイミング調節回路を組み込むことができる同期メモリデバイスのブロック図である。 本発明の例示的実施形態においてクロックタイミング調節回路を組み込むことができるマイクロプロセッサデバイスのブロック図である。 本発明の一部の実施形態におけるクロックタイミング調節回路のブロック図である。 本発明の代替実施形態におけるクロックタイミング調節回路のブロック図である。 本発明の実施形態においてクロックタイミング調節回路を組み込む同期メモリデバイスの読取経路及び書込経路を示すブロック図である。 本発明の実施形態におけるクロックタイミング調節回路のクロック周波数検出回路を示すブロック図である。 本発明の実施形態においてクロックタイミング調節回路のクロック周波数検出回路に組み込むことができるＲＣ低域フィルタ回路を示す回路図である。 本発明の実施形態においてクロックタイミング調節回路に組み込むことができるクロック式フリップフロップ回路を示す回路図である。 本発明の実施形態におけるクロックタイミング調節回路の待ち時間調節回路を示す回路図である。 本発明の実施形態における待ち時間アレイアクセス始動回路の段飛び越し回路を示す回路図である。 本発明の実施形態における同期メモリデバイスの読取作動を示すタイミング図である。 一部の例における高クロック周波数でのかつタイミング待ち時間調節なしの同期メモリデバイスの読取作動を示すタイミング図である。 本発明の実施形態における高クロック周波数でのかつタイミング待ち時間調節が適用された同期メモリデバイスの読取作動を示すタイミング図である。 本発明の実施形態における同期メモリデバイスの書込作動を示すタイミング図である。 一部の例における高クロック周波数でのかつタイミング待ち時間調節なしの同期メモリデバイスの書込作動を示すタイミング図である。 本発明の実施形態における高クロック周波数でのかつタイミング待ち時間調節が適用された同期メモリデバイスの書込作動を示すタイミング図である。
本発明は、処理、装置、システム、及び／又は物質の構成体を含む多くの方法に実施することができる。本明細書では、これらの実施又は本発明が取ることができる他のあらゆる形態は、技術と呼ぶ場合がある。一般的に、開示する処理の段階の順番は、本発明の範囲内で変更することができる。
本発明の１又は２以上の実施形態の詳細説明を本発明の原理を示す添付図面と共に以下に提供する。本発明は、そのような実施形態に関連して説明されるが、本発明は、いずれの実施形態にも限定されない。本発明の範囲は、特許請求の範囲によってのみ限定され、本発明は、多くの代替物、修正物、及び均等物を包含する。本発明の完全な理解を与えるために、多くの具体的な詳細を以下の説明に示す。これらの詳細は、例示目的で示すものであり、本発明は、これらの具体的な詳細の一部又は全部がなくとも特許請求の範囲に従って実施することができる。明確にするために、本発明に関連する技術分野で公知の技術的内容は、本発明が不要に不明確にならないように詳細には説明されていない。
本発明の実施形態により、クロック式集積回路への入力クロックの作動周波数又は作動周波数の範囲を検出し、このクロック式集積回路内のメモリ要素にアクセスするための内部制御信号のタイミング待ち時間を調節するためのクロックタイミング調節回路が、クロック式集積回路に組み込まれる。クロック式集積回路は、指令信号を受信して、このクロック式集積回路内のメモリ要素にアクセスする。この指令信号は、クロック式集積回路のメモリ要素に経路指定されてこのメモリ要素にアクセスするための内部制御信号を発生させるのに使用される。クロックタイミング調節回路は、調節可能なタイミング待ち時間を指令信号から派生した内部制御信号に導入する。本発明の実施形態では、クロックタイミング調節回路は、作動中に周波数検出に応答して内部制御信号のタイミング待ち時間をシフト又は調節してクロックベースの作動を１又は２以上のクロックサイクルだけ前進又は遅延させるように作動する。本発明のクロックタイミング調節回路は、不要な遅延が導入されることなく、望ましくないデータ衝突事象が回避されながら、クロック式集積回路が広範な周波数範囲にわたって作動することを可能にする。
クロックタイミング調節回路は、モードレジスタ設定指令又は他の非慣例的作動手順を使用することなく達成することができる。そうではなく、クロックタイミング調節回路は、通常の回路作動中にリアルタイムで、又は「オンザフライ」で作動し、内部タイミング信号を調節してデータ衝突を防止することができる。本発明のクロックタイミング調節回路は、有利なことに、動的ランダムアクセスメモリ（ＤＲＡＭ）、ＮＡＮＤフラッシュメモリ、静的ランダムアクセスメモリ（ＳＤＲＡＭ）、又は他のタイプの揮発性又は不揮発性メモリのようなメモリ回路に適用することができる。本発明のクロックタイミング調節回路はまた、有利なことに、マイクロプロセッサ集積回路のような論理回路に適用することができる。一般的に、本発明のクロックタイミング調節回路は、オンチップメモリのようなメモリ要素を含むあらゆるクロック式又は同期集積回路に適用することができる。クロックタイミング調節回路は、有利なことに、内部メモリアクセス制御信号のタイミングを調節して、メモリ要素の読取及び書込作動のようなメモリアクセス作動中に発生する場合がある衝突事象を回避することに適用することができる。
より具体的には、本発明の実施形態では、クロックタイミング調節回路は、クロック式集積回路への入力クロックが、低速（低周波数）又は高速（高周波数）のいずれかで実行されていることを検出する。クロックタイミング調節回路は、クロック式集積回路で受信した指令信号に基づいて予め決められた量の調節可能なタイミング待ち時間を伴う内部制御信号を発生させる。クロックタイミング調節回路は、検出された入力クロック周波数に基づいて指令信号の関数として内部制御信号のタイミング待ち時間を調節する。一例では、入力クロックが低周波数にあることを検出することに応答して、クロックタイミング調節回路は、予め決められたタイミング待ち時間を使用して内部制御信号を発生させる。しかし、入力クロックが高周波数にあることを検出することに応答して、クロックタイミング調節回路は、予め決められたタイミング待ち時間に対して１又は２以上のクロックサイクルだけ前進又は遅延した内部制御信号を発生させる。別の例では、入力クロックが高周波数にあることを検出することに応答して、クロックタイミング調節回路は、予め決められたタイミング待ち時間を使用して内部制御信号を発生させる。その一方、入力クロックが低周波数にあることを検出することに応答して、クロックタイミング調節回路は、予め決められたタイミング待ち時間に対して１又は２以上のクロックサイクルだけ前進又は遅延した内部制御信号を発生させる。
特に、クロックタイミング調節回路は、予め決められたタイミング待ち時間に基づいて１又は２以上のクロックサイクルを取り除くことにより、１又は２以上のクロックサイクルだけ前進した内部制御信号を発生させることができる。制御信号を１又は２以上のクロックサイクルだけ前進させることは、下流データ演算のためのタイミングマージンを提供する１又は２以上の追加のクロックサイクルを導入する。クロック式メモリ回路では、制御信号を前進させることは、以下でより詳細に説明するように、特定のデータ読取作動に有用である読取データの前進をもたらす。
他方では、クロックタイミング調節回路は、予め決められたタイミング待ち時間に基づいて１又は２以上のクロックサイクルを追加することにより、１又は２以上のクロックサイクルだけ遅延した内部制御信号を発生させることができる。制御信号を１又は２以上のクロックサイクルだけ遅延させることは、１又は２以上の追加のクロックサイクルをクロック式集積回路の内部信号経路に導入する。クロック式メモリ回路では、制御信号を遅延させることは、以下でより詳細に説明するように、特定のデータ書込作動に有用であるデータ遅延をもたらす。
本発明の実施形態では、本発明のクロックタイミング調節回路は、有利なことに、動的ランダムアクセスメモリ（ＤＲＡＭ）、ＮＡＮＤフラッシュメモリのようなメモリ回路、又はマイクロプロセッサのような論理回路に適用することができる。以下の説明では、メモリデバイス及びマイクロプロセッサデバイスでの本発明のクロックタイミング調節回路の用途は、同期メモリ回路に提供される具体的実施詳細と共に説明される。しかし、当業者は、本発明のクロックタイミング調節回路は、あらゆるクロック式又は同期集積回路に適用され、クロックタイミングを調節し、オンチップタイミング信号待ち時間に起因した衝突を防止することができることを認めるであろう。特に、本発明のクロックタイミング調節回路は、オンチップメモリ要素にアクセスするために制御信号のクロックタイミングを調節するためのオンチップメモリ要素を有するあらゆるクロック式又は同期集積回路に適用することができる。オンチップメモリ要素は、オンチップメモリアレイ、又はレジスタ、又はレジスタのバンクとすることができる。
本明細書では、クロック式集積回路又はクロック制御式集積回路は、クロック信号によって駆動される回路を有する半導体集積回路を意味する。クロック式集積回路は、同期集積回路と呼ばれる場合がある。入力クロックが、同期半導体集積回路に供給され、この集積回路の内部回路は、入力クロック又は入力クロックの派生物によって駆動される。クロック式集積回路の例は、クロック式同期メモリデバイス、及びクロック式又は同期マイクロプロセッサデバイスを含む。クロック式集積回路は、通常、クロックベースの外部システムに結合されており、この外部システムは、同期して又はクロックサイクルに基づいてクロック式集積回路にアクセスする。
更に、本明細書では、指令信号は、集積回路に供給され、この集積回路をして集積回路がサポートする機能を実行させる。本明細書では、指令信号は、機能が適用されることになる集積回路内の位置を指定するアドレス信号と区別される。指令信号はまた、機能が適用されることになるデータ値を提供するデータ信号と区別される。指令信号は、集積回路で受信されて、この集積回路の回路を制御する内部制御信号が発生される。本発明の実施形態では、クロック式集積回路は、指令信号を受信して、このクロック式集積回路のメモリ要素にアクセスする。同じく一部の実施形態では、指令信号は、読取指令信号及び書込指令信号を含むことができる。
図１は、本発明の例示的実施形態におけるクロックタイミング調節回路を組み込むことができる同期メモリデバイスのブロック図である。同期メモリデバイス１０に関する一般的なアーキテクチャが、メモリ回路内の本発明のクロックタイミング調節回路の使用方法を示す図１に示されている。同期メモリデバイス１０は、図１に示されておらずメモリ回路を完成させる別の構成要素を含むことができる。更に、図１に示されているメモリアーキテクチャは、単に例示的であり、本明細書に説明するクロックタイミング調節回路及び方法は、他のメモリアーキテクチャで利用することができることは認められるであろう。一部の例では、同期メモリデバイス１０は、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、又は他のタイプの揮発性又は不揮発性メモリで構成することができる。
図１を参照すると、同期メモリデバイス１０は、メモリセル１４の２次元アレイ１２を含む。アレイ１２内のメモリセル１４は、ワード線（横列）及びビット線（縦列）によってアクセスされる。セルアレイ１２は、読取作動及び書込作動のためにアレイ１２内のメモリセル１４に選択的にアクセスするように横列復号器１８及び縦列復号器２０によってアドレス指定される。特に、アドレスＡＤＤＲが、制御回路１６で受信され、受信したアドレスは、ワード線を選択する横列復号器１８、及びメモリアレイ１２のビット線を選択する縦列復号器２０によって復号される。横列復号器１８は、ワード線を選択的に起動し、縦列復号器は、ビット線を選択的に起動して、選択されたワード線と選択されたビット線との交点にあるメモリセル１４にアクセスすることが可能になる。
同期メモリデバイス１０はまた、メモリデバイスの作動を制御するための指令信号を受信する。この指令信号は、制御回路１６で受信され、次に、この制御回路が、指令信号に基づいて１又は２以上の制御信号を発生させる。指令信号は、メモリアレイからデータを読み取るための読取指令信号、又はメモリアレイにデータを書き込むための書込指令信号を含むことができる。同期メモリデバイス１０はまた、メモリデバイスの作動を支援するための他の指令信号を受信することができる。同期メモリデバイス１０はまた、同期又はクロック式デバイスとして、制御回路において所与のクロック周波数を有する入力クロック信号ＣＬＫを受信する。制御回路は、この入力クロック信号ＣＬＫに基づいて内部クロックを発生させて、メモリ回路の作動を制御する。
クロック式メモリ回路からデータを読み取るために、メモリアレイ１２の選択されたメモリセルからの読取データは、センスアンプ２４によって感知され、Ｉ／Ｏゲーティング回路２２が、選択されたビット線を読取データが格納される読取ＦＩＦＯ２６に接続する。読取ＦＩＦＯ２６は、クロック式メモリデバイスとして、クロック信号ＣＬＫ２Rによって制御されるが、このクロック信号は、入力クロック信号ＣＬＫと同一のもの、又は入力クロック信号ＣＬＫから派生するものである。クロック信号ＣＬＫ２Rに応答して、読取データが、出力バッファ２８に供給され、出力データＤＯＵＴとして同期メモリデバイス１０の外部回路及びシステムに供給される。
クロック式メモリ回路にデータを書き込むために、外部回路及びシステムからの書込データＤＩＮが、同期メモリデバイス１０で受信され、より具体的には、入力バッファ３０で受信される。次に、この書込データＤＩＮは、クロック信号ＣＬＫ２Wによって制御される書込ＦＩＦＯ３２に転送される。クロック信号ＣＬＫ２Wに応答して、書込データは、入力バッファ３０から書込ＦＩＦＯ３２にラッチされ、更に、書込ＦＩＦＯ３２から読み出される。書込ＦＩＦＯ３２からの書込データは、書込駆動回路に供給される。この書込駆動回路は、Ｉ／Ｏゲーティング回路２２を通して、選択されたビット線に書込データを駆動し、このデータを選択されたメモリセル１４に格納させる。
本発明の実施形態により、メモリアレイにアクセスするためのタイミング調節済み制御信号を発生させるためのクロックタイミング調節回路８０が、同期メモリデバイス１０に組み込まれる。特に、クロックタイミング調節回路８０は、制御回路１６から入力クロック信号ＣＬＫを受信し、同じく制御回路１６から読取指令及び書込指令のような指令信号を受信する。クロックタイミング調節回路８０は、以下でより詳細に説明するように、検出された入力クロック周波数に基づいて、読取指令のためのＬ−読取及び書込指令のためのＬ−書込のようなタイミング調節された内部制御信号を発生させる。タイミング調節済み制御信号Ｌ−読取及びＬ−書込は、メモリアレイ１２に結合されて、このメモリアレイ１２の読取及び書込作動を制御する。
一部の実施形態では、クロックタイミング調節回路８０は、制御回路１６の一部として形成することができる。同期メモリデバイス１０内のクロックタイミング調節回路８０の正確な構成は、本発明を実施することに対して重要ではない。クロックタイミング調節回路８０が、タイミング調節済み制御信号を発生させて、望ましいタイミング調節でメモリアレイを作動させることのみが必要である。
図２は、本発明の例示的実施形態においてクロックタイミング調節回路を組み込むことができるマイクロプロセッサデバイスのブロック図である。図２を参照すると、マイクロプロセッサデバイス又はマイクロプロセッサ集積回路５０は、算術論理ユニット（ＡＬＵ）、ランダムアクセスメモリ（ＲＡＭ）、シフトレジスタ、及び１次ストレージ（Ｌ１キャッシュ）のような様々な機能ブロック５２を含む。機能ブロック５２は、マクロブロックと呼ばれる場合がある。これらのマクロブロック５２の多くは、集積回路内のシリコンの長い距離にわたって往復してデータを転送する必要があるクロック式回路である。データ信号経路内の伝播遅延は、データをして予期されるクロックサイクルの外側で宛先マクロブロックに到着させる場合がある。従って、一部の実施形態では、機能ブロック又はマクロブロック間でデータを転送するのに使用される制御信号のタイミングを調節するための本発明のクロックタイミング調節回路８０が、マイクロプロセッサデバイス５０に組み込まれる。例えば、クロックタイミング調節回路８０は、マイクロプロセッサデバイス５０への入力クロック信号ＣＬＫを受信し、同じく指令信号を受信する。クロックタイミング調節回路８０は、タイミング調節済み制御信号Ｌ−指令を発生させ、この指令は、マクロブロック１及び／又はマクロブロック２を制御して、マイクロプロセッサデバイス内のマクロブロック間のデータ転送を助けるのに使用することができる。一部の例では、この指令信号は、マクロブロック５２内のメモリ要素にアクセスするのに使用され、指令信号は、読取指令信号又は書込指令信号とすることができる。
本発明のクロックタイミング調節回路は、マイクロプロセッサ集積回路以外の他の論理回路に組み込むことができる。図２のマイクロプロセッサ集積回路は、単に例示的であり、限定するように意図しているものではない。
図３（ａ）は、本発明の一部の実施形態におけるクロックタイミング調節回路のブロック図である。図３（ａ）を参照すると、クロックタイミング調節回路８０は、クロック周波数検出回路８２及び待ち時間調節回路８６を含む。クロック周波数検出回路８２は、クロック式集積回路の入力クロック信号ＣＬＫを受信して、クロック検出出力信号ＦＡＳＴＣＬＫを発生させる。クロック周波数検出回路８２は、入力クロック信号ＣＬＫのクロック周波数を検出して、この入力クロック信号ＣＬＫが、予め決められた周波数閾値よりも上であるか又は下であるかを決定する。本明細書では、周波数閾値よりも上のクロック周波数は、高周波数クロックと呼ばれ、その一方、周波数閾値よりも下のクロック周波数は、低周波数クロックと呼ばれる。例えば、１つの用途では、高周波数クロックは、５００ＭＨｚよりも高いと見なされる。従って、一実施形態では、周波数閾値は、５００ＭＨｚである。５００ＭＨｚ又はそれよりも高い入力クロック周波数は、高クロック周波数と見なされ、５００ＭＨｚよりも低い入力クロック周波数は、低クロック周波数と見なされる。入力クロック周波数が、周波数閾値に等しいか又はそれよりも高い場合に、クロック周波数検出回路８２は、高クロック周波数を示すＦＡＳＴＣＬＫ出力信号をアサートする。それ以外の場合に、ＦＡＳＴＣＬＫ出力信号は、低クロック周波数を示すようにアサート停止される。
待ち時間調節回路８６は、クロック周波数検出回路８２からＦＡＳＴＣＬＫ信号を受信し、同じくクロック式集積回路で受信した指令信号を受信し、同じく入力クロック信号ＣＬＫを受信する。待ち時間調節回路８６は、指令信号に基づいて、かつＦＡＳＴＣＬＫ信号に応答して、内部制御信号Ｌ−指令を発生させる。作動中、待ち時間調節回路８６は、所与の量のタイミング待ち時間を指令信号に追加して制御信号Ｌ−指令を発生させるように構成される。入力クロックのクロック周期又はクロックサイクルの数として与えられるタイミング待ち時間の量は、低周波数作動モード又は高周波数作動モードのいずれかにおける内部制御信号の望ましいタイミング待ち時間を表すことができる。すなわち、待ち時間調節回路８６によって導入される予め決められた量のタイミング待ち時間は、低クロック周波数においてクロック式集積回路を作動させるのに適する待ち時間値を有することができる。これに代えて、待ち時間調節回路８６によって導入される予め決められた量のタイミング待ち時間は、高クロック周波数においてクロック式集積回路を作動させるのに適する待ち時間値を有することができる。次に、待ち時間調節回路８６は、ＦＡＳＴＣＬＫ信号の状態に応じて、クロックサイクルを追加するか、又はこのクロックサイクルを予め決められたタイミング待ち時間から取り除くことによって内部制御信号Ｌ−指令を遅延又は前進させることにより、タイミング待ち時間を調節する。
一例では、待ち時間調節回路８６は、ＦＡＳＴＣＬＫ信号がアサート停止された場合に、タイミング調節を適用しない。従って、制御信号Ｌ−指令は、低周波数作動のための予め決められたタイミング待ち時間を用いて発生される。他方では、待ち時間調節回路８６は、ＦＡＳＴＣＬＫ信号がアサートされた場合に、タイミング調節を適用する。従って、制御信号Ｌ−指令は、高周波数作動のための調節されたタイミング待ち時間を用いて発生される。タイミング調節は、低周波数作動に対して１又は２以上のクロックサイクルだけ制御信号を前進させることを含むことができる。タイミング調節はまた、低周波数作動に対して１又は２以上のクロックサイクルだけ制御信号を遅延させることを含むことができる。次に、タイミング調節済み制御信号は、クロック式集積回路のメモリ要素にアクセスするのに使用される。このように構成されたタイミング調節済み制御信号は、クロック式集積回路内で転送されるデータ信号が、正確な時間に取り込まれ、衝突事象が防止されることを保証する。他の例では、待ち時間調節回路８６は、ＦＡＳＴＣＬＫ信号がアサートされた場合に、タイミング調節が適用されず、ＦＡＳＴＣＬＫ信号がアサート停止された場合に、タイミング調節が適用される場合の逆のレジームで作動するように構成することができる。
クロック式集積回路は、多くの場合に、衝突事象を伴わずに適切な回路作動を保証するように、入力クロック周波数に基づいて時間調節する必要がある複数の指令信号を受信する。例えば、メモリ要素を含むクロック式集積回路では、このクロック式集積回路は、メモリ要素からデータを読み取るための読取指令、及びメモリ要素にデータを書き込むための書込指令を受信することができる。従って、このクロック式集積回路は、各指令信号のためのクロックタイミング調節回路８０の別々のインスタンスを含むことができる。すなわち、クロックタイミング調節回路８０は、各指令信号に対して繰り返すことができる。代替実施形態では、クロックタイミング調節回路は、共有されたクロック周波数検出回路を使用して複数の指令信号のように構成することができる。図３（ｂ）は、本発明の代替実施形態におけるクロックタイミング調節回路のブロック図である。図３（ｂ）を参照すると、クロックタイミング調節回路９０は、集積回路で受信される２つの指令信号、すなわち、指令１及び指令２のための内部制御信号を発生させるように構成される。クロックタイミング調節回路９０は、低クロック周波数又は高クロック周波数を示すＦＡＳＴＣＬＫ信号を発生させる単一クロック周波数検出回路８２を用いて構成される。このクロックタイミング調節回路９０は、待ち時間調節回路８６−１及び８６−２から構成される２つのインスタンスを用いて構成される。待ち時間調節回路の各インスタンスは、ＦＡＳＴＣＬＫ信号、入力クロック信号ＣＬＫ、及びそれぞれの指令信号を受信する。待ち時間調節回路８６−１は、タイミング調節済み制御信号Ｌ−指令１を発生させ、待ち時間調節回路８６−２は、タイミング調節済み制御信号Ｌ−指令２を発生させる。
複数の指令信号の場合の図３（ｂ）のクロックタイミング調節回路９０の構成は、同じ周波数閾値が両方の指令信号に適用することができる場合に、単純な回路という利点を提供する。この場合に、複数の指令信号に対する待ち時間タイミングを調節するためのＦＡＳＴＣＬＫ信号を発生させる単一クロック周波数検出回路８２が必要とされる。同じか又は異なる量のタイミング待ち時間を各待ち時間調節回路８６に提供することができ、各待ち時間調節回路８６は、指令信号の関数としてクロックサイクルを追加又は削除するように構成することができる。
他の例では、クロック式集積回路は、複数の指令信号のための図３（ａ）のクロックタイミング調節回路８０の複数のインスタンスを用いて構成することができる。このようにして、異なる周波数閾値を異なる指令信号に適用することができる。例えば、読取指令信号は、５００ＭＨｚの周波数閾値を使用して処理することができ、その一方、書込指令信号は、６００ＭＨｚの周波数閾値を使用して処理することができる。この場合に、クロックタイミング調節回路８０の別々のインスタンスが、読取指令信号及び書込指令信号に使用され、クロックタイミング調節回路８０の各インスタンス内のクロック周波数検出回路８２は、望ましい周波数閾値に対して構成される。
本発明のクロックタイミング調節回路は、クロック式集積回路に使用される従来の衝突防止方法と比較して多くの利点を達成する。第１に、本発明のクロックタイミング調節回路は、有利なことに、広範囲の入力クロック周波数にわたって作動するように設計されたクロック式又は同期集積回路に適用することができる。クロックタイミング調節回路は、入力クロック周波数に基づいて内部制御信号を調節して衝突事象を防止し、入力クロック周波数範囲全体を通して有効作動を保証するように作動する。第２に、クロック式集積回路において本発明のクロックタイミング調節回路を使用することは、追加の深いＦＩＦＯ／出力バッファ回路ブロックを使用して読取データを処理する必要性を不要にする。同じくクロック式集積回路において本発明のクロックタイミング調節回路を使用することは、メモリアレイにおいて追加の深いＦＩＦＯ／入力レジスタを使用して書込データを処理する必要性を不要にする。出力バッファ又は入力レジスタとして追加の深いＦＩＦＯを使用することは、これが、追加のシリコン区域を必要とし、集積回路のサイズを大きくし、それによって集積回路の費用が増加するという点において望ましくない。本発明のクロックタイミング調節回路は、電力消費量を低減しながら費用を抑制し、速度性能を高めるように、クロック式集積回路に組み込むことができる。
図４は、本発明の実施形態においてクロックタイミング調節回路が組み込まれた同期メモリデバイスの読取経路及び書込経路を示すブロック図である。図４を参照すると、同期メモリデバイス１００は、読取指令のための読取経路におけるクロックタイミング調節回路の第１のインスタンス８０ａ、及び書込指令のための書込経路におけるクロックタイミング調節回路の第２のインスタンス８０ｂを含む。本発明の実施形態では、クロックタイミング調節回路の別々のインスタンスが、読取指令信号及び書込指令信号に使用される。このようにして、同じか又は異なる周波数閾値をクロックタイミング調節回路の各インスタンスに使用することができる。他の実施形態では、読取信号経路及び書込信号経路が同じクロック周波数検出回路を共有することができる場合に、図３（ｂ）のクロックタイミング調節回路９０を使用することができる。
図４を参照すると、クロックタイミング調節回路８０ａは、読取経路において、同期メモリデバイス１００に供給される入力クロック又はシステムクロックである入力クロック信号ＣＬＫを受信する。同じくクロックタイミング調節回路８０ａは、読取作動が要求される場合に、同期メモリデバイス１００に供給される読取指令を受信する。入力クロック信号ＣＬＫは、ＦＡＳＴＣＬＫ信号を発生させるクロック周波数検出回路１１０ａに供給される。次に、ＦＡＳＴＣＬＫ信号及び読取指令は、待ち時間調節回路１２０ａに供給されて、タイミング調節済み制御信号Ｌ−読取が発生される。次に、タイミング調節済み制御信号Ｌ−読取は、読取作動においてメモリアレイ１３０にアクセスするのに使用される。メモリデバイス１００は、データが読み出されるメモリアレイ１３０内のメモリ位置を選択するためのアドレス信号ＡＤＤＲを受信していることを仮定する。タイミング調節済み制御信号Ｌ−読取の制御下で、メモリアレイ１３０は、選択されたメモリセルからの読取データを提供し、この読取データが、読取ＦＩＦＯを含む先入れ先出しＦＩＦＯ／出力バッファ回路１４０に提供される。このＦＩＦＯ／出力バッファ回路１４０は、同期メモリデバイス１００の出力信号として読み出しデータＤＯＵＴを提供する。ＦＩＦＯ／出力バッファ回路１４０内の読取ＦＩＦＯは、入力クロック信号ＣＬＫであるか又はこの入力クロック信号ＣＬＫから派生するクロック信号ＣＬＫ２Rによって制御される。
本発明の実施形態では、クロックタイミング調節回路８０ａは、高クロック周波数を有する入力クロック信号ＣＬＫに応答して、タイミング調節済み制御信号Ｌ−読取を１又は２以上のクロックサイクルだけ前進させることに適用される。一部の実施形態では、クロック周波数検出回路１１０ａは、入力クロック信号ＣＬＫが、予め決められた周波数閾値よりも上のクロック周波数を有し、ＦＡＳＴＣＬＫ信号をアサートする場合に、高クロック周波数を有するものとして入力クロック信号ＣＬＫを決定する。入力クロック周波数が、高クロック周波数であると決定された場合に、待ち時間調節回路１２０ａは、制御信号Ｌ−読取が、１又は２以上のクロックサイクルだけ前進するように、１又は２以上のクロックサイクルを取り除くことにより、制御信号Ｌ−読取のタイミング待ち時間を調節する。このようにして、読取データが、通常はメモリデバイスに結合されてこのメモリデバイス上に格納されたデータにアクセスするシステムによって予め決められる望ましい読取待ち時間でクロック信号ＣＬＫ２Rによって読取ＦＩＦＯにラッチされる程度に早くＦＩＦＯ／出力バッファ１４０に到達することができるように、メモリアレイ１３０は、高周波数作動において１又は２以上のクロックサイクル前に読取データを提供するように制御される。
他方では、入力クロックが、周波数閾値よりも下のクロック周波数である低クロック周波数を有する場合に、クロック周波数検出回路１１０ａは、ＦＡＳＴＣＬＫ信号をアサートせず、待ち時間調節回路１２０ａは、タイミング待ち時間を調節することなく制御信号Ｌ−読取を発生させる。このようにして、読取データは、望ましい時間にＦＩＦＯ／出力バッファ１４０に到着し、読取ＦＩＦＯにラッチされ、望ましい読取待ち時間にクロック信号ＣＬＫ２Rによって出力データパッドに送信される。
書込経路では、クロックタイミング調節回路８０ｂは、書込作動が要求される場合に、入力クロック信号ＣＬＫを受信し、同じく同期メモリデバイス１００に供給される書込指令を受信する。この入力クロック信号ＣＬＫは、クロック周波数検出回路１１０ｂに供給されて、このクロック周波数検出回路１１０ｂが、クロックタイミング調節回路８０ａを参照して上述した方法と類似の方法でＦＡＳＴＣＬＫ信号を発生させる。次に、ＦＡＳＴＣＬＫ信号及び書込指令が、待ち時間調節回路１２０ｂに供給されて、タイミング調節済み制御信号Ｌ−書込が発生される。このタイミング調節済み制御信号Ｌ−書込は、次に、書込作動においてメモリアレイ１３０を制御するのに使用される。例えば、タイミング調節済み制御信号Ｌ−書込は、バンク書込データバッファ１３５を制御するのに使用される。特に、メモリアレイ１３０は、通常、複数のメモリセルバンクに分割され、各メモリセルバンクは、このメモリバンクに対する書込データを格納するバンク書込データバッファにそれを関連付けている場合がある。本発明の例証では、制御信号Ｌ−書込は、選択されたメモリセルに書き込まれる書込データをメモリアレイ１３０に提供するようにバンク書込データバッファ１３５を制御するように結合される。メモリデバイス１００は、データが書き込まれるメモリアレイ１３０内のメモリ位置を選択するためのアドレス信号ＡＤＤＲを受信していることを仮定する。同じくメモリデバイス１００は、このアドレス信号によって指定されたメモリ位置に書き込まれる入力データＤＩＮを受信していることを仮定する。書込作動中、同期メモリデバイス１００は、アドレス信号ＡＤＤＲによって指定されたメモリ位置に書き込まれるデータの入力データＤＩＮを受信する。入力データＤＩＮは、書込ＦＩＦＯを含む入力バッファ／ＦＩＦＯ回路１４５に格納される。入力バッファ／ＦＩＦＯ回路１４５内の書込ＦＩＦＯは、入力クロック信号ＣＬＫであるか又はこの入力クロック信号ＣＬＫから派生することができるクロック信号ＣＬＫ２Wによって制御される。書込ＦＩＦＯに格納された入力データは、クロック信号ＣＬＫ２Wに応答して、このＦＩＦＯからラッチされてバンク書込データバッファ１３５に提供される。タイミング調節済み制御信号Ｌ−書込の制御下で、バンク書込データバッファ１３５に格納された書込データは、選択されたメモリセルに書き込まれる。
本発明の実施形態では、クロックタイミング調節回路８０ｂは、高クロック周波数を有する入力クロック信号ＣＬＫに応答して、タイミング調節済み制御信号Ｌ−書込を１又は２以上のクロックサイクルだけ遅延させることに適用される。一部の実施形態では、クロック周波数検出回路１１０ｂは、入力クロック信号ＣＬＫが、予め決められた周波数閾値よりも上のクロック周波数を有し、ＦＡＳＴＣＬＫ信号をアサートする場合に、高クロック周波数を有するものとして入力クロック信号ＣＬＫを決定する。入力クロック周波数が、高クロック周波数であると決定された場合に、待ち時間調節回路１２０ｂは、制御信号Ｌ−書込が、１又は２以上のクロックサイクルだけ遅延するように、１又は２以上のクロックサイクルを追加することにより、制御信号Ｌ−書込のタイミングを調節する。このようにして、制御信号Ｌ−書込は、高クロック周波数作動中に遅延され、書込データは、制御信号Ｌ−書込がアサートされる前にバンク書込データバッファ１３５に到着するような時間を有するようになる。
他方では、入力クロックが、予め決められた周波数閾値よりも下のクロック周波数である低クロック周波数を有する場合に、クロック周波数検出回路１１０ｂは、ＦＡＳＴＣＬＫ信号をアサートせず、待ち時間調節回路１２０ｂは、タイミング待ち時間を調節することなく制御信号Ｌ−書込を発生させる。低クロック周波数での書込データは、制御信号Ｌ−書込と適合する時間にバンク書込データバッファ１３５に到着し、正確な書込データがメモリアレイ１３０に書き込まれるようになる。
図５は、本発明の実施形態におけるクロックタイミング調節回路のクロック周波数検出回路を示すブロック図である。図５を参照すると、クロック周波数検出回路１１０は、入力クロック信号ＣＬＫを受信するように構成された低域フィルタ１２１、及び出力信号ＦＡＳＴＣＬＫを発生させるように構成された１又は２以上のクロック式フリップフロップ回路１２２を含む。これらのクロックフリップフロップ回路１２２は、入力クロック信号ＣＬＫによって制御される。クロック周波数検出回路１１０はまた、出力信号ＦＡＳＴＣＬＫのためのバッファ又はドライバとしての１又は２以上のインバータ１２３を含むことができる。クロック周波数検出回路の他の実施形態では、これらのインバータ１２３は、省略することができる。
本発明の実施形態では、クロック周波数検出回路１１０は、低域フィルタ１２１を使用して、クロック速度又はクロック周波数を検出する。低域フィルタ１２１は、高速クロック周波数信号を遮断又は除去しながら、低速クロック周波数信号が通過することを可能にするように構成される。次に、低域フィルタリングされたクロック信号は、クロック式フリップフロップ段１２２によって取り込まれるか又はラッチされる。クロック式フリップフロップ回路１２２は、検出された高クロック周波数に応答して論理的高値を有するか又は検出された低クロック周波数に応答して論理的低値を有する出力信号ＦＡＳＴＣＬＫを発生させる。
一部の実施形態では、低域フィルタ１２１は、周波数検出閾値として予め決められた周波数値を有するように構成される。低域フィルタ１２１は、高クロック周波数又は高クロック速度を有する予め決められた周波数値よりも上のクロック信号の検出を可能にする。低域フィルタ１２１は、低クロック周波数又は低クロック速度を有する予め決められた周波数値よりも下のクロック信号の検出を可能にする。一部の実施形態では、低域フィルタ１２１は、ＲＣ低域フィルタ回路として実施することができる。
図６は、本発明の実施形態においてクロックタイミング調節回路のクロック周波数検出回路に組み込むことができるＲＣ低域フィルタ回路を示す回路図である。図６を参照すると、低域フィルタ１２１は、入力端子ＩＮと出力端子ＯＵＴの間に接続した抵抗器Ｒ、及び出力端子ＯＵＴから接地に接続したコンデンサＣを含むＲＣ回路として実施される。一部の実施形態では、抵抗器Ｒは、抵抗要素として実施できるだけではなく、ゲートがＮＭＯＳ閾値電圧よりも高く結合されたＮＭＯＳトランジスタのような有効な抵抗を与える他の利用可能なデバイスを使用して達成することができる。同様に、コンデンサＣは、ＭＩＭ（金属絶縁体金属）コンデンサ又はＭＯＳ（金属酸化物シリコン）コンデンサのようなコンデンサ要素以外のデバイスを用いて達成することができる。入力クロック信号ＣＬＫが、入力端子ＩＮに供給され、抵抗器ＲとコンデンサＣの間の共通ノードが、低域フィルタリングされた出力信号を供給する。このように構成された低域フィルタ１２１のための周波数閾値は、ＲＣ回路の抵抗器及びコンデンサの抵抗及びキャパシタンスによって決定される。ＲＣ回路の抵抗又はキャパシタンスは、クロック周波数検出回路１１０における周波数検出のための望ましい周波数閾値を設定するように調節することができる。特に、ＲＣ低域フィルタ１２１の周波数閾値は、出力信号ＦＡＳＴＣＬＫ（論理的高）がアサートされる周波数を定める。
本発明の実施形態では、周波数閾値よりも高いクロック周波数を有する入力クロック信号は、低域フィルタ１２１によって除去される。次に、クロック式フリップフロップ回路１２２が、論理的高信号をラッチして、高クロック周波数を示して論理的高値を有する出力信号ＦＡＳＴＣＬＫが発生される。他方では、周波数閾値よりも低いクロック周波数を有する入力クロック信号は、低域フィルタ１２１を通過する。クロック式フリップフロップ回路１２２が、論理的低信号をラッチして、低クロック周波数を示して論理的低値を有する出力信号ＦＡＳＴＣＬＫが発生される。
図７は、本発明の実施形態においてクロックタイミング調節回路に組み込むことができるクロック式フリップフロップ回路を示す回路図である。本発明の実施形態では、クロックフリップフロップ回路１２２は、クロック周波数検出回路１１０及び待ち時間調節回路１２０に組み込むことができる。図７を参照すると、クロック式フリップフロップ回路１２２は、ラッされる入力データを受信する入力端子ＩＮ、及びクロック信号を受信するクロック入力端子を有する。クロック式フリップフロップ回路１２２は、トランジスタＭ０からＭ３で形成された入力段と、インバータＩ０からＩ４と、トランジスタＭ４からＭ７で形成された出力段とを含む。
作動中、クロック式フリップフロップ回路１２２は、入力クロックが論理的低である場合に、入力端子ＩＮ上に入力データをバックツーバックインバータの第１の対Ｉ１及びＩ２で渡す。次に、論理的高への入力クロック移行時に、インバータＩ１及びＩ２にラッチされて格納されたデータは、バックツーバックインバータの第２の対Ｉ３及びＩ４に渡されて、出力データＯＵＴとして提供される。入力段及び出力段が、インバータラッチを駆動することができるように、典型的には、インバータＩ２及びＩ４は、トランジスタＭ０からＭ７の駆動強度と比較して駆動強度が低いことが理解される。図７に示されているクロック式フリップフロップ回路１２２は、単に例示的であり、当業者は、クロックフリップフロップ回路の他の回路実装形態を使用することができることを理解するであろう。クロック式フリップフロップ回路の正確な構成は、本発明を実施することに対して重要ではない。
図８は、本発明の実施形態におけるクロックタイミング調節回路の待ち時間調節回路を示す回路図である。図８を参照すると、待ち時間調節回路１２０は、メモリデバイスに対する読取指令又は書込指令のような指令信号を受信して、一連のクロック段又は遅延段を通してこの指令信号を直列にシフトする。本発明の実施形態では、クロック段は、入力クロック信号ＣＬＫのようなクロック信号によってクロック制御されたクロック式フリップフロップ回路１２２として実施される。チェーン内のクロック式段の数は、指令信号に使用される望ましいタイミング待ち時間を定める。高クロック周波数作動又は低クロック周波数作動のための望ましいタイミング待ち時間を選択することができる。指令信号は、クロック式段１２２を通してシフトされ、Ｌ−読取又はＬ−書込のようなタイミング調節済み制御信号Ｌ−指令が発生される。本発明の実施形態では、クロック段１２２は、図７のクロック式フリップフロップ回路を使用して達成される。他の実施形態では、他のクロック式遅延回路をクロック段を実施するのに使用することができる。
一例では、クロック式段の数は、低クロック周波数作動中に必要とされるタイミング待ち時間を定める。別の例では、クロック式段の数は、高クロック周波数作動中に必要とされるタイミング待ち時間を定める。例えば、クロック式集積回路に結合された外部システムは、読取指令の送出からクロック式集積回路の出力における外部システムによる読取データの読取までの読取待ち時間を指定することができる。次に、待ち時間調節回路１２０は、低クロック周波数作動における読取待ち時間要件を満たすように選択された一連のクロック段を用いて構成することができる。
別の例では、クロック式集積回路に結合された外部システムは、書込指令の送出からクロック式集積回路の入力パッドにおける書込データの提供までの書込待ち時間を指定することができる。次に、待ち時間調節回路１２０は、低クロック周波数作動における書込待ち時間要件を満たすように選択された一連のクロック段を用いて構成することができる。
本発明の実施形態では、使用されるクロック段の数は、クロック式集積回路の低周波数作動に必要な待ち時間に対応する。待ち時間調節回路１２０はまた、クロック周波数検出回路１１０からＦＡＳＴＣＬＫ信号を受信する。このＦＡＳＴＣＬＫ信号は、有効化飛び越しＥＮＳＫＩＰ信号として段飛び越し回路１２４に供給される。この段飛び越し回路１２４は、一連のクロック段１２２に挿入される。本発明の実施形態では、段飛び越し回路１２４は、１つのクロック段を飛び越すことを可能にするように挿入される。他の実施形態では、待ち時間調節回路１２０は、以下でより詳細に説明するように、２又は３以上のクロック段を飛び越すことを可能にするように構成することができる。図８の待ち時間調節回路１２０の回路構成は、単に例示的であり、限定するように意図しているものではない。
作動中、ＦＡＳＴＣＬＫ信号が、アサートされるか又は論理的高レベルにある時に、段飛び越し回路１２４が有効化され、１つのクロック式フリップフロップ回路１２２がバイパスされる。このようにして、一連のクロック式フリップフロップ回路１２２を通してシフトした指令信号は、１つのクロックサイクル遅延をバイパスしたものである。従って、指令信号は、１つのクロックサイクルだけ前進する。タイミング調節済み制御信号Ｌ−指令は、低周波数作動の場合よりも１クロックサイクル前にアサートされる。メモリ読取作動の例では、高周波数作動の場合に１クロックサイクル前にタイミング調節済み制御信号Ｌ−読取を提供することは、読取ＦＩＦＯにラッチされる正確な時間に読取データを提供することをもたらす。読取ＦＩＦＯは、バッファに入れられて同期メモリ回路外部から駆動されるのに適する順番で読取データを格納する。高クロック周波数では、内部制御信号Ｌ−読取は、メモリアレイにアクセスする時間内に到着することができない。しかし、クロック周波数検出回路１１０が高クロック周波数を検出した場合に、本発明の待ち時間調節回路１２０は、メモリアレイからの読取データがより早期にアクセスされ、次に、この読取データが望ましいラッチ時間に読取ＦＩＦＯに到着することができるように、Ｌ−読取制御信号を前進させる。
他方では、ＦＡＳＴＣＬＫ信号が、アサート停止されるか又は論理的低レベルにある時に、段飛び越し回路１２４は、有効化されず、クロック式フリップフロップ回路１２２は、バイパスされない。このようにして、制御信号Ｌ−読取は、前進するのではなく、より正確には、一連のクロック式フリップフロップ回路１２２における全ての遅延を通過する。制御信号Ｌ−読取は、低周波数作動において規定の時間にアサートされる。
上述のように、待ち時間調節回路１２０の他の実施形態では、段飛び越し回路１２４は、１又は２以上のクロック段１２２をバイパスして、望ましいタイミング調節を提供するように構成することができる。一例では、段飛び越し回路１２４は、２つのクロック式フリップフロップ回路１２２の後に段飛び越し回路１２４を設定することにより、２つのクロック段１２２をバイパスするように構成することができる。
別の実施形態では、クロック周波数検出回路１１０は、ＦＡＳＴＣＬＫ＜ｎ：０＞のようなマルチビットＦＡＳＴＣＬＫ信号を発生させることができる。例えば、クロック周波数検出回路１１０は、クロック周波数検出回路の複数のインスタンスとして実施することができ、各インスタンスの低域フィルタは、異なる周波数検出閾値に対して構成される。一例では、低速、中速、高速、及び超高速周波数閾値のセットを使用することができる。各クロック周波数検出回路インスタンスは、それぞれのＦＡＳＴＣＬＫ信号を発生させ、これらのインスタンスの全てが、一緒にＦＡＳＴＣＬＫ＜ｎ：０＞信号を形成する。ここで、ＦＡＳＴＣＬＫ＜ｎ：０＞の各ビットは、飛び越される異なる数のクロック段に関連付けられる。例えば、段飛び越し回路１２４の複数のインスタンスは、各インスタンスがそれぞれのＦＡＳＴＣＬＫ信号によって駆動される状態で使用することができる。
上述の実施形態では、待ち時間調節回路１２０は、１又は２以上のクロック段を飛び越すように実施されるものとして説明されている。すなわち、段飛び越し回路１２４は、低周波数作動において待ち時間調節回路１２０内の一連の全クロック段が使用されるように、通常、無効になっている。ＦＡＳＴＣＬＫ信号がアサートされる時に、段飛び越し回路１２４が有効化され、１又は２以上のクロック段を飛び越すか又は待ち時間調節回路内の一連のクロック段から取り除かれる。本発明の実施形態では、ＦＡＳＴＣＬＫ信号は、段飛び越し回路１２４の有効化飛び越しＥＮＳＫＩＰ入力信号に供給される。
本発明の他の実施形態では、待ち時間調節回路１２０は、タイミング調節指令信号Ｌ−指令が低周波数作動から遅延するように、１又は２以上のクロック段を追加するように構成することができる。従って、待ち時間調節回路１２０は、通常、段飛び越し回路１２４によってバイパスされる追加のクロック段を用いて構成される。すなわち、代替実施形態では、待ち時間調節回路１２０が、低周波数作動中に残りのクロック段で作動するように、通常、段飛び越し回路１２４が有効化されて、追加のクロック段がバイパス又は飛び越される。しかし、ＦＡＳＴＣＬＫ信号がアサートされる場合に、追加のクロック段が一連のクロック段に挿入されるように、段飛び越し回路１２４は無効になる。このようにして、タイミング調節済み制御信号Ｌ−指令は、追加のクロック段を通過することになり、それによって制御信号Ｌ−指令は、追加のクロックサイクルだけ遅延する。一実施形態では、待ち時間調節回路１２０は、ＦＡＳＴＣＬＫ信号の逆のものを使用して段飛び越し回路１２４の有効化飛び越しＥＮＳＫＩＰ入力信号を制御することにより、１又は２以上のクロック段を追加するように構成することができる。
他の実施形態では、使用されるクロック段の数は、クロック式集積回路の高周波数作動に必要な待ち時間に対応することができ、段飛び越し回路１２４は、クロック段低クロック周波数作動を省略又は挿入するように構成することができる。
図９は、本発明の実施形態における待ち時間アレイアクセス始動回路の段飛び越し回路を示す回路図である。図９を参照すると、段飛び越し回路は、有効化飛び越し入力信号ＥＮＳＫＩＰと、バイパスされるクロック段の入力に接続したＩＮ_ＳＫＩＰ信号と、バイパスされるクロック段の出力に接続したＩＮ_ＮＯＲＭＡＬ信号とを受信する。この有効化飛び越し入力信号ＥＮＳＫＩＰは、信号ＩＮ_ＳＫＩＰ又は信号ＩＮ_ＮＯＲＭＡＬを段飛び越し回路１２４の出力端子に向けるように構成される。
信号ＦＡＳＴＣＬＫが、有効化飛び越し入力信号ＥＮＳＫＩＰとして提供される事象において、信号ＦＡＳＴＣＬＫがアサートされて、１つのクロック段が取り除かれる時に、段飛び越し回路１２４は、ＩＮ_ＳＫＩＰ信号を選択し、信号ＦＡＳＴＣＬＫがアサート停止されて、通常作動中に一連の全クロック段が使用される時に、段飛び越し回路１２４は、ＩＮ_ＮＯＲＭＡＬ信号を選択する。
信号ＦＡＳＴＣＬＫの逆のものが、有効化飛び越し入力信号ＥＮＳＫＩＰとして提供される事象において、信号ＦＡＳＴＣＬＫがアサートされて、追加のクロック段が一連のクロック段に追加される時に、段飛び越し回路１２４は、ＩＮ_ＮＯＲＭＡＬ信号を選択し、通常作動中に一連の全クロック段のみが使用されるように、信号ＦＡＳＴＣＬＫがアサート停止されて、追加のクロック段が取り除かれる時に、段飛び越し回路１２４は、ＩＮ_ＳＫＩＰ信号を選択する。
図８に説明した実施形態では、待ち時間調節回路は、一連のクロック段のうちの最初のクロック段を飛び越すように構成される。他の実施形態では、待ち時間調節回路は、一連のクロック段内のあらゆるクロック段を飛び越すように構成することができる。これに代えて、待ち時間調節回路は、一連のクロック段に沿ったあらゆる位置にクロック段を追加するように構成することができる。
上述の図８及び９は、タイミング待ち時間が、一連のクロック段又は遅延段を使用して指令信号に導入され、このタイミング待ち時間が、１又は２以上のクロック段を追加するか又はこれらを取り除くことによって調節される場合の待ち時間調節回路の一例示的実施形態を示している。待ち時間調節回路において調節可能なタイミング待ち時間を導入するのに一連のクロック段又は遅延チェーンを使用することは、単に例示的であり、限定するように意図しているものではない。他の実施形態では、待ち時間調節回路は、クロックサイクルの数を数えるためのカウンタ回路、及びＦＡＳＴＣＬＫ信号に応答して望ましい数のクロックサイクルを選択するための選択信号を発生させる選択回路を使用することができる。次に、指令信号が、選択された数のクロックサイクルだけシフトされる。
図１０は、本発明の実施形態における同期メモリデバイスの読取作動を示すタイミング図である。図１０のタイミング図は、読取作動が低入力クロック周波数で実行される事例を示している。読取作動中、同期メモリデバイスは、クロックサイクル０において読取指令信号を受信し、有効読取データは、読取待ち時間又はＲＬクロックサイクルと呼ばれる所与の数のクロックサイクル後に予期される。本発明の例では、クロックタイミング調節回路は、制御信号Ｌ−読取が、ＲＬ−４クロックサイクルにアサートされるように、一連のクロック段を通して読取指令をシフトする。
同期メモリデバイスの制御信号は、入力クロックに基づいて発生されるが、メモリアレイが、アナログ回路として作動して、入力クロックのクロックサイクルに基づかないＲＣ遅延又は伝播遅延を有する出力信号を発生させることに注意することは示唆的である。更に、ＲＣ遅延又は伝播遅延は、クロック周波数の関数ではない。すなわち、クロック周波数が高くなる時に、ＲＣ遅延又は伝播遅延は、同じ状態のままである場合があり、従って、高周波数クロックサイクルのより大きい部分又はより多数の高周波数クロックサイクルになり、衝突事象が引き起こされる可能性がある。
図１０に図示の例では、制御信号Ｌ−読取をアサートすることに伴って、メモリアレイがアクセスされて、選択されたメモリ位置にあるデータが読み出される。制御信号Ｌ−読取のアサートからメモリアレイからの読取データの発生まで遅延は、必ずしもクロックサイクルによって支配されないアナログ伝播遅延である。次に、ある一定の伝播遅延後に、読取データが読取ＦＩＦＯに搬送される。次に、クロック信号ＣＬＫ２Rの制御下で、読取データが、出力データＤＯＵＴとしてＦＩＦＯから出力データパッドに読み出される。この場合に、入力クロックが低クロック周波数で作動する状態では、読取データは、ＲＬクロックサイクルに利用可能であり、有効データが読み出される。
図１１は、一部の例におけるタイミング待ち時間調節なしの高クロック周波数での同期メモリデバイスの読取作動を示すタイミング図である。メモリ読取作動は、図１０を参照して上述したように進行する。しかし、読取指令信号は、待ち時間クロックチェーンを通って伝播するので、クロック信号ＲＬ−４の立ち上がりクロックエッジから制御信号Ｌ−読取の立ち上がりエッジまでの図１１において「遅延」と示されている内在遅延が存在する。この内在遅延は、クロック周波数が低い場合に無視することができる程度のものである。しかし、クロック周波数が高い場合に、この内在遅延は、クロック周期の大部分になる。従って、制御信号Ｌ−読取を遅延してアサートすることに伴って、メモリアレイからの読み出しデータが同じく遅延し、この読み出しデータは、読取待ち時間クロックサイクルＲＬにラッチされて読み出される時間内に読取ＦＩＦＯに到着しないようになる。本発明の例証では、有効読み出しデータは、ＲＬクロックサイクル後の１つのクロックサイクルまでに到着しないことになる。しかし、受信システムは、クロックサイクルＲＬでメモリデバイスからデータを読み出すことを予期するので、無効データが出力データとして読み出される。
図１２は、本発明の実施形態においてタイミング待ち時間調節が適用される高クロック周波数での同期メモリデバイスの読取作動を示すタイミング図である。図１２に示されているメモリ読取作動中に、クロックタイミング調節回路は、高入力クロック周波数を検出して、読取指令に対して１又は２以上のクロックサイクルを飛び越すように待ち時間調節回路を構成する。図１２に示すように、タイミング調節済み制御信号Ｌ−読取は、この制御信号Ｌ−読取が、ＲＬ_４クロックサイクルの前にＲＬ−５クロックサイクルによってアサートされるように、クロックサイクルを飛び越すこと（例えば、＋３クロックサイクル）によって発生される。Ｌ−読取信号エッジのアサート遅延を伴う場合でさえも、読み出しデータは、依然としてメモリアレイから取り出され、読取ＦＩＦＯに提供され、次に、予期されるクロックサイクルＲＬにおいて出力データＤＯＵＴとして読み出すのに利用可能にすることができる。従って、制御信号Ｌ−読取のタイミング待ち時間を調節することにより、有効データは、高入力クロック周波数に対しても読み出すことができる。
図１３は、本発明の実施形態における同期メモリデバイスの書込作動を示すタイミング図である。図１３のタイミング図は、書込作動が低入力クロック周波数で実行される事例を示している。書込作動中に、同期メモリデバイスは、クロックサイクル０において書込指令信号を受信し、有効書込データは、書込待ち時間又はＷＬクロックサイクルと呼ばれる所与の数のクロックサイクル後に提供される。書込データは、入力バッファに取り込まれ、次に、メモリアレイに転送されて、選択されたメモリセルに書き込まれる。しかし、書込データが取り込まれた時間と書込データがメモリアレイに伝播した時間との間のアナログ伝播遅延が存在する。この伝播遅延は、クロックサイクルに基づいておらず、クロック周波数の関数ではない。本発明の例では、クロックタイミング調節回路は、制御信号Ｌ−書込がクロックサイクルｔ１にアサートされるように、一連のクロック段を通して書込指令をシフトする。低入力クロック周波数では、制御信号Ｌ−書込は、書込データと同じ時間に到着し、有効書込データが、メモリアレイに取り込まれる。
図１４は、一部の例におけるタイミング待ち時間調節なしの高クロック周波数での同期メモリデバイスの書込作動を示すタイミング図である。メモリ読取作動は、図１３を参照して上述したように進行する。しかし、書込データの伝播遅延に起因して、制御信号Ｌ−書込がクロックサイクルｔ１にアサートされる時に、有効書込データは、まだメモリアレイに到着していない。従って、有効書込データは、制御信号Ｌ−書込によって取り込まれない。従って、望ましい書込データではなく、無効データがメモリアレイに書き込まれる。
図１５は、本発明の実施形態においてタイミング待ち時間調節が適用された高クロック周波数での同期メモリデバイスの書込作動を示すタイミング図である。図１５に示されているメモリ読取作動中に、クロックタイミング調節回路は、高入力クロック周波数を検出して、書込指令に対して１又は２以上のクロックサイクルを追加するように待ち時間調節回路を構成する。従って、制御信号Ｌ−書込は、１クロックサイクルだけ遅延し、クロックサイクルｔ２までアサートされない。このようにして、書込データがメモリアレイに到達することを可能にするための追加時間が提供される。クロックサイクルｔ２において、制御信号Ｌ−書込は、有効書込データがメモリアレイに到着した時にアサートされ、有効書込作動が実行される。
上述の実施形態では、クロックタイミング調節回路は、同期メモリデバイスにおける高周波数読取作動のためにクロック段を取り除くか又はこのクロック段を飛び越すように構成され、同じく同期メモリデバイスにおける高周波数書込作動のためにクロック段を追加するように構成される。上述の同期メモリデバイスにおけるクロックタイミング調節回路の作動は、単に例示的であり、限定するように意図しているものではない。他の実施形態では、クロックタイミング調節回路は、同期メモリデバイスにおける低又は高周波数読取作動のためにクロック段を取り除くか又はこのクロック段を追加するように構成することができる。更に、他の実施形態では、クロックタイミング調節回路は、同期メモリデバイスにおける低又は高周波数書込作動のためにクロック段を取り除くか又はこのクロック段を追加するように構成することができる。
上述の実施形態は、理解を明確にするためにいくらか詳細に説明したが、本発明は、与えた詳細に限定されるものではない。本発明を実施する多くの代替方法が存在する。開示の実施形態は、例示的であり、限定的ではない。
１０ 同期メモリデバイス
１４ メモリセル
１８ 横列復号器
２０ 縦列復号器
８０ クロックタイミング調節回路

Claims (34)

  1. クロック周波数を有する入力クロック信号とクロック式集積回路内のメモリ要素にアクセスするための指令信号とを受信するためのクロック式集積回路であって、
    前記入力クロック信号を受信し、かつ前記クロック周波数が周波数閾値よりも下であることに応答して第１の論理状態を有し、該クロック周波数が前記周波数閾値であるか又はそれよりも上であることに応答して第２の論理状態を有するクロック検出出力信号を発生させるクロック周波数検出回路と、
    前記入力クロック信号、前記指令信号、及び前記クロック検出出力信号を受信し、前記指令信号は、前記メモリ要素からデータを読み取るための読取指令信号又は前記メモリ要素にデータを書き込むための書込指令信号を含み、該入力クロック信号の１又は２以上のクロック周期を含む第１のタイミング待ち時間だけ遅延した該指令信号であるタイミング調節済み制御信号を発生させ、該クロック検出出力信号に応答して該入力クロック信号の１又は２以上のクロック周期を追加又は取り除くことによって該第１のタイミング待ち時間を調節する待ち時間調節回路と、
    を含むことを特徴とするクロック式集積回路。
  2. 前記第１の論理状態を有する前記クロック検出出力信号に応答して、前記待ち時間調節回路は、前記第１のタイミング待ち時間だけ遅延した前記指令信号である前記タイミング調節済み制御信号を発生させ、前記第２の論理状態を有する該クロック検出出力信号に応答して、該待ち時間調節回路は、該第１のタイミング待ち時間から調節される第２のタイミング待ち時間だけ遅延した該指令信号である該タイミング調節済み制御信号を発生させることを特徴とする請求項１に記載のクロック式集積回路。
  3. 前記第２の論理状態を有する前記クロック検出出力信号に応答して、前記待ち時間調節回路は、前記第１のタイミング待ち時間に１又は２以上のクロック周期を追加することを特徴とする請求項２に記載のクロック式集積回路。
  4. 前記第２の論理状態を有する前記クロック検出出力信号に応答して、前記待ち時間調節回路は、前記第１のタイミング待ち時間から１又は２以上のクロック周期を取り除くことを特徴とする請求項２に記載のクロック式集積回路。
  5. 前記第２の論理状態を有する前記クロック検出出力信号に応答して、前記待ち時間調節回路は、前記第１のタイミング待ち時間だけ遅延した前記指令信号である前記タイミング調節済み制御信号を発生させ、前記第１の論理状態を有する該クロック検出出力信号に応答して、該待ち時間調節回路は、該第１のタイミング待ち時間から調節される第２のタイミング待ち時間だけ遅延した該指令信号である該タイミング調節済み制御信号を発生させることを特徴とする請求項１に記載のクロック式集積回路。
  6. 前記第１の論理状態を有する前記クロック検出出力信号に応答して、前記待ち時間調節回路は、前記第１のタイミング待ち時間に１又は２以上のクロック周期を追加することを特徴とする請求項５に記載のクロック式集積回路。
  7. 前記第１の論理状態を有する前記クロック検出出力信号に応答して、前記待ち時間調節回路は、前記第１のタイミング待ち時間から１又は２以上のクロック周期を取り除くことを特徴とする請求項５に記載のクロック式集積回路。
  8. 前記待ち時間調節回路は、直列に接続されて前記入力クロック信号によってクロック制御される複数のクロック段を含み、該複数のクロック段は、前記第１のタイミング待ち時間を決定し、前記指令信号は、該複数のクロック段を通してシフトされて前記第１のタイミング待ち時間を有する前記タイミング調節済み制御信号を発生することを特徴とする請求項１に記載のクロック式集積回路。
  9. 前記待ち時間調節回路は、前記クロック検出出力信号に応答して前記複数のクロック段内のクロック段の数を調節するように構成された段飛び越し回路を更に含み、該段飛び越し回路は、該複数のクロック段から１又は２以上のクロック段を取り除くことを特徴とする請求項８に記載のクロック式集積回路。
  10. 前記待ち時間調節回路は、前記クロック検出出力信号に応答して前記複数のクロック段内のクロック段の数を調節するように構成された段飛び越し回路を更に含み、該段飛び越し回路は、該複数のクロック段に１又は２以上のクロック段を追加することを特徴とする請求項８に記載のクロック式集積回路。
  11. 前記複数のクロック段は、直列に接続された複数のクロックフリップフロップ段を含むことを特徴とする請求項８に記載のクロック式集積回路。
  12. 前記待ち時間調節回路は、前記入力クロック信号によってクロック制御されてカウンタ値を発生させるカウンタ回路と、前記クロック検出出力信号に応答して選択信号を発生させるように構成された選択回路とを含み、該選択信号は、該カウンタ回路からカウンタ値を選択し、該カウンタ値は、前記タイミング調節済み制御信号の前記タイミング待ち時間を調節するように選択されることを特徴とする請求項１に記載のクロック式集積回路。
  13. 前記クロック周波数検出回路は、前記入力クロック信号を受信して前記周波数閾値で低域フィルタリングされた低域フィルタリング済み出力信号を発生させるように構成された低域フィルタ回路と、該入力クロック信号によってクロック制御された複数のクロック段とを含み、該低域フィルタリング済み出力信号は、該複数のクロック段を通してシフトされて前記クロック検出出力信号を発生することを特徴とする請求項１に記載のクロック式集積回路。
  14. クロック式集積回路が、クロック式メモリ回路を含み、前記指令信号は、該クロック式メモリ回路からデータを読み取る読取指令信号を含み、前記第２の論理状態を有する前記クロック検出出力信号に応答して、前記待ち時間調節回路は、前記第２のタイミング待ち時間だけ遅延した該読取指令信号であるタイミング調節済み読取制御信号を発生させ、該タイミング調節済み読取制御信号は、前記第１のタイミング待ち時間と比較して前記１又は２以上のクロック周期だけ前進されていることを特徴とする請求項２に記載のクロック式集積回路。
  15. クロック式集積回路が、クロック式メモリ回路を含み、前記指令信号は、該クロック式メモリ回路に入力データを書き込む書込指令信号を含み、前記第２の論理状態を有する前記クロック検出出力信号に応答して、前記待ち時間調節回路は、前記第２のタイミング待ち時間だけ遅延した該書込指令信号であるタイミング調節済み書込制御信号を発生させ、該タイミング調節済み書込制御信号は、前記第１のタイミング待ち時間と比較して前記１又は２以上のクロック周期だけ遅延されていることを特徴とする請求項２に記載のクロック式集積回路。
  16. クロック式集積回路が、マイクロプロセッサ回路を含み、前記指令信号は、該マイクロプロセッサ回路のマクロブロック内のメモリ要素からデータを読み取る読取指令信号を含み、前記第２の論理状態を有する前記クロック検出出力信号に応答して、前記待ち時間調節回路は、前記第２のタイミング待ち時間だけ遅延した該読取指令信号であるタイミング調節済み読取制御信号を発生させ、該タイミング調節済み読取制御信号は、前記第１のタイミング待ち時間と比較して前記１又は２以上のクロック周期だけ前進されていることを特徴とする請求項２に記載のクロック式集積回路。
  17. クロック式集積回路が、マイクロプロセッサ回路を含み、前記指令信号は、該マイクロプロセッサ回路のマクロブロック内のメモリ要素にデータを書き込む書込指令信号を含み、前記第２の論理状態を有する前記クロック検出出力信号に応答して、前記待ち時間調節回路は、マイクロプロセッサ第２タイミング待ち時間だけ遅延した該書込指令信号であるタイミング調節済み書込制御信号を発生させ、該タイミング調節済み書込制御信号は、前記第１のタイミング待ち時間と比較して前記１又は２以上のクロック周期だけ遅延されていることを特徴とする請求項２に記載のクロック式集積回路。
  18. 前記クロック周波数検出回路は、複数のクロック周波数検出回路インスタンスを含み、各クロック周波数検出回路インスタンスが、それぞれの周波数閾値に関連付けられ、前記クロック周波数は、該それぞれの周波数閾値に対して検出されるように各クロック周波数検出回路インスタンスに結合され、該クロック周波数検出回路は、該クロック周波数の周波数範囲を示すマルチビットクロック検出出力信号を発生させ、
    前記待ち時間調節回路は、前記マルチビットクロック検出出力信号に応答して前記第１のタイミング待ち時間を調節する、
    ことを特徴とする請求項１に記載のクロック式集積回路。
  19. クロック式集積回路内でクロック周波数を有する入力クロック信号と該クロック式集積回路内のメモリ要素にアクセスするための指令信号とを受信する方法であって、
    前記メモリ要素からデータを読み出すための読取 指令信号又は前記メモリ要素にデータを書き込むための書込指令信号である前記指令信号を受信することを含む前記クロック式集積回路内の前記メモリ要素にアクセスするための前記指令信号を受信する段階と、
    周波数閾値よりも上又は下であるクロック周波数を有する前記入力クロック信号を検出する段階と、
    前記クロック周波数が前記周波数閾値よりも下であることに応答して第１の論理状態を有するクロック検出出力信号を発生させる段階と、
    前記クロック周波数が前記周波数閾値よりも上であることに応答して第２の論理状態を有する前記クロック検出出力信号を発生させる段階と、
    前記入力クロック信号の１又は２以上のクロック周期である第１のタイミング待ち時間だけ前記指令信号を調節してタイミング調節済み制御信号を発生させる段階と、
    前記クロック検出出力信号に応答して前記入力クロック信号の１又は２以上のクロック周期を追加又は取り除くことによって前記第１のタイミング待ち時間を調節する段階と、
    前記読取指令信号である前記指令信号に応答して、前記メモリ要素から読取データを取得するように前記メモリ要素にアクセスするために前記タイミング調節済み制御信号を前記メモリ要素に適用する段階であって、前記メモリ要素は、前記タイミング調節済み制御信号の制御下で前記読取データを提供する、前記タイミング調節済み制御信号を前記メモリ要素に適用する段階と、
    前記書込指令信号である前記指令信号に応答して、前記メモリ要素に書込データを提供するように前記メモリ要素にアクセスするために前記タイミング調節済み制御信号を前記メモリ要素に適用する段階であって、前記メモリ要素は、前記タイミング調節済み制御信号の制御下で前記書込データを獲得する、前記タイミング調節済み制御信号を前記メモリ要素に適用する段階と
    を含むことを特徴とする方法。
  20. 前記第１の論理状態を有する前記クロック検出出力信号に応答して前記第１のタイミング待ち時間だけ前記指令信号を調節して、該第１のタイミング待ち時間だけ遅延した該指令信号である前記タイミング調節済み制御信号を発生させる段階と、
    前記第２の論理状態を有する前記クロック検出出力信号に応答して前記第１のタイミング待ち時間を第２のタイミング待ち時間に調節する段階と、
    前記第２の論理状態を有する前記クロック検出出力信号に応答して前記第２のタイミング待ち時間だけ前記指令信号を調節して前記タイミング調節済み制御信号を発生させる段階と、
    を更に含むことを特徴とする請求項１９に記載の方法。
  21. 前記第２の論理状態を有する前記クロック検出出力信号に応答して前記第１のタイミング待ち時間を第２のタイミング待ち時間に調節する段階は、
    前記第１のタイミング待ち時間に１又は２以上のクロック周期を追加して前記第２のタイミング待ち時間を発生させる段階、
    を含む、
    ことを特徴とする請求項２０に記載の方法。
  22. 前記第２の論理状態を有する前記クロック検出出力信号に応答して前記第１のタイミング待ち時間を第２のタイミング待ち時間に調節する段階は、
    前記第１のタイミング待ち時間から１又は２以上のクロック周期を取り除いて前記第２のタイミング待ち時間を発生させる段階、
    を含む、
    ことを特徴とする請求項２０に記載の方法。
  23. 前記第２の論理状態を有する前記クロック検出出力信号に応答して前記第１のタイミング待ち時間だけ前記指令信号を調節して、該第１のタイミング待ち時間だけ遅延した該指令信号である前記タイミング調節済み制御信号を発生させる段階と、
    前記第１の論理状態を有する前記クロック検出出力信号に応答して前記第１のタイミング待ち時間を第２のタイミング待ち時間に調節する段階と、
    前記第１の論理状態を有する前記クロック検出出力信号に応答して前記第２のタイミング待ち時間だけ前記指令信号を調節して前記タイミング調節済み制御信号を発生させる段階と、
    を更に含むことを特徴とする請求項１９に記載の方法。
  24. 前記第１の論理状態を有する前記クロック検出出力信号に応答して前記第１のタイミング待ち時間を第２のタイミング待ち時間に調節する段階は、
    前記第１のタイミング待ち時間に１又は２以上のクロック周期を追加して前記第２のタイミング待ち時間を発生させる段階、
    を含む、
    ことを特徴とする請求項２３に記載の方法。
  25. 前記第１の論理状態を有する前記クロック検出出力信号に応答して前記第１のタイミング待ち時間を第２のタイミング待ち時間に調節する段階は、
    前記第１のタイミング待ち時間から１又は２以上のクロック周期を取り除いて前記第２のタイミング待ち時間を発生させる段階、
    を含む、
    ことを特徴とする請求項２３に記載の方法。
  26. 第１のタイミング待ち時間だけ前記指令信号を調節して前記タイミング調節済み制御信号を発生させる段階は、該第１のタイミング待ち時間を決定する複数のクロック段を通して該指令信号を遅延させて該タイミング調節済み制御信号を発生させる段階を含み、
    前記クロック検出出力信号に応答して前記第１のタイミング待ち時間を調節する段階は、前記複数のクロック段内のクロック段の数を調節する段階を含む、
    ことを特徴とする請求項２３に記載の方法。
  27. 前記複数のクロック段内のクロック段の数を調節する段階は、該複数のクロック段から１又は２以上のクロック段を取り除く段階を含むことを特徴とする請求項２６に記載の方法。
  28. 前記複数のクロック段内のクロック段の数を調節する段階は、該複数のクロック段に１又は２以上のクロック段を追加する段階を含むことを特徴とする請求項２６に記載の方法。
  29. 周波数閾値よりも上又は下であるクロック周波数を有する前記入力クロック信号を検出する段階は、
    前記周波数閾値で前記入力クロック信号を低域フィルタリングする段階、
    を含む、
    ことを特徴とする請求項１９に記載の方法。
  30. 周波数閾値よりも上又は下であるクロック周波数を有する前記入力クロック信号を検出する段階は、複数の周波数閾値に対して該入力クロック信号を検出する段階を含み、
    前記クロック検出出力信号を発生させる段階は、前記クロック周波数の周波数範囲を示すマルチビットクロック検出出力信号を発生させる段階を含み、
    前記クロック検出出力信号に応答して前記第１のタイミング待ち時間を調節する段階は、前記マルチビットクロック検出出力信号に応答して該第１のタイミング待ち時間を調節する段階を含む、
    ことを特徴とする請求項１９に記載の方法。
  31. 前記クロック式集積回路は、クロック式メモリ回路を含み、前記指令信号は、該クロック式メモリ回路においてメモリアレイである前記メモリ要素からデータを読み取る読取指令信号であり、
    方法が、
    前記第２の論理状態を有する前記クロック検出出力信号に応答して、前記第１のタイミング待ち時間を前記第２のタイミング待ち時間に該第１のタイミング待ち時間と比較して１又は２以上のクロック周期だけ該第２のタイミング待ち時間を前進させることによって調節する段階と、
    前記第２の論理状態を有する前記クロック検出出力信号に応答して前記第２のタイミング待ち時間だけ前記指令信号を調節して前記タイミング調節済み制御信号を発生させる段階と、
    を含む、
    ことを特徴とする請求項２０に記載の方法。
  32. 前記クロック式集積回路は、クロック式メモリ回路を含み、前記指令信号は、該クロック式メモリ回路においてメモリアレイである前記メモリ要素にデータを書き込む書込指令信号であり、
    方法が、
    前記第２の論理状態を有する前記クロック検出出力信号に応答して、前記第１のタイミング待ち時間を前記第２のタイミング待ち時間に該第１のタイミング待ち時間と比較して１又は２以上のクロック周期だけ該第２のタイミング待ち時間を遅延させることによって調節する段階と、
    前記第２の論理状態を有する前記クロック検出出力信号に応答して前記第２のタイミング待ち時間だけ前記指令信号を調節して前記タイミング調節済み制御信号を発生させる段階と、
    を含む、
    ことを特徴とする請求項２０に記載の方法。
  33. 前記クロック式集積回路は、マイクロプロセッサ回路を含み、前記指令信号は、該マイクロプロセッサ回路のマクロブロック内のメモリ要素である前記メモリ要素からデータを読み取る読取指令信号であり、
    方法が、
    前記第２の論理状態を有する前記クロック検出出力信号に応答して、前記第１のタイミング待ち時間を前記第２のタイミング待ち時間に該第１のタイミング待ち時間と比較して１又は２以上のクロック周期だけ該第２のタイミング待ち時間を前進させることによって調節する段階と、
    前記第２の論理状態を有する前記クロック検出出力信号に応答して前記第２のタイミング待ち時間だけ前記指令信号を調節して前記タイミング調節済み制御信号を発生させる段階と、
    を含む、
    ことを特徴とする請求項２０に記載の方法。
  34. 前記クロック式集積回路は、マイクロプロセッサ回路を含み、前記指令信号は、該マイクロプロセッサ回路のマクロブロック内のメモリ要素である前記メモリ要素にデータを書き込む書込指令信号であり、
    方法が、
    前記第２の論理状態を有する前記クロック検出出力信号に応答して、前記第１のタイミング待ち時間を前記第２のタイミング待ち時間に該第１のタイミング待ち時間と比較して１又は２以上のクロック周期だけ該第２のタイミング待ち時間を遅延させることによって調節する段階と、
    前記第２の論理状態を有する前記クロック検出出力信号に応答して前記第２のタイミング待ち時間だけ前記指令信号を調節して前記タイミング調節済み制御信号を発生させる段階と、
    を含む、
    ことを特徴とする請求項２０に記載の方法。
JP2017187367A 2016-10-28 2017-09-28 同期半導体集積回路内のクロック式指令タイミング調節 Active JP6596051B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US15/337,990 2016-10-28
US15/337,979 2016-10-28
US15/337,990 US10068626B2 (en) 2016-10-28 2016-10-28 Clocked commands timing adjustments in synchronous semiconductor integrated circuits
US15/337,979 US10236042B2 (en) 2016-10-28 2016-10-28 Clocked commands timing adjustments method in synchronous semiconductor integrated circuits

Publications (2)

Publication Number Publication Date
JP2018082427A JP2018082427A (ja) 2018-05-24
JP6596051B2 true JP6596051B2 (ja) 2019-10-23

Family

ID=62079527

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017187367A Active JP6596051B2 (ja) 2016-10-28 2017-09-28 同期半導体集積回路内のクロック式指令タイミング調節

Country Status (3)

Country Link
JP (1) JP6596051B2 (ja)
CN (1) CN108022610B (ja)
TW (1) TWI685203B (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10607681B2 (en) * 2018-06-28 2020-03-31 Micron Technology, Inc. Apparatuses and methods for switching refresh state in a memory circuit
CN109194313B (zh) * 2018-08-16 2022-08-26 潍坊歌尔微电子有限公司 存储单元访问控制系统、方法和设备
US10418081B1 (en) * 2018-10-10 2019-09-17 Micron Technology, Inc. Apparatuses and methods for providing voltages to conductive lines between which clock signal lines are disposed
CN109801663A (zh) * 2019-01-11 2019-05-24 广州华欣电子科技有限公司 移位寄存器电路、电路板、红外触摸框及红外触摸设备
US11145352B2 (en) * 2019-12-06 2021-10-12 Micron Technology, Inc. Memory with adjustable TSV delay
US11361815B1 (en) 2020-12-24 2022-06-14 Winbond Electronics Corp. Method and memory device including plurality of memory banks and having shared delay circuit
CN112767977B (zh) * 2020-12-31 2023-09-26 深圳市紫光同创电子有限公司 读写窗口校准电路及方法、存储器、fpga芯片

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5784332A (en) * 1996-12-12 1998-07-21 Micron Technology Corporation Clock frequency detector for a synchronous memory device
JP3848038B2 (ja) * 2000-01-12 2006-11-22 株式会社日立製作所 半導体集積回路
KR100438778B1 (ko) * 2001-11-07 2004-07-05 삼성전자주식회사 웨이브 파이프라인 구조를 갖는 동기식 반도체 메모리장치및 웨이브 파이프라인 제어방법
DE10208715B4 (de) * 2002-02-28 2004-05-06 Infineon Technologies Ag Latenz-Zeitschalter für ein S-DRAM
JP2003331577A (ja) * 2002-05-09 2003-11-21 Fujitsu Ltd 半導体記憶装置
JP2004005821A (ja) * 2002-05-31 2004-01-08 Toshiba Corp 同期型半導体記憶装置
KR100500929B1 (ko) * 2002-11-27 2005-07-14 주식회사 하이닉스반도체 지연 고정 루프 회로
KR100576827B1 (ko) * 2004-02-20 2006-05-10 삼성전자주식회사 주파수 측정회로 및 이를 이용한 반도체 메모리 장치
KR100639617B1 (ko) * 2004-12-20 2006-10-31 주식회사 하이닉스반도체 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법
US7433262B2 (en) * 2006-08-22 2008-10-07 Atmel Corporation Circuits to delay a signal from DDR-SDRAM memory device including an automatic phase error correction
KR100866958B1 (ko) * 2007-02-08 2008-11-05 삼성전자주식회사 고속 ｄｒａｍ의 정확한 독출 레이턴시를 제어하는 방법 및장치
KR100920830B1 (ko) * 2007-04-11 2009-10-08 주식회사 하이닉스반도체 라이트 제어 신호 생성 회로 및 이를 이용하는 반도체메모리 장치 및 그의 동작 방법
KR101893185B1 (ko) * 2012-02-20 2018-08-29 에스케이하이닉스 주식회사 반도체 장치의 데이터 출력 타이밍 제어 회로
US8913448B2 (en) * 2012-10-25 2014-12-16 Micron Technology, Inc. Apparatuses and methods for capturing data in a memory
US9570135B2 (en) * 2014-02-06 2017-02-14 Micron Technology, Inc. Apparatuses and methods to delay memory commands and clock signals

Also Published As

Publication number Publication date
JP2018082427A (ja) 2018-05-24
CN108022610B (zh) 2021-10-29
CN108022610A (zh) 2018-05-11
TWI685203B (zh) 2020-02-11
TW201817165A (zh) 2018-05-01

Similar Documents

Publication Publication Date Title
JP6596051B2 (ja) 同期半導体集積回路内のクロック式指令タイミング調節
US10068626B2 (en) Clocked commands timing adjustments in synchronous semiconductor integrated circuits
US10832747B2 (en) Clocked commands timing adjustments method in synchronous semiconductor integrated circuits
JP4190662B2 (ja) 半導体装置及びタイミング制御回路
US7027336B2 (en) Semiconductor memory device for controlling output timing of data depending on frequency variation
US6061296A (en) Multiple data clock activation with programmable delay for use in multiple CAS latency memory devices
US7554878B2 (en) Synchronous memory device
US5568445A (en) Synchronous semiconductor memory device with a write latency control function
US6178133B1 (en) Method and system for accessing rows in multiple memory banks within an integrated circuit
JP4817348B2 (ja) 半導体メモリ装置で用いられる遅延固定ループ
US9524759B2 (en) Apparatuses and methods for capturing data using a divided clock
US9373371B2 (en) Dynamic burst length output control in a memory
US6275446B1 (en) Clock generation circuits and methods
US20070230266A1 (en) Methods of DDR receiver read re-synchronization
US9460803B1 (en) Data path with clock-data tracking
EP2808801A1 (en) Multiple data rate memory with read timing information
US20140331074A1 (en) Time division multiplexed multiport memory implemented using single-port memory elements
CN113470708B (zh) 写入中间同步码滤波
US7408394B2 (en) Measure control delay and method having latching circuit integral with delay circuit
US7907471B2 (en) Memory control circuit and semiconductor integrated circuit incorporating the same
CN110047533B (zh) 用于处理且读取数据的波形管线、系统、存储器及方法
JP2005523536A (ja) シングルポートメモリ装置へのアクセスを実行する方法、メモリアクセス装置、集積回路装置、および集積回路装置を使用する方法
US6643217B2 (en) Semiconductor memory device permitting early detection of defective test data
US8929173B1 (en) Data strobe control device
Plessas et al. Advanced calibration techniques for high-speed source–synchronous interfaces

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180202

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190128

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20190425

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190628

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190909

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190927

R150 Certificate of patent or registration of utility model

Ref document number: 6596051

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250