CN108022610B - 同步半导体集成电路中的时控式命令时序调整 - Google Patents

Abstract

本申请案针对在同步半导体集成电路中进行的时控命令时序调整。时钟时序调整电路被并入于时控式集成电路中，以检测输入时钟频率且调整用于存取所述时控式集成电路中的存储器元件的内部控制信号的时序等待时间。所述时钟时序调整电路将可调整时序等待时间引入到从所述命令信号衍生出的内部控制信号。所述时钟时序调整电路操作以响应于所述时钟频率检测而调整所述控制信号的所述时序等待时间以致使基于时钟的操作被提前或延迟达一或多个时钟循环。在一个实施例中，所述时钟时序调整电路包含时钟频率检测电路及等待时间调整电路。所述时钟时序调整电路可在高时钟频率及低时钟频率两者下操作以确保在不引入不必要延迟的情况下避免非期望的数据冲突事件。

Description

同步半导体集成电路中的时控式命令时序调整

技术领域

本申请案针对一种时控式集成电路。

背景技术

同步或时控式半导体集成电路具有由时钟信号驱动的电路。通常，输入时钟被提供到同步半导体集成电路，且集成电路的内部电路由所述输入时钟或所述输入时钟的衍生物驱动。

在时控式集成电路中，操作期间的一个主要的关注问题是对各种内部时序信号的排序及捕获。内部时序信号产生自同步事件及不同步事件两者，同步事件是基于时钟的且从输入时钟的上升边缘或下降边缘开始计时，而不同步事件则是基于门延迟及/或由于集成电路的互连导线的电阻及电容所致的导线互连延迟(被称为RC延迟)。第一群组的内部时序信号–产生自同步事件且时序轴(stem)主要依据时钟选通的信号–具有最小的或不具有温度、晶片制造过程或电压对其时序的相依性。然而，第一群组的内部时序信号将直接取决于时钟频率。第二群组的内部时序信号–产生自不同步事件且其时序轴主要来自门延迟及RC延迟的信号–将具有其在不同温度的可允许范围内移位或变化的时序、制造过程及电压操作条件。

在某些情况中，内部时序信号可进入到冲突域中。当数据信号的到达与打算陷获并存储所述数据信号的捕获信号不相匹配时，会发生时序冲突。在一个实例中，时控式集成电路中的输出缓冲器实施为先进先出(FIFO)寄存器，其由输入时钟或输入时钟的衍生物进行时控式。当来自后续存储器读取操作(主要不同步事件)的数据在锁存于输出缓冲器中的数据由接收系统读出之前覆写所锁存的数据时，可能发生冲突域事件。在另一实例中，例如在高速操作期间，RC延迟可导致来自读取操作的数据晚于所请求的时间到达输出缓冲器，且因此时控式集成电路发送出无效数据。

发明内容

本申请案的一个方面针对一种时控式集成电路，所述时控式集成电路接收具有时钟频率的输入时钟信号及用于存取所述时控式集成电路中的存储器元件的命令信号。在一个实施例中，所述时控式集成电路包括：时钟频率检测电路，其接收所述输入时钟信号且产生时钟检测输出信号，所述时钟检测输出信号响应于所述时钟频率低于频率阈值而具有第一逻辑状态且响应于所述时钟频率处于或高于频率阈值而具有第二逻辑状态；及等待时间调整电路，其接收所述输入时钟信号、所述命令信号及所述时钟检测输出信号，所述等待时间调整电路产生经时序调整控制信号，所述经时序调整控制信号是被延迟达第一时序等待时间的所述命令信号，所述第一时序等待时间包括所述输入时钟信号的一或多个时钟周期，其中所述等待时间调整电路响应于所述时钟检测输出信号而调整所述第一时序等待时间。

本申请案的另一方面针对一种在时控式集成电路中进行的方法，所述时控式集成电路接收具有时钟频率的输入时钟信号及用于存取所述时控式集成电路中的存储器元件的命令信号。在一个实施例中，所述方法包括：检测所述输入时钟信号具有的时钟频率是高于频率阈值还是低于频率阈值；响应于所述时钟频率低于所述频率阈值而产生具有第一逻辑状态的时钟检测输出信号；响应于所述时钟频率高于所述频率阈值而产生具有第二逻辑状态的所述时钟检测输出信号；将所述命令信号延迟达第一时序等待时间以产生经时序调整控制信号，所述第一时序等待时间是所述输入时钟信号的一或多个时钟周期；及响应于所述时钟检测输出信号而调整所述第一时序等待时间。

附图说明

以下详细描述及附图中揭示本发明的各种实施例。

图1是在本发明的示范性实施例中可并入有时钟时序调整电路的同步存储器装置的框图。

图2是在本发明的示范性实施例中可并入有时钟时序调整电路的微处理器装置的框图。

图3(a)是本发明的一些实施例中的时钟时序调整电路的框图。

图3(b)是本发明的替代实施例中的时钟时序调整电路的框图。

图4是图解说明并入本发明的实施例中的时钟时序调整电路的同步存储器装置的读取路径及写入路径的框图。

图5是图解说明本发明的实施例中的时钟时序调整电路的时钟频率检测电路的框图。

图6是图解说明可被并入于本发明的实施例中的时钟时序调整电路的时钟频率检测电路中的RC低通滤波器电路的电路图。

图7是图解说明可被并入于本发明的实施例中的时钟时序调整电路中的时控式触发器电路的电路图。

图8是图解说明本发明的实施例中的时钟时序调整电路的等待时间调整电路的电路图。

图9是图解说明本发明的实施例中的等待时间阵列存取启动电路的级跳过电路的电路图。

图10是图解说明本发明的实施例中的同步存储器装置的读取操作的时序图。

图11是图解说明在一些实例中同步存储器装置在高时钟频率下且在无时序等待时间调整的情况下的读取操作的时序图。

图12是图解说明在本发明的实施例中同步存储器装置在高时钟频率下且在应用时序等待时间调整的情况下的读取操作的时序图。

图13是图解说明在本发明的实施例中同步存储器装置的写入操作的时序图。

图14是图解说明在某一实例中同步存储器装置在高时钟频率下且在无时序等待时间调整的情况下的写入操作的时序图。

图15是图解说明在本发明的实施例中同步存储器装置在高时钟频率下且在应用时序等待时间调整的情况下的写入操作的时序图。

具体实施方式

可以众多方式实施本发明，包含以过程、设备、系统及/或物质组成。在本说明书中，这些实施方案或本发明可采用的任何其它形式可被称为技术。通常，可在本发明的范围内更改所揭示过程的步骤的次序。

下文提供本发明的一或多个实施例的详细描述及图解说明本发明的原则的附图。结合此类实施例来描述本发明，但本发明并不限于任何实施例。本发明的范围仅受去哪里要求书限制且本发明囊括众多替代方案、修改及等效形式。在以下描述中，陈述众多特定细节以便提供对本发明的透彻理解。这些细节是仅出于实例目的而提供且可在无这些特定细节中的一些或全部的情况下根据权利要求书来实践本发明。出于清晰之目的，未详细描述与本发明相关的技术领域中已知的技术材料以免不必要地使本发明模糊。

根据本发明的实施例，时钟时序调整电路被并入于时控式集成电路中，以检测去往时控式集成电路的输入时钟的操作频率或操作频率范围且调整内部控制信号的时序等待时间，以便存取时控式集成电路中的存储器元件。时控式集成电路接收命令信号以存取时控式集成电路中的存储器元件。命令信号用于产生内部控制信号，所产生的内部控制信号被路由到时控式集成电路的存储器元件以存取存储器元件。时钟时序调整电路将可调整时序等待时间引入到从命令信号衍生的内部控制信号。在本发明的实施例中，时钟时序调整电路响应于频率检测而操作以在操作期间移位或调整内部控制信号的时序等待时间，以致使基于时钟的操作提前或延迟达一或多个时钟循环。本发明的时钟时序调整电路使时控式集成电路能够在宽频率范围内操作，同时确保在不引入不必要延迟的情况下避免非期望数据冲突事件。

可在不使用模式寄存器设定命令或其它非常规操作程序的情况下实施时钟时序调整电路。相反，时钟时序调整电路可在正常电路操作或“高速运转(on the fly)”期间实时地操作来调整内部时序信号以避免数据冲突。本发明的时钟时序调整电路可有利地应用于存储器电路中，例如动态随机存取存储器(DRAM)、NAND快闪存储器、静态随机存取存储器(SRAM)或其它类型的易失性存储器或非易失性存储器。本发明的时钟时序调整电路还可有利地应用于逻辑电路中，例如微处理器集成电路。通常，本发明的时钟时序调整电路可应用于含有存储器元件的任何时控式集成电路或同步集成电路，例如芯片上存储器。时钟时序调整电路可有利地用于调整内部存储器存取控制信号的时序，以避免可能在存储器存取操作(例如存储器元件的读取操作及写入操作)期间发生的冲突事件。

更具体来说，在本发明的实施例中，时钟时序调整电路检测去往时控式集成电路的输入时钟是慢速运行(在低频率下)还是快速运行(在高频率下)。时钟时序调整电路基于由时控式集成电路接收的命令信号且利用预定可调整时序等待时间量而产生内部控制信号。时钟时序调整电路基于输入时钟的所检测频率且根据命令信号而调整内部控制信号的时序等待时间。在一个实例中，响应于检测到输入时钟处于低频率，时钟时序调整电路产生使用预定时序等待时间的内部控制信号。然而，响应于检测到输入时钟处于高频率，时钟时序调整电路产生提前或延迟达相对于预定时序等待时间的一或多个时钟循环的内部控制信号。在另一实例中，响应于检测到输入时钟处于高频率，时钟时序调整电路产生使用预定时序等待时间的内部控制信号。同时，响应于检测到输入时钟处于低频率，时钟时序调整电路产生提前或延迟达相对于预定时序等待时间的一或多个时钟循环的内部控制信号。

特定来说，时钟时序调整电路可通过基于预定时序等待时间而移除一或多个时钟循环来产生提前达一或多个时钟循环的内部控制信号。将控制信号提前达一或多个时钟循环会引入一或多个额外时钟循环以为下游数据操作提供时序裕度。在时控式存储器电路中，将控制信号提前会致使用于某些数据读取操作的读取数据提前，如下文将更详细地描述。

另一方面，时钟时序调整电路可通过基于预定时序等待时间而添加一或多个时钟循环来产生延迟达一或多个时钟循环的内部控制信号。将控制信号延迟达一或多个时钟循环会将一或多个额外时钟循环引入到时控式集成电路的内部信号路径。在时控式存储器电路中，延迟控制信号会致使延迟用于某些数据写入操作的数据，如下文将更详细地描述。

在本发明的实施例中，本发明的时钟时序调整电路可有利地应用于例如动态随机存取存储器(DRAM)、NAND快闪存储器等存储器电路中或例如微处理器等逻辑电路中。在以下描述中，在针对同步存储器电路提供特定实施方案细节的情况下描述本发明的时钟时序调整电路在存储器装置中及在微处理器装置中的应用。然而，所属领域的技术人员将了解，本发明的时钟时序调整电路可应用于任何时控式集成电路或同步集成电路以调整时钟时序，以避免由于芯片上时序信号等待时间所致的冲突。特定来说，本发明的时钟时序调整电路可应用于具有芯片上存储器元件的任何时控式集成电路或同步集成电路，以调整控制信号的时钟时序来存取所述芯片上存储器元件。芯片上存储器元件可以是芯片上存储器阵列或寄存器或寄存器库。

在本发明描述中，时控式集成电路或时钟控制式集成电路是指具有由时钟信号驱动的电路的半导体集成电路。时控式集成电路有时被称为同步集成电路。输入时钟被提供到同步半导体集成电路，且所述集成电路的内部电路由输入时钟或输入时钟的衍生物驱动。时控式集成电路的实例包含时控式同步存储器装置以及时控式微处理器装置或同步微处理器装置。时控式集成电路通常耦合到基于时钟(或基于时钟循环)的外部系统，所述外部系统同步地存取时控式集成电路。

此外，在本发明描述中，命令信号被提供到集成电路以致使集成电路执行由所述集成电路支持的功能。在本发明描述中，命令信号有别于地址信号，地址信号规定在将应用功能的集成电路中的位置。命令信号也有别于数据信号，数据信号为待应用功能提供数据值。集成电路接收命令信号以产生内部控制信号来控制集成电路的电路。在本发明的实施例中，时控式集成电路接收命令信号以存取时控式集成电路的存储器元件。此外，在一些实施例中，命令信号可包含读取命令信号及写入命令信号。

图1是在本发明的示范性实施例中可并入有时钟时序调整电路的同步存储器装置的框图。图1中展示同步存储器装置10的一般化架构以图解说明本发明的时钟时序调整电路在存储器电路中的使用。同步存储器装置10可包含图1中未展示的用以完成存储器电路的额外组件。此外，图1中所展示的存储器架构仅具说明性，且将了解本文中所描述的时钟时序调整电路及方法可用于其它存储器架构中。在一些实例中，同步存储器装置10可被构造成DRAM、SRAM、快闪存储器或其它类型的易失性或非易失性存储器。

参考图1，同步存储器装置10包含存储器单元14的二维阵列12。阵列12中的存储器单元14由字线(行)及位线(列)存取。由行解码器18及列解码器20对单元阵列12进行寻址以选择性地存取阵列12中的存储器单元14以进行读取操作及写入操作。特定来说，在控制电路16处接收地址ADDR，且由选择存储器阵列12的字线的行解码器18及选择位线的列解码器20对所接收地址进行解码。行解码器18选择性地激活字线，且列解码器选择性地激活位线以允许存取选定字线与选定位线的相交点处的存储器单元14。

同步存储器装置10也接收命令信号以控制存储器装置的操作。控制电路16接收命令信号，继而基于命令信号而产生一或多个控制信号。命令信号可包含用以从存储器阵列读取数据的读取命令信号或用以将数据写入到存储器阵列的写入命令信号。同步存储器装置10还可接收其它命令信号以支持存储器装置的操作。作为同步或时控式装置，同步存储器装置10还在控制电路处接收具有给定时钟频率的输入时钟信号CLK。控制电路基于输入时钟信号CLK而产生内部时钟信号以控制存储器电路的操作。

为了从时控式存储器电路读取数据，由感测放大器24感测来自存储器阵列12的选定存储器单元的读取数据，且I/O选通电路22将选定位线连接到存储读取数据的读取FIFO26。作为时控式存储器装置，读取FIFO 26由时钟信号CLK2_R控制，CLK2_R与输入时钟信号CLK相同或从输入时钟信号CLK衍生出。响应于时钟信号CLK2_R，将读取数据提供到输出缓冲器28以提供为去往同步存储器装置10外部的电路及系统的输出数据DOUT。

为了将数据写入到时控式存储器电路中，由同步存储器装置10接收且更具体来说由输入缓冲器30接收来自外部电路及系统的写入数据DIN。接着，将写入数据DIN传送到由时钟信号CLK2_W控制的写入FIFO 32。响应于时钟信号CLK2_W，将写入数据从输入缓冲器30锁存到写入FIFO 32中且又从写入FIFO 32读出。将写入数据从写入FIFO 32提供到写入驱动器电路。写入驱动器电路驱动写入数据通过I/O选通电路22而到选定位线上以致使数据被存储于选定存储器单元14中。

根据本发明的实施例，时钟时序调整电路80被并入于同步存储器装置10中以产生经时序调整控制信号来存取存储器阵列。特定来说，时钟时序调整电路80从控制电路16接收输入时钟信号CLK且还从控制电路16接收命令信号，例如读取命令及写入命令。时钟时序调整电路80基于所侦测输入时钟频率而产生时序调整内部控制信号，例如针对读取命令的L-Read及针对写入命令的L-Write，如下文将更详细地描述。将经时序调整控制信号L-Read及L-Write耦合到存储器阵列12以控制对存储器阵列12的读取及写入操作。

在一些实施例中，时钟时序调整电路80可形成为控制电路16的一部分。同步存储器装置10中的时钟时序调整电路80的确切配置对本发明的实践并不重要。唯一必要的是时钟时序调整电路80产生经时序调整控制信号以利用所要时序调整来操作存储器阵列。

图2是在本发明的示范性实施例中可并入有时钟时序调整电路的微处理器装置的框图。参考图2，微处理器装置或微处理器集成电路50包含各种功能块52，例如算术逻辑单元(ALU)、随机存取存储器(RAM)、移位寄存器及一级存储装置(L1高速缓冲存储器)。功能块52有时被称为宏块。这些宏块52中的许多是时控式电路，所述时控式电路需要经由集成电路的大距离的硅来回地传送数据。数据信号路径中的传播延迟可致使数据在预期时钟循环之外到达目的地宏块。因此，在一些实施例中，将本发明的时钟时序调整电路80并入到微处理器装置50中以调整用于在功能块或宏块之间传送数据的控制信号的时序。举例来说，时钟时序调整电路80接收去往微处理器装置50的输入时钟信号CLK且还接收命令信号。时钟时序调整电路80产生经时序调整控制信号L-command，L-command可用于控制宏块1及/或宏块2以促进数据微处理器装置内的宏块之间的传送。在一些实例中，命令信号用于存取宏块52中的存储器元件且命令信号可以是读取命令信号或写入命令信号。

除了微处理器集成电路之外，本发明的时钟时序调整电路可被并入于其它逻辑电路中。图2的微处理器集成电路仅具说明性并不打算具限制性。

图3(a)是本发明的一些实施例中的时钟时序调整电路的框图。参考图3(a)，时钟时序调整电路80包含时钟频率检测电路82及等待时间调整电路86。时钟频率检测电路82接收时控式集成电路的输入时钟信号CLK且产生时钟检测输出信号FASTCLK。时钟频率检测电路82检测输入时钟信号CLK的时钟频率以确定输入时钟信号CLK是高于还是低于预定频率阈值。在本发明描述中，高于频率阈值的时钟频率被称为高频率时钟，而低于频率阈值的时钟频率被称为低频率时钟。举例来说，在一个应用中，高频率时钟被视为大于500MHz。因此，在一个实施例中，频率阈值是500MHz。500MHz或高于500MHz的输入时钟频率被视为高时钟频率，且低于500MHz的输入时钟频率被视为低时钟频率。当输入时钟频率等于或大于频率阈值时，时钟频率检测电路82断言FASTCLK输出信号以指示高时钟频率。否则，将FASTCLK输出信号解除断言以指示低时钟频率。

等待时间调整电路86从时钟频率检测电路82接收FASTCLK信号且也接收时控式集成电路所接收的命令信号且还接收输入时钟信号CLK。等待时间调整电路86基于命令信号且响应于FASTCLK信号而产生内部控制信号L-Command。在操作中，等待时间调整电路86经配置以将给定时序等待时间量添加到命令信号以产生控制信号L-Command。时序等待时间量是以输入时钟信号的时钟周期或时钟循环的形式给出，且可表示在低频率操作模式或高频率操作模式中所要的内部控制信号的时序等待时间。即，由等待时间调整电路86引入的预定时序等待时间量可具有适合于在低时钟频率下操作时控式集成电路的等待时间值。或者，由等待时间调整电路86引入的预定时序等待时间量可具有适合于在高时钟频率下操作时控式集成电路的等待时间值。接着，取决于FASTCLK信号的状态，等待时间调整电路86通过添加时钟循环或从预定时序等待时间移除时钟循环来调整时序等待时间，由此将内部控制信号L-Command延迟或提前。

在一个实例中，等待时间调整电路86在FASTCLK信号被解除断言时并不施加时序调整。因此，控制信号L-Command产生有用于低频率操作的预定时序等待时间。另一方面，等待时间调整电路86在FASTCLK信号被断言时施加时序调整。因此，控制信号L-Command产生有用于高频率操作的经调整时序等待时间。时序调整可包含关于低频率操作而将控制信号提前达一或多个时钟循环。时序调整还可包含关于低频率操作而将控制信号延迟达一或多个时钟循环。接着，使用经时序调整控制信号来存取时控式集成电路的存储器元件。正因如此配置，经时序调整控制信号确保在时控式集成电路内传送的数据信号在正确时间处被捕获且避免冲突事件。在其它实例中，等待时间调整电路86可经配置而以相反的形式操作：即当FASTCLK信号被断言时不施加时序调整，且当FASTCLK信号被解除断言时施加时序调整。

时控式集成电路通常接收多个命令信号，将需要基于输入时钟频率而对所述多个命令信号进行时间调整以确保无冲突事件的适当电路操作。举例来说，在包含存储器元件的时控式集成电路中，时控式集成电路可接收用以从存储器元件读取数据的读取命令及用以将数据写入到存储器元件的写入命令。因此，时控式集成电路可包含用于每一命令信号的时钟时序调整电路80的单独实例。即，时钟时序调整电路80可被复制以用于每一命令信号。在替代实施例中，时钟时序调整电路可经配置以用于使用共享时钟频率检测电路的多个命令信号。图3(b)是本发明的替代实施例中的时钟时序调整电路的框图。参考图3(b)，时钟时序调整电路90经配置以凭借由集成电路接收的两个命令信号–Command 1及Command 2而产生内部控制信号。时钟时序调整电路90经配置有用以产生FASTCLK信号的单个时钟频率检测电路82，以指示低时钟频率或高时钟频率。时钟时序调整电路90经配置有等待时间调整电路86-1及86-2的两个实例。每一等待时间调整电路实例接收FASTCLK信号、输入时钟信号CLK及相应命令信号。等待时间调整电路86-1产生经时序调整控制信号L-Command 1，且等待时间调整电路86-2产生经时序调整控制信号L-Command 2。

在命令信号有多个的情形中，当可将相同频率阈值施加到两个命令信号时，图3(b)的时钟时序调整电路90的配置提供简化电路的优点。在此情形中，需要单个时钟频率检测电路82来产生FASTCLK信号以调整多个命令信号的等待时间时序。每一等待时间调整电路86可配备有相同或不同的时序等待时间量，且可经配置以根据命令信号而添加或移除时钟循环。

在其它实例中，时控式集成电路可针对多个命令信号而经配置有图3(a)的时钟时序调整电路80的多个实例。以此方式，可将不同频率阈值施加到不同命令信号。举例来说，可使用500MHz的频率阈值来处理读取命令信号，而可使用600MHz的频率阈值来处理写入命令信号。在此情形中，时钟时序调整电路80的单独实例用于读取命令及写入命令信号，且时钟时序调整电路80的每一实例中的时钟频率检测电路82经配置以用于所要频率阈值。

本发明的时钟时序调整电路实现许多优于时控式集成电路中所使用的常规冲突避免方法的益处。首先，本发明的时钟时序调整电路可有利地应用于经设计以在宽输入时钟频率范围内操作的时控式或同步集成电路中。时钟时序调整电路操作以基于输入时钟频率而调整内部控制信号，以避免冲突事件且确保在整个输入时钟频率范围内的有效操作。其次，将本发明的时钟时序调整电路用于时控式集成电路中可避免使用额外的大容量FIFO/输出缓冲器电路块来处置读取数据的需要。将本发明的时钟时序调整电路用于时控式集成电路中还能避免在存储器阵列中使用额外的大容量FIFO/输入寄存器来处置写入数据的需要。将额外大容量FIFO用作输出缓冲器或输入寄存器并不可取，这是因为其需要额外硅区域且会增大集成电路的大小，由此增加集成电路的成本。可将本发明的时钟时序调整电路并入到时控式集成电路中以减少成本且改进速度性能同时减少电力消耗。

图4是图解说明本发明的实施例中的时钟时序调整电路的同步存储器装置的读取路径及写入路径的框图。参考图4，同步存储器装置100包含用于读取命令的读取路径中的时钟时序调整电路的第一实例80a、用于写入命令的写入路径中的时钟时序调整电路的第二实例80b。在本发明实施例中，针对读取命令信号及写入命令信号使用时钟时序调整电路的单独实例。以此方式，可在时钟时序调整电路的每一实例中使用相同或不同的频率阈值。在其它实施例中，可使用图3(b)的时钟时序调整电路90，其中读取信号路径及写入信号路径可共享同一时钟频率检测电路。

参考图4，在读取路径中，时钟时序调整电路80a接收输入时钟信号CLK，输入时钟信号CLK是提供到同步存储器装置100的输入时钟或系统时钟。时钟时序调整电路80a还在读取操作被期望时接收提供到同步存储器装置100的读取命令。将输入时钟信号CLK提供到时钟频率检测电路110a，时钟频率检测电路110a产生FASTCLK信号。接着，将FASTCLK信号及读取命令提供到等待时间调整电路120a以产生经时序调整控制信号L-Read。接着，在读取操作中使用经时序调整控制信号L-Read来存取存储器阵列130。假设存储器装置100已接收地址信号ADDR来在存储器阵列130中选择供读出数据的存储器位置。在经时序调整控制信号L-Read的控制下，存储器阵列130提供来自选定存储器单元的读取数据且所述读取数据被提供到含有读取FIFO的先进先出FIFO/输出缓冲器电路140。FIFO/输出缓冲器电路140提供所读出数据DOUT作为同步存储器装置100的输出信号。FIFO/输出缓冲器电路140中的读取FIFO由时钟信号CLK2_R控制，时钟信号CLK2_R是输入时钟信号CLK或从输入时钟信号CLK衍生出。

在本发明的实施例中，时钟时序调整电路80a用于响应于输入时钟信号CLK具有高时钟频率而将经时序调整控制信号L-Read提前达一或多个时钟循环。在一些实施例中，当输入时钟信号CLK具有高于预定频率阈值的时钟频率时，时钟频率检测电路110a将输入时钟信号CLK确定为具有高时钟频率且断言FASTCLK信号。当输入时钟频率被确定为高时钟频率时，等待时间调整电路120a通过移除一或多个时钟循环使得控制信号L-Read提前达一或多个时钟循环来调整控制信号L-Read的时序等待时间。以此方式，控制存储器阵列130在高频率操作中提早一或多个时钟循环提供读取数据，使得读取数据可足够早地到达FIFO/输出缓冲器140以被时钟信号CLK2_R在所要读取等待时间处锁存到读取FIFO中，所述的所要读取等待时间通常由耦合到存储器装置以存取存储于存储器装置上的数据的系统规定。

另一方面，当输入时钟具有低时钟频率(即低于频率阈值的时钟频率)时，时钟频率检测电路110a不断言FASTCLK信号且等待时间调整电路120a在不调整时序等待时间的情况下产生控制信号L-Read。以此方式，读取数据将在所要时间到达FIFO/输出缓冲器140，且在所要读取等待时间处被时钟信号CLK2_R锁存到读取FIFO中并被发送出去而到达输出数据垫。

在写入路径中，时钟时序调整电路80b接收输入时钟信号CLK且当写入操作被期望时还接收提供到同步存储器装置100的写入命令。将输入时钟信号CLK提供到时钟频率检测电路110b，时钟频率检测电路110b以与上文参考时钟时序调整电路80a所描述相同的方式产生FASTCLK信号。接着，将FASTCLK信号及写入命令提供到等待时间调整电路120b以产生经时序调整控制信号L-Write。接着，在写入操作中使用经时序调整控制信号L-Write来控制存储器阵列130。举例来说，经时序调整控制信号L-Write用于控制库写入数据缓冲器135。特定来说，存储器阵列130通常被划分成多个存储器单元库且每一存储器单元库可已与用以为所述存储器库存储写入数据的库写入数据缓冲器相关联。在本发明的图解说明中，控制信号L-Write经耦合以控制库写入数据缓冲器135来将写入数据提供到存储器阵列130以便被写入到选定存储器单元。假设存储器装置100已接收用以在存储器阵列130中选择存储器位置以供写入数据的地址信号ADDR。还假设存储器装置100已接收输入数据DIN，输入数据DIN将被写入到由地址信号规定的存储器位置。在写入操作中，同步存储器装置100接收将被写入到由地址信号ADDR规定的存储器位置的数据的输入数据DIN。输入数据DIN被存储于含有写入FIFO的输入缓冲器/FIFO电路145中。输入缓冲器/FIFO电路145中的写入FIFO由时钟信号CLK2_W控制，时钟信号CLK2_W可以是输入时钟信号CLK或从输入时钟信号CLK衍生出。响应于时钟信号CLK2_W而将存储于写入FIFO中的输入数据从FIFO解锁出去并提供到库写入数据缓冲器135。在经时序调整控制信号L-Write的控制下，将存储于库写入数据缓冲器135中的写入数据写入到选定存储器单元中。

在本发明的实施例中，时钟时序调整电路80b用于响应于输入时钟信号CLK具有高时钟频率而将经时序调整控制信号L-Write延迟达一或多个时钟循环。在一些实施例中，当输入时钟信号CLK具有高于预定频率阈值的时钟频率时，时钟频率检测电路110b将输入时钟信号CLK确定为具有高时钟频率且断言FASTCLK信号。当输入时钟频率被确定为高时钟频率时，等待时间调整电路120b通过添加一或多个时钟循环使得控制信号L-Write被延迟达一或多个时钟循环来调整控制信号L-Write的时序。以此方式，控制信号L-Write在高时钟频率期间被延迟，使得写入数据在控制L-Write被断言之前有时间到达库写入数据缓冲器135。

另一方面，当输入时钟具有低时钟频率(即时钟频率低于预定频率阈值)时，时钟频率检测电路110b不断言FASTCLK信号且等待时间调整电路120b在不调整时序等待时间的情况下产生控制信号L-Write。在低时钟频率下，写入数据在与控制信号L-Write相匹配的时间到达库写入数据缓冲器135，使得正确写入数据被写入到存储器阵列130中。

图5是图解说明本发明的实施例中的时钟时序调整电路的时钟频率检测电路的框图。参考图5，时钟频率检测电路110包含：低通滤波器121，其经配置以接收输入时钟信号CLK；及一或多个时控式触发器电路122，其经配置以产生输出信号FASTCLK。时钟触发器电路122是由输入时钟信号CLK控制。时钟频率检测电路110可进一步包含作为输出信号FASTCLK的缓冲器或驱动器的一或多个反相器123。在时钟频率检测电路的其它实施例中可省略反相器123。

在本发明的实施例中，时钟频率检测电路110使用低通滤波器121来检测时钟速度或时钟频率。低通滤波器121经配置以允许低速时钟频率信号通过而阻挡或滤除高速时钟频率信号。接着，时控式触发器级122捕获或锁存经低通滤波时钟信号。时控式触发器电路122响应于所检测高时钟频率而产生具有逻辑高值的输出信号FASTCLK，或响应于所检测低时钟频率而产生具有逻辑低值的输出信号FASTCLK。

在一些实施例中，低通滤波器121经配置以具有作为频率检测阈值的预定频率值。低通滤波器121能够将高于预定频率阈值的时钟信号检测为具有高时钟频率或高时钟速度。低通滤波器121能够将低于预定频率阈值的时钟信号检测为具有低时钟频率或低时钟速度。在一些实施例中，低通滤波器电路121被实施为RC低通滤波器电路。

图6是图解说明可被并入于本发明的实施例中的时钟时序调整电路的时钟频率检测电路中的RC低通滤波器电路的电路图。参考图6，低通滤波器121被实施为RC电路，其包含连接在输入端子IN与输出端子OUT之间的电阻器R及从输出端子OUT连接到接地的电容器C。在一些实施例中，电阻器R不仅可以电阻器元件的形式来实施而且使用给出有效电阻的其它可用装置(例如NMOS晶体管，其栅极被约束成高于NMOS阈值电压)来实施。类似地，电容器C可被实施有除了电容器元件之外的装置，例如MIM(金属-绝缘体-金属)电容器或MOS(金属-氧化物-硅)电容器。输入时钟信号CLK被提供到输入端子IN，且电阻器R与电容器C之间的共同节点提供经低通滤波输出信号。正因如此配置，RC电路的电阻器及电容器的电阻及电容确定低通滤波器121的阈值频率。RC电路的电阻或电容可经调整以设定所要频率阈值以用于在时钟频率检测电路110中进行频率检测。特定来说，RC低通滤波器121的频率阈值确定输出信号FASTCLK将被断言(逻辑高)的频率。

在本发明实施例中，低通滤波器121将滤除具有高于阈值频率的时钟频率的输入时钟信号。接着，时控式触发器电路122将锁存逻辑高信号，且将产生具有逻辑高值的输出信号FASTCLK，从而指示高时钟频率。另一方面，具有低于阈值频率的时钟频率的输入时钟信号将通过低通滤波器121。时控式触发器电路122将锁存逻辑低信号且具有逻辑低值的输出信号FASTCLK将被产生，从而指示低时钟频率。

图7是图解说明可被并入于本发明的实施例中的时钟时序调整电路中的时控式触发器电路的电路图。在本发明的实施例中，时钟触发器电路122可被并入于时钟频率检测电路110及等待时间调整电路120中。参考图7，时控式触发器电路122具有：输入端子IN，其接收待锁存的输入数据；及时钟输入端子，其接收时钟信号。时控式触发器电路122包含由晶体管M0到M3形成的输入级、反相器I0到I4及由晶体管M4到M7形成的输出级。

在操作中，当输入时钟处于逻辑低时，时控式触发器电路122经由输入端子IN将输入数据传递到在第一对背对背反相器I1及I2处。接着，当输入时钟转变为逻辑高时，将锁存并存储于反相器I1及I2处的数据传递到第二对背对背反相器I3及I4且提供为输出数据OUT。应理解，通常反相器I2及I4的驱动强度与晶体管M0到M7的驱动强度相比较弱，使得输入级及输出级可驱动反相器锁存器。图7中所展示的时控式触发器电路122仅具说明性，且所属领域的技术人员将了解可使用时钟触发器电路的其它电路实施方案。时控式触发器电路的确切构造对本发明的实践来说并不重要。

图8是图解说明本发明的实施例中的时钟时序调整电路的等待时间调整电路的电路图。参考图8，等待时间调整电路120接收命令信号(例如用于存储器装置的读取命令或写入命令)，且连续地通过一系列时钟级或延迟级来将命令信号移位。在本发明实施例中，时钟级被实施为时控式触发器电路122，其由时钟信号(例如输入时钟信号CLK)时控。链路中时控式级的数目决定了用于命令信号的所要时序等待时间。可针对高时钟频率操作或针对低时钟频率操作来选择所要时序等待时间。命令信号通过时控式级122移位以产生经时序调整控制信号L-Command，例如L-Read或L-Write。在本发明实施例中，使用图7的时控式触发器电路来实施时钟级122。在其它实施例中，其它时控式延迟电路可用于实施时钟级。

在一个实例中，时控式级的数目提供在低时钟频率操作期间所需的时序等待时间。在另一实例中，时控式级的数目提供在高时钟频率操作期间所需的时序等待时间。举例来说，耦合到时控式集成电路的外部系统可规定从读取命令的发出到由所述外部系统在时控式集成电路的输出处进行的对读取数据的读取的读取等待时间。接着，等待时间调整电路120可经配置有时钟级链，所述时钟级经选择以满足在低时钟频率操作下的读取等待时间要求。

在另一实例中，耦合到时控式集成电路的外部系统可规定从写入命令的发出到在时控式集成电路的输入垫处提供写入数据的写入等待时间。接着，等待时间调整电路120可经配置有时钟级链，所述时钟级经选择以满足在低时钟频率操作下的写入等待时间。

在本发明实施例中，所使用的时控式级的数目对应于时控式集成电路的低频率操作所需的等待时间。等待时间调整电路120还从时钟频率检测电路110接收FASTCLK信号。FASTCLK信号被提供到级跳过电路124以作为启用-跳过ENSKIP信号。级跳过电路124被插入于一系列时钟级122中。在本发明实施例中，级跳过电路124经插入以能够跳过一个时钟级。在其它实施例中，等待时间调整电路120可经配置以能够跳过两个或多于两个时钟级，如下文将更详细地阐释。图8的等待时间调整电路120的电路构造仅具说明性并不打算具限制性。

在操作中，当FASTCLK信号被断言或处于逻辑高电平时，启用级跳过电路124以绕过一个时控式触发器电路122。以此方式，通过一系列时控式触发器电路122移位的命令信号已绕过一个时钟循环延迟。因此，将命令信号提前达一个时钟循环。将比在低频率操作中提早一个时钟循环而断言经时序调整控制信号L-Command。在存储器读取操作的实例中，针对高时钟频率提早一个时钟循环提供经时序调整控制信号L-Read致使在正确时间提供读取数据以供锁存到读取FIFO中。读取FIFO以适当次序存储将被缓冲及驱动到同步存储器电路外部的读取数据。在高时钟频率下，内部控制信号L-Read不可及时到达以存取存储器阵列。然而，当时钟频率检测电路110检测到高时钟频率时，本发明的等待时间调整电路120将L-Read控制信号提前，使得可提早从存储器阵列存取读取数据，且接着读取数据可在所要时间处到达读取FIFO以供锁存。

另一方面，当FASTCLK信号被解除断言或处于逻辑低电平时，不启用级跳过电路124且不绕过时控式触发器电路122。以此方式，控制信号L-Read未被提前，而是经历一系列时控式触发器电路122中的所有延迟。在低频率操作中，在指定时间处断言控制信号L-Read。

如上文所描述，在等待时间调整电路120的其它实施例中，级跳过电路124可经配置以绕过一或多个时钟级122以提供所要的时序调整。在一个实例中，级跳过电路124可经配置以通过将级跳过电路124放置在两个时控式触发器电路122之后而绕过两个时钟级122。

在另一实施例中，时钟频率检测电路110可产生多位FASTCLK信号(例如FASTCLK<n:0>)。举例来说，时钟频率检测电路110可被实施为时钟频率检测电路的多个实例，其中每一实例的低通滤波器经配置以用于不同频率检测阈值。在一个实例中，可使用一组慢频率阈值、中等频率阈值、快频率阈值及极快频率阈值。时钟频率检测电路的每一实例产生相应FASTCLK信号，所述实例的所有FASTCLK信号一起形成FASTCLK<n:0>信号。接着，FASTCLK<n:0>的每一位将被跳过的不同数目个时钟级相关联。举例来说，可使用级跳过电路124的多个实例，其中每一实例由相应FASTCLK<n:0>信号驱动。

在上文所描述的实施例中，等待时间调整电路120被描述为经实施以跳过一或多个时钟级。即，级跳过电路124通常被停用，使得在低频率操作中使用等待时间调整电路120中的全系列时钟级。当FASTCLK信号被断言时，启用级跳过电路124以跳过或从等待时间调整电路中的一系列时钟级移除一或多个时钟级。在本发明实施例中，FASTCLK信号被提供到级跳过电路124的启用跳过ENSKIP输入信号。

在本发明的其它实施例中，等待时间调整电路120可经配置以添加一或多个时钟级，使得时序调整命令信号L-Command因低频率操作被延迟。因此，等待时间调整电路120经配置有通常被级跳过电路124绕过的额外时钟级。即，在替代实施例中，通常在低频率操作中启用级跳过电路124以绕过或跳过额外时钟级，使得在剩余时钟级的情况下操作等待时间调整电路120。然而，当FASTCLK信号被断言时，停用级跳过电路124使得将额外时钟级插入于一系列时钟级中。以此方式，经时序调整控制信号L-Command将通过额外时钟级，由此控制信号L-Command将被延迟达额外时钟循环。在一个实施例中，等待时间调整电路120可经配置以通过使用FASTCLK信号的反相来添加一或多个时钟级以控制级跳过电路124的启用跳过ENSKIP输入信号。

在其它实施例中，所使用的时控式级的数目可对应于时控式集成电路的高频率操作所需的等待时间，且级跳过电路124可经配置以跳过或插入时钟级低时钟频率操作。

图9是图解说明本发明的实施例中的等待时间阵列存取启动电路的级跳过电路的电路图。参考图9，级跳过电路接收：启用跳过输入信号ENSKIP；及IN_SKIP信号，其连接到将被绕过的时钟级的输入；及IN_NORMAL信号，其连接到将被绕过的时钟级的输出。启用跳过输入信号ENSKIP经配置以将信号IN_SKIP或信号IN_NORMAL引导到级跳过电路124的输出端子。

在提供信号FASTCLK以作为启用跳过输入信号ENSKIP的事件中，当信号FASTCLK被断言时，级跳过电路124选择IN_SKIP信号以移除一个时钟级，且当信号FASTCLK被解除断言时，级跳过电路124选择IN_NORMAL信号以在正常操作中使用全系列时钟级。

在提供信号FASTCLK的反相以作为启用跳过输入信号ENSKIP的事件中，当信号FASTCLK被断言时级跳过电路124选择IN_NORMAL信号以将额外时钟级添加到时钟级系列，且当信号FASTCLK被解除断言时级跳过电路124选择IN_SKIP信号以移除额外时钟级，使得仅在正常操作中才使用全系列时钟级。

在图8中所描述的实施例中，等待时间调整电路经配置以跳过时钟级链中的第一时钟级。在其它实施例中，等待时间调整电路可经配置以跳过时钟级链内的任何时钟级。另一选择为，等待时间调整电路可经配置以在沿着时钟级链的任何位置处添加时钟级。

上文的图8及9图解说明等待时间调整电路的一个示范性实施例，其中使用时钟级链或延迟级链将时序等待时间引入到命令信号且通过添加或移除一或多个时钟级来调整时序等待时间。使用时钟级链或延迟级链来在等待时间调整电路中引入可调整时序等待时间仅具说明性并不打算具限制性。在其它实施例中，等待时间调整电路可使用计数器电路来对时钟循环的数目进行计数，且使用响应于FASTCLK信号而产生选择信号的选择电路来选择所要的时钟循环数目。接着，通过选定的时钟循环数目使命令信号移位。

图10是图解说明本发明的实施例中的同步存储器装置的读取操作的时序图。图10的时序图图解说明其中在低输入时钟频率执行下读取操作的情形。在读取操作中，同步存储器装置在时钟循环0处接收读取命令信号且稍后在给定数目个时钟循环(被称为读取等待时间或RL时钟循环)处期望有效读取数据。在本发明实例中，时钟时序调整电路将读取命令通过时钟级链移位，使得控制信号L-Read在RL-4时钟循环处被断言。

值得注意的是，虽然基于输入时钟而产生同步存储器装置的控制信号，但存储器阵列操作为模拟电路且产生具有RC延迟或传播延迟的输出信号，所产生的输出信号并不基于输入时钟的时钟循环。此外，RC延迟或传播延迟并不随时钟频率而变化。即，随着时钟频率增大，RC延迟或传播延迟可保持不变且因此成为高频率时钟循环的较大部分或较大数目个高频率时钟循环，这导致可能的冲突事件。

在图10中所展示的实例中，在断言控制信号L-Read的情况下，存取存储器阵列以在选定存储器位置处读出数据。从断言控制信号L-Read到从存储器阵列产生读取数据的延迟是未必由时钟循环管控的模拟传播延迟。接着在某一传播延迟之后，将读取数据传输到读取FIFO。接着在时钟信号CLK2_R的控制下，从FIFO读出读取数据而到达输出数据垫以作为输出数据DOUT。在此情形中，在输入时钟于低时钟频率下运行的情况下，读取数据在RL时钟循环处可用且有效数据被读出。

图11是图解说明在一些实例中同步存储器装置在高时钟频率下且在无时序等待时间调整的情况下的读取操作的时序图。存储器读取操作以与上文参考图10所描述相同的方式进行。然而，随着读取命令信号被传播通过等待时间时钟链，时钟信号RL-4的上升时钟边缘到控制信号L-Read的上升边缘存在固有的延迟，在图11中表示为“延迟”。当时钟频率低时，此固有延迟可忽略不计。然而，当钟频率高时，此固有延迟成为时钟周期的一大部分。因此，在控制信号L-Read的断言被延迟的情况下，来自存储器阵列的读出数据也被延迟，使得读出数据无法及时到达读取FIFO以供锁存及在读取等到时间时钟循环RL处读出。在本发明的图解说明中，有效读出数据将在RL时钟循环之后的一个时钟循环时才到达。然而，由于接收系统期望在时钟循环RL处从存储器装置读出数据，因此读出无效数据以作为输出数据。

图12是图解说明在本发明的实施例中同步存储器装置在高时钟频率下且在应用时序等待时间调整的情况下的读取操作的时序图。在图12中所展示的存储器读取操作中，时钟时序调整电路检测高输入时钟频率且配置等待时间调整电路以跳过读取命令的一或多个时钟循环。如图12中所展示，通过跳过时钟循环(举例来说，+3时钟循环)产生经时序调整控制信号L-Read，使得在RL-5时钟循环时(在RL_4时钟循环之前)断言控制信号L-Read。甚至在L-Read信号边缘发生断言延迟的情况下，仍能够从存储器阵列检索读出数据，将读出数据提供到读取FIFO且接着可在预期时钟循环RL处读出以作为输出数据DOUT。因此，通过调整控制信号L-Read的时序等待时间，甚至在高输入时钟频率下仍可读出有效数据。

图13是图解说明在本发明的实施例中同步存储器装置的写入操作的时序图。图13的时序图图解说明其中在低输入时钟频率下执行写入操作的情形。在写入操作中，同步存储器装置在时钟循环0处接收写入命令信号且稍后在给定数目个时钟循环(被称为写入等待时间或WL时钟循环)处提供有效写入数据。将写入数据捕获在输入缓冲器处且接着传送到存储器阵列以供写入到选定存储器单元中。然而，在写入数据被捕获在输入缓冲器处的时间与写入数据被传播到存储器阵列的时间之间存在模拟传播延迟。此传播延迟不基于时钟循环且不随时钟频率而变化。在本发明实例中，时钟时序调整电路将写入命令通过时钟级链移位，使得控制信号L-Write在时钟循环t1处被断言。在低输入时钟频率下，控制信号L-Write与写入数据同时到达且在存储器阵列处捕获有效写入数据。

图14是图解说明在某一实例中同步存储器装置在高时钟频率下且在无时序等待时间调整的情况下的写入操作的时序图。存储器读取操作以与上文参考图13所描述相同的方式进行。然而，由于写入数据的传播延迟，当在时钟循环t1处断言控制信号L-Write时，有效写入数据尚未到达存储器阵列。因此，控制信号L-Write未能捕获有效写入数据。因此，代替所要写入数据，将无效数据写入到存储器阵列。

图15是图解说明在本发明的实施例中同步存储器装置在高时钟频率下且在应用时序等待时间调整的情况下的写入操作的时序图。在图15中所展示的存储器写入操作中，时钟时序调整电路检测高输入时钟频率且配置等待时间调整电路以添加写入命令的一或多个时钟循环。因此，控制信号L-Write被延迟达一个时钟循环且直到时钟循环t2时才被断言。以此方式，提供额外时间以允许写入数据到达存储器阵列。在时钟循环t2处，当有效写入数据已到达存储器阵列时断言控制信号L-Write且执行有效写入操作。

在上文所描述的实施例中，时钟时序调整电路经配置以针对高频率读取操作在同步存储器装置中移除或跳过时钟级，且经配置以针对高频率写入操作在同步存储器装置中添加时钟级。上文所描述的对同步存储器装置中的时钟时序调整电路的操作仅具说明性并不打算具限制性。在其它实施例中，时钟时序调整电路可经配置以针对低或高频率读取操作在同步存储器装置中移除或添加时钟级。此外，在其它实施例中，时钟时序调整电路可经配置以针对低或高频率写入操作在同步存储器装置中移除或添加时钟级。

尽管已出于理解清晰的目的而以一些细节描述了前述实施例，但本发明并不限于所提供的细节。存在许多实施本发明的替代方式。所揭示实施例是说明性的并不是限制性的。

Claims (34)

1.一种时控式集成电路，其接收具有时钟频率的输入时钟信号及用于存取所述时控式集成电路中的存储器阵列的命令信号，所述时控式集成电路包括：

时钟频率检测电路，其接收所述输入时钟信号且产生时钟检测输出信号，所述时钟检测输出信号响应于所述时钟频率低于频率阈值而具有第一逻辑状态，且响应于所述时钟频率处于或高于频率阈值而具有第二逻辑状态；及

等待时间调整电路，其接收所述输入时钟信号、所述命令信号及所述时钟检测输出信号，所述命令信号包括用于从所述存储器阵列读取数据的读取命令信号或用于将数据写入到所述存储器阵列的写入命令信号，所述等待时间调整电路产生经时序调整控制信号，所述经时序调整控制信号是被延迟达第一时序等待时间的所述命令信号，所述第一时序等待时间包括所述输入时钟信号的一或多个时钟周期，其中所述等待时间调整电路响应于所述时钟检测输出信号而调整所述第一时序等待时间，

其中响应于所述命令信号是所述读取命令信号而将所述经时序调整控制信号应用于所述存储器阵列以存取所述存储器阵列以从所述存储器阵列获得读取数据，所述存储器阵列在所述经时序调整控制信号的控制下提供所述读取数据，以及

其中响应于所述命令信号是所述写入命令信号而将所述经时序调整控制信号应用于所述存储器阵列以存取所述存储器阵列以将写入数据提供到所述存储器阵列，所述存储器阵列在所述经时序调整控制信号的控制下捕获所述写入数据。

2.根据权利要求1所述的时控式集成电路，其中响应于所述时钟检测输出信号具有所述第一逻辑状态，所述等待时间调整电路产生是被延迟达所述第一时序等待时间的所述命令信号的所述经时序调整控制信号；且响应于所述时钟检测输出信号具有所述第二逻辑状态，所述等待时间调整电路产生是被延迟达第二时序等待时间的所述命令信号的所述经时序调整控制信号，所述第二时序等待时间是从所述第一时序等待时间调整得出。

3.根据权利要求2所述的时控式集成电路，其中响应于所述时钟检测输出信号具有所述第二逻辑状态，所述等待时间调整电路将一或多个时钟周期添加到所述第一时序等待时间。

4.根据权利要求2所述的时控式集成电路，其中响应于所述时钟检测输出信号具有所述第二逻辑状态，所述等待时间调整电路从所述第一时序等待时间移除一或多个时钟周期。

5.根据权利要求1所述的时控式集成电路，其中响应于所述时钟检测输出信号具有所述第二逻辑状态，所述等待时间调整电路产生是被延迟达所述第一时序等待时间的所述命令信号的所述经时序调整控制信号；且响应于所述时钟检测输出信号具有所述第一逻辑状态，所述等待时间调整电路产生是被延迟达第二时序等待时间的所述命令信号的所述经时序调整控制信号，所述第二时序等待时间是从所述第一时序等待时间调整得出。

6.根据权利要求5所述的时控式集成电路，其中响应于所述时钟检测输出信号具有所述第一逻辑状态，所述等待时间调整电路将一或多个时钟周期添加到所述第一时序等待时间。

7.根据权利要求5所述的时控式集成电路，其中响应于所述时钟检测输出信号具有所述第一逻辑状态，所述等待时间调整电路从所述第一时序等待时间移除一或多个时钟周期。

8.根据权利要求1所述的时控式集成电路，其中所述等待时间调整电路包括串联连接且由所述输入时钟信号进行时控的多个时钟级，所述多个时钟级确定所述第一时序等待时间，所述命令信号通过所述多个时钟级被移位以产生具有所述第一时序等待时间的所述经时序调整控制信号。

9.根据权利要求8所述的时控式集成电路，其中所述等待时间调整电路进一步包括级跳过电路，所述级跳过电路经配置以响应于所述时钟检测输出信号而调整所述多个时钟级中的时钟级的数目，所述级跳过电路从所述多个时钟级移除一或多个时钟级。

10.根据权利要求8所述的时控式集成电路，其中所述等待时间调整电路进一步包括级跳过电路，所述级跳过电路经配置以响应于所述时钟检测输出信号而调整所述多个时钟级中的时钟级的数目，所述级跳过电路将一或多个时钟级添加到所述多个时钟级。

11.根据权利要求8所述的时控式集成电路，其中所述多个时钟级包括串联连接的多个时钟触发器级。

12.根据权利要求1所述的时控式集成电路，其中所述等待时间调整电路包括：计数器电路，其由所述输入时钟信号进行时控且产生计数器值；及选择电路，其经配置以响应于所述时钟检测输出信号而产生选择信号，所述选择信号从所述计数器电路选择计数器值，所述计数器值经选择以调整所述经时序调整控制信号的所述时序等待时间。

13.根据权利要求1所述的时控式集成电路，其中所述时钟频率检测电路包括：低通滤波器电路，其经配置以接收所述输入时钟信号且产生在所述频率阈值下被低通滤波的经低通滤波输出信号；及多个时钟级，其由所述输入时钟信号进行时控，所述经低通滤波输出信号通过所述多个时钟级被移位以产生所述时钟检测输出信号。

14.根据权利要求2所述的时控式集成电路，其中所述时控式集成电路包括时控式存储器电路，且所述命令信号是用以从所述时控式存储器电路中的所述存储器阵列读取数据的所述读取命令信号，且响应于所述时钟检测输出信号具有所述第二逻辑状态，所述等待时间调整电路产生是被延迟达所述第二时序等待时间的所述读取命令信号的经时序调整读取控制信号，所述经时序调整读取控制信号相比于所述第一时序等待时间被提前达所述一或多个时钟周期。

15.根据权利要求2所述的时控式集成电路，其中所述时控式集成电路包括时控式存储器电路，且所述命令信号是用以将输入数据写入到所述时控式存储器电路中的所述存储器阵列的所述写入命令信号，且响应于所述时钟检测输出信号具有所述第二逻辑状态，所述等待时间调整电路产生是被延迟达所述第二时序等待时间的所述写入命令信号的经时序调整写入控制信号，所述经时序调整写入控制信号相比于所述第一时序等待时间被延迟达所述一或多个时钟周期。

16.根据权利要求2所述的时控式集成电路，其中所述时控式集成电路包括微处理器电路，且所述命令信号是用以从所述微处理器电路的宏块中的所述存储器阵列读取数据的所述读取命令信号，且响应于所述时钟检测输出信号具有所述第二逻辑状态，所述等待时间调整电路产生是被延迟达所述第二时序等待时间的所述读取命令信号的经时序调整读取控制信号，所述经时序调整读取控制信号相比于所述第一时序等待时间被提前达所述一或多个时钟周期。

17.根据权利要求2所述的时控式集成电路，其中所述时控式集成电路包括微处理器电路，且所述命令信号是用以将数据写入到所述微处理器电路的宏块中的所述存储器阵列的所述写入命令信号，且响应于所述时钟检测输出信号具有所述第二逻辑状态，所述等待时间调整电路产生是被延迟达微处理器第二时序等待时间的所述写入命令信号的经时序调整写入控制信号，所述经时序调整写入控制信号相比于所述第一时序等待时间被延迟达所述一或多个时钟周期。

18.根据权利要求1所述的时控式集成电路，其中所述时钟频率检测电路包括多个时钟频率检测电路实例，每一时钟频率检测电路实例与相应频率阈值相关联，所述时钟频率耦合到每一时钟频率检测电路实例以被对照所述相应频率阈值进行检测，所述时钟频率检测电路产生指示所述时钟频率的频率范围的多位时钟检测输出信号，且其中所述等待时间调整电路响应于所述多位时钟检测输出信号而调整所述第一时序等待时间。

19.一种在时控式集成电路中进行的方法，所述时控式集成电路接收具有时钟频率的输入时钟信号及用于存取所述时控式集成电路中的存储器阵列的命令信号，所述方法包括：

接收用于存取所述时控式集成电路中的所述存储器阵列的所述命令信号，其中所述命令信号是用于从所述存储器阵列读取数据的读取命令信号或用于将数据写入到所述存储器阵列的写入命令信号；

检测所述输入时钟信号具有的时钟频率是高于频率阈值还是低于频率阈值；

响应于所述时钟频率低于所述频率阈值而产生具有第一逻辑状态的时钟检测输出信号；

响应于所述时钟频率高于所述频率阈值而产生具有第二逻辑状态的所述时钟检测输出信号；

将所述命令信号调整达第一时序等待时间以产生经时序调整控制信号，所述第一时序等待时间是所述输入时钟信号的一或多个时钟周期；

响应于所述时钟检测输出信号而调整所述第一时序等待时间；

响应于所述命令信号是所述读取命令信号而将所述经时序调整控制信号应用于所述存储器阵列以存取所述存储器阵列以从所述存储器阵列获得读取数据，所述存储器阵列在所述经时序调整控制信号的控制下提供所述读取数据；以及

响应于所述命令信号是所述写入命令信号而将所述经时序调整控制信号应用于所述存储器阵列以存取所述存储器阵列以将写入数据提供到所述存储器阵列，所述存储器阵列在所述经时序调整控制信号的控制下捕获所述写入数据。

20.根据权利要求19所述的方法，其进一步包括：

响应于所述时钟检测输出信号具有所述第一逻辑状态而将所述命令信号调整达所述第一时序等待时间以产生是被延迟达所述第一时序等待时间的所述命令信号的所述经时序调整控制信号；

响应于所述时钟检测输出信号具有所述第二逻辑状态而将所述第一时序等待时间调整到第二时序等待时间；及

响应于所述时钟检测输出信号具有所述第二逻辑状态而将所述命令信号调整达所述第二时序等待时间以产生所述经时序调整控制信号。

21.根据权利要求20所述的方法，其中响应于所述时钟检测输出信号具有所述第二逻辑状态而将所述第一时序等待时间调整到第二时序等待时间包括：

将一或多个时钟周期添加到所述第一时序等待时间以产生所述第二时序等待时间。

22.根据权利要求20所述的方法，其中响应于所述时钟检测输出信号具有所述第二逻辑状态而将所述第一时序等待时间调整到第二时序等待时间包括：

从所述第一时序等待时间移除一或多个时钟周期以产生所述第二时序等待时间。

23.根据权利要求19所述的方法，其进一步包括：

响应于所述时钟检测输出信号具有所述第二逻辑状态而将所述命令信号调整达所述第一时序等待时间以产生是被延迟达所述第一时序等待时间的所述命令信号的所述经时序调整控制信号；

响应于所述时钟检测输出信号具有所述第一逻辑状态而将所述第一时序等待时间调整到第二时序等待时间；及

响应于所述时钟检测输出信号具有所述第一逻辑状态而将所述命令信号调整达所述第二时序等待时间以产生所述经时序调整控制信号。

24.根据权利要求23所述的方法，其中响应于所述时钟检测输出信号具有所述第一逻辑状态而将所述第一时序等待时间调整到第二时序等待时间包括：

将一或多个时钟周期添加到所述第一时序等待时间以产生所述第二时序等待时间。

25.根据权利要求23所述的方法，其中响应于所述时钟检测输出信号具有所述第一逻辑状态而将所述第一时序等待时间调整到第二时序等待时间包括：

从所述第一时序等待时间移除一或多个时钟周期以产生所述第二时序等待时间。

26.根据权利要求23所述的方法，其中：

将所述命令信号调整达第一时序等待时间以产生经时序调整控制信号包括：通过多个时钟级将所述命令信号延迟以产生所述经时序调整控制信号，所述多个时钟级确定所述第一时序等待时间；且

响应于所述时钟检测输出信号而调整所述第一时序等待时间包括调整所述多个时钟级中的时钟级的数目。

27.根据权利要求26所述的方法，其中调整所述多个时钟级中的时钟级的所述数目包括从所述多个时钟级移除一或多个时钟级。

28.根据权利要求26所述的方法，其中调整所述多个时钟级中的时钟级的所述数目包括将一或多个时钟级添加到所述多个时钟级。

29.根据权利要求19所述的方法，其中检测所述输入时钟信号具有的时钟频率是高于还是低于频率阈值包括：

在所述频率阈值下对所述输入时钟信号进行低通滤波。

30.根据权利要求19所述的方法，其中：

检测所述输入时钟信号具有的时钟频率是高于还是低于频率阈值包括对照多个频率阈值来检测所述输入时钟信号；

产生所述时钟检测输出信号包括产生指示所述时钟频率的频率范围的多位时钟检测输出信号；且

响应于所述时钟检测输出信号而调整所述第一时序等待时间包括响应于所述多位时钟检测输出信号而调整所述第一时序等待时间。

31.根据权利要求20所述的方法，其中所述时控式集成电路包括时控式存储器电路，且所述命令信号是用以从所述时控式存储器电路中的所述存储器阵列读取数据的所述读取命令信号，所述方法包括：

响应于所述时钟检测输出信号具有所述第二逻辑状态，通过将所述第二时序等待时间相比于所述第一时序等待时间提前达一或多个时钟周期而将所述第一时序等待时间调整到所述第二时序等待时间；及

响应于所述时钟检测输出信号具有所述第二逻辑状态而将所述命令信号调整达所述第二时序等待时间以产生所述经时序调整控制信号。

32.根据权利要求20所述的方法，其中所述时控式集成电路包括时控式存储器电路，且所述命令信号是用以将数据写入到所述时控式存储器电路中的所述存储器阵列的所述写入命令信号，所述方法包括：

响应于所述时钟检测输出信号具有所述第二逻辑状态，通过将所述第二时序等待时间相比于所述第一时序等待时间延迟达一或多个时钟周期而将所述第一时序等待时间调整到所述第二时序等待时间；及

响应于所述时钟检测输出信号具有所述第二逻辑状态而将所述命令信号调整达所述第二时序等待时间以产生所述经时序调整控制信号。

33.根据权利要求20所述的方法，其中所述时控式集成电路包括微处理器电路，且所述命令信号是用以从所述微处理器电路的宏块中的所述存储器阵列读取数据的所述读取命令信号，所述方法包括：

响应于所述时钟检测输出信号具有所述第二逻辑状态，通过将所述第二时序等待时间相比于所述第一时序等待时间提前达一或多个时钟周期而将所述第一时序等待时间调整到所述第二时序等待时间；及

响应于所述时钟检测输出信号具有所述第二逻辑状态而将所述命令信号调整达所述第二时序等待时间以产生所述经时序调整控制信号。

34.根据权利要求20所述的方法，其中所述时控式集成电路包括微处理器电路，且所述命令信号是用以将数据写入到所述微处理器电路的宏块中的所述存储器阵列的所述写入命令信号，所述方法包括：

响应于所述时钟检测输出信号具有所述第二逻辑状态，通过将所述第二时序等待时间相比于所述第一时序等待时间延迟达一或多个时钟周期而将所述第一时序等待时间调整到所述第二时序等待时间；及

响应于所述时钟检测输出信号具有所述第二逻辑状态而将所述命令信号调整达所述第二时序等待时间以产生所述经时序调整控制信号。

Images