JP2001195881A - 半導体集積回路 - Google Patents

半導体集積回路

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Abstract

(57)【要約】 【課題】 クロック信号の複数サイクルに１回の割合で
カラムアドレスストローブ信号を変化させるというアク
セス仕様によってメモリ動作の高速化を図る。 【解決手段】 メモリブロック（ＭＢＫ０〜ＭＢＫｎ）
はクロック信号周期の複数倍の周期で変化されるカラム
アドレスストローブ信号（ＣＡＳ）が入力され、カラム
アドレス信号（ＣＡＳＡＤＲ）が変化されるサイクル毎
に、メモリセルアレイ（１０）から読み出されクロック
信号サイクルに同期して並列・直列変換回路（２１）で
変換された複数の直列データがメモリブロックから出力
され、またクロック信号サイクルに同期してメモリブロ
ックに入力されて直列・並列変換回路（２５）で変換さ
れた並列データがメモリセルアレイに書込まれる。クロ
ック信号の複数サイクルに１回の割合でカラムアドレス
ストローブ信号を変化させるというアクセス仕様によっ
てメモリ動作の高速化を図ることが可能になる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、クロック同期メモ
リ、更にはクロック同期メモリと共にロジック回路を混
載したロジック混載メモリなどの半導体集積回路に関す
る。
【０００２】
【従来の技術】クロック信号に同期動作するシンクロナ
スＤＲＡＭにおいて、カラムアドレス信号の変化からリ
ードデータが確定するまでの動作遅延時間を、クロック
信号のサイクル数相当のＣＡＳレイテンシとして定義す
ることができる。シンクロナスＤＲＡＭのデータ読み出
し動作に必要な動作遅延時間はその回路構成によって一
義的に決まる。したがって、前記ＣＡＳレイテンシは、
使用するクロック信号の周波数に応じて最適に決定され
る事が望ましい。一般に、高い周波数のクロック信号を
用いるほど、相対的に大きな値のＣＡＳレイテンシを用
いることになる。ＣＡＳレイテンシの設定値に応じて出
力バッファの出力タイミングを制御する技術について
は、特開平６−２１５５７５号公報、特開平１１−６６
８４６号公報、特開平１０−３０２４６３号公報などに
記載がある。
【０００３】
【発明が解決しようとする課題】本発明者はクロック同
期型メモリの動作速度を更に高速化することについて検
討した。即ち、データプロセッサ等のデータ処理速度が
格段に向上するのに呼応して、バースト動作やパイプラ
インバーストアクセスをサポートするメモリが提供され
ている。しかしながら、それだけでは高速動作に限界が
ある。そこで本発明者は、クロック信号のｎサイクルに
１回の割合でカラムアドレスストローブ信号を変化さ
せ、１回のカラムアクセス動作で得られる情報をクロッ
ク信号サイクル毎に分けて外部に出力させることについ
て検討した。更に、その場合には、クロック信号のｎサ
イクルよりも短いサイクルでカラムアドレスストローブ
信号が変化されると、正規のメモリ動作に対して誤動作
を生ずる虞がある。特に、高速動作されるメモリの制御
ラインは高周波ノイズ等にさらされるため、カラムアド
レスストローブ信号がその影響を受ける事は現実に予想
される。このため、半導体メモリ内部に若しくはその近
傍に、クロック信号のｎサイクルに１回の割合でカラム
アドレスストローブ信号を変化させるとうような仕様を
満足させるための保護回路を設けることの有用性が本発
明者によって見出された。更に、前述のＣＡＳレイテン
シ可変の構成を採用する場合、ＣＡＳレイテンシとの関
係も考慮して前記保護回路を構成する必要にあることが
本発明者によって明らかにされた。
【０００４】本発明の目的は、クロック信号の所定の複
数サイクル（以下単にｎサイクルとも記す）に１回の割
合でカラムアドレスストローブ信号を変化させるという
アクセス仕様によってメモリ動作の高速化を図ることが
できる半導体集積回路を提供することにある。
【０００５】本発明の別の目的は、クロック信号のｎサ
イクルに１回の割合でカラムアドレスストローブ信号を
変化させるというアクセス仕様を外部カラムアドレスス
トローブ信号が満足しない場合であっても誤動作を防止
する事ができる半導体集積回路を提供することにある。
【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００８】すなわち、半導体集積回路は、メモリセル
アレイ、ロウ選択回路、カラム選択回路、直列・並列変
換回路、ライトアンプ、メインアンプ、並列・直列変換
回路を有するメモリブロックを含む。メモリセルアレイ
は、選択端子がワード線に接続され、データ入出力端子
がビット線に接続されたメモリセルを複数個有する。ロ
ウ選択回路は、ロウアドレスストローブ信号の変化にク
ロック信号同期で応答してロウアドレス信号で指定され
るワード線を選択する。カラム選択回路は、カラムアド
レスストローブ信号の変化にクロック信号同期で応答し
てカラムアドレス信号で指定されるビット線を複数本並
列に選択する。直列・並列変換回路は、外部からの直列
データをクロック信号に同期して並列データに変換す
る。ライトアンプは、前記カラム選択回路で選択された
複数本のビット線に前記直列・並列変換回路の出力を並
列出力する。メインアンプは、前記カラム選択回路で選
択された複数本のビット線から並列出力される並列デー
タを増幅する。並列・直列変換回路はメインアンプから
供給される並列データをクロック信号に同期して直列デ
ータに変換する。前記メモリブロックは前記クロック信
号周期のｎ倍の周期で変化される前記カラムアドレスス
トローブ信号が入力され、カラムアドレス信号が変化さ
れるサイクル毎に、メモリセルアレイから読み出されク
ロック信号サイクルに同期して並列・直列変換された複
数の直列データがメモリブロックから出力され、またク
ロック信号サイクルに同期してメモリブロックに入力さ
れて直・並列変換された並列データがメモリセルアレイ
に書込まれる。このように、クロック信号のｎサイクル
に１回の割合でカラムアドレスストローブ信号を変化さ
せるというアクセス仕様によってメモリ動作の高速化を
図ることが可能になる。
【０００９】前記直列・並列変換回路の直列データ入力
経路と、前記並列・直列変換回路の直列データ出力経路
とを独立に備えるとよい。リード動作ではカラムアドレ
スストローブ信号の変化に応答してメモリセルアレイか
らデータを読み出した後に並列・直列変換の時間を要し
てメモリブロックから直列データが出力されるが、ライ
ト動作では、カラムアドレスストローブ信号の変化に応
答してメモリセルアレイに並列データを書込む前に、予
めメモリブロックに入力された直列データを並列データ
に変換する動作を完了していなければならない。このと
き、リード動作に続けてライト動作が指示されると、リ
ード動作による直列データをメモリブロックから出力す
る動作に並行して、ライト動作のための直列データを予
めメモリブロックに順次直列に入力する動作を行わなけ
ればならないことが多く予想される。即ち、メモリブロ
ックからの直列データ出力タイミングとメモリブロック
への直列データ入力タイミングとがオーバラップする蓋
然性が高い。前述の如く、メモリブロックの直列データ
入力経路と直列データ出力経路とを独立に持つことによ
って、そのような処理のオーバラップに対してもデータ
の衝突を回避して効率的な処理を実現可能になる。
【００１０】前記カラムアドレスストローブ信号の変化
に対するクロック同期タイミングの次から前記並列・直
列変換回路のデータ入力が確定するまでの前記クロック
信号サイクル数相当のＣＡＳレイテンシに応じて前記カ
ラムアドレスストローブ信号の新たな変化の入力を禁止
するＣＡＳ入力禁止回路を更に設けてもよい。このＣＡ
Ｓ入力禁止回路はメモリブロックの内外何れに配置して
もよい。これにより、クロック信号のｎサイクルに１回
の割合でカラムアドレスストローブ信号を変化させると
いうアクセス仕様を外部からのカラムアドレスストロー
ブ信号が満足しない場合であっても誤動作を防止する事
ができる。
【００１１】レイテンシ設定信号を入力して前記ＣＡＳ
レイテンシを可変制御可能なＣＡＳレイテンシ制御回路
を採用してもよい。このとき、前記ＣＡＳレイテンシ制
御回路は、並列・直列変換回路において前記メインアン
プの並列出力をラッチするタイミングを制御することに
なる。
【００１２】前記ＣＡＳレイテンシ制御回路を採用する
とき、前記ＣＡＳ入力禁止回路は、前記レイテンシ設定
信号が意味するＣＡＳレイテンシに応じた期間経過の直
前まで前記カラムアドレスストローブ信号の新たな変化
の入力を抑止すれば、ＣＡＳレイテンシが可変にされて
いる場合もＣＡＳの不所望な変化に対する入力禁止制御
を簡単に実現することができる。
【００１３】
【発明の実施の形態】図１２には本発明に係る半導体集
積回路（ＬＳＩ）の一例が示される。同図に示される半
導体集積回路１はロジック回路と共にクロック同期型の
ＤＲＡＭが混載されたロジック混載ＤＲＡＭであり、単
結晶シリコンのような１個の半導体基板（半導体チッ
プ）に形成されている。特に制限されないが、この半導
体集積回路１は、バスで相互に接続された演算制御処理
部２とメモリインタフェース部３を有し、前記メモリイ
ンタフェース部３にクロック同期型のメモリ部４が設け
られている。前記演算制御部２、メモリインタフェース
部３及びメモリ部４は動作基準クロック信号ＣＬＫに同
期動作する。動作基準クロック信号ＣＬＫはクロックパ
ルスジェネレータ（ＣＰＧ）５で生成される。前記演算
制御処理部２はプログラム制御或いは状態遷移制御等に
よって動作し、前記メモリ部4に対するアクセス主体と
なり得る回路である。前記演算制御処理部２は例えばデ
ータプロセッサユニット、マイクロプロセッサユニッ
ト、若しくはアクセラレータユニット奈ｆ土である。前
記メモリインタフェース部３は演算制御処理部２からの
アクセス指示に応答するために、メモリ部４に専用のス
トローブ信号を生成し、また、メモリ部の動作速度に応
じたタイミング制御を行う。メモリ部４はメモリコント
ローラＭＣＮＴ及び複数個のメモリブロックＭＢＫ０〜
ＭＢＫｎを有する。
【００１４】図1には前記メモリ部４の詳細な一例が示
される。メモリブロックＭＢＫ０は、図示を省略するダ
イナミック型メモリセルがマトリクス配置されたメモリ
セルアレイ１０を有する。ダイナミック型メモリセルの
選択端子はワード線ＷＬに接続され、データ入出力端子
は相補ビット線ＢＬに接続される。特に図示はしない
が、相補ビット線はセンスアンプを中心とした折り返し
ビット線構造を有し、相補ビット線間にはプリチャージ
回路などが配置されている。
【００１５】ロウデコーダ１１はロウアドレスストロー
ブ信号ＲＡＳの立ち下がり変化に応答してドレスロウア
ドレス信号ＲＡＳＡＤＲで指定されるワード線ＷＬを選
択するロウ選択回路である。相補ビット線ＢＬの選択は
カラムデコーダ１３及びカラムスイッチ回路１２で行
う。カラムデコーダ１３はカラムアドレスストローブ信
号ＣＡＳの立ち下がり変化に応答してカラムアドレス信
号ＣＡＳＡＤＲで指定される相補ビット線を複数本並列
に選択するためのカラム選択信号１４を生成する。更に
カラムデコーダ１３は、ライトイネーブル信号ＷＥのロ
ーレベルによる書込み動作の指示に応答して書込み信号
１５Ｗを活性化し、ライトイネーブル信号ＷＥのハイレ
ベルによる読み出し動作の指示に応答して読み出し信号
１５Ｒを活性化する。カラムスイッチ回路１２はカラム
選択信号１４によってスイッチ動作して当該信号１４に
て指示される４対の相補ビット線を４対の相補書込みデ
ータ線ＷＩＯ＜３：０＞と４対の相補読み出しデータ線
ＲＩＯ＜３：０＞に夫々通させる。
【００１６】前記相補書込みデータ線ＷＩＯ＜３：０＞
にはライトアンプ１７Ｗから出力される４ビットの書込
みデータが並列に供給される。また、前記相補読み出し
データ線ＲＩＯ＜３：０＞はメインアンプ１７Ｒに４ビ
ットの読み出しデータを並列に供給される。ライトアン
プ１７Ｗは４個の書込み増幅回路を有し、書込み信号１
５Ｗが活性化されるのに応答して、並列入力される４ビ
ットの書き込みデータＤＩＮ＜０＞〜ＤＩＮ＜３＞に対
する増幅信号を前記相補書込みデータ線ＷＩＯ＜３：０
＞に４ビットで並列出力動作可能にされる。前記メイン
アンプ１７Ｒは４個の読み出し増幅回路を有し、前記読
み出し信号が活性化されるのに応答して、前記相補読み
出しデータ線ＲＩＯ＜３：０＞からの入力に対する増幅
信号を４ビットの読み出しデータＭＡＯＵＴ＜０＞〜Ｍ
ＡＯＵＴ＜３＞として並列出力動作可能にされる。
【００１７】書込みデータＷＤの入力経路２０と前記ラ
イトアンプ１７Ｗとの間には直列・並列変換回路２１が
配置されている。特に制限されないが、書込みデータＷ
Ｄはビットシリアルに供給される。直列・並列変換回路
２１は、４個の入力ラッチ回路２２とデータラッチ制御
回路２３を有する。入力ラッチ回路２２の入力端子は入
力経路２０に共通接続され、出力端子は個別にライトア
ンプ１７Ｗの書込み増幅回路の入力端子に結合される。
データラッチ制御回路２３は２ビットのラッチ制御デー
タＤＬＡＴ＜１：０＞をクロック信号ＣＬＫに同期して
デコードすることにより４ビットのラッチ制御信号ＤＩ
ＮＬ＜３：０＞を生成し、対応する入力ラッチ回路２２
のラッチ制御を行う。ラッチ制御データＬＡＴＤ＜１：
０＞が順次インクリメントされて変化されることによ
り、ビットシリアルに入力される書き込みデータＷＤが
クロック信号ＣＬＫに同期して順次４個のデータラッチ
回路２２にラッチされ、４個のデータラッチ回路２２の
出力には４ビット並列で書き込みデータＤＩＮ＜０＞〜
ＤＩＮ＜３＞が得られる。
【００１８】読み出しデータＭＵＸＯＵＴの出力経路２
９と前記メインアンプ１７Ｒとの間には並列・直列変換
回路２５が配置されている。並列・直列変換回路２５
は、４個の出力ラッチ回路２６、出力セレクタ２７及び
選択制御回路２８を有する。出力ラッチ回路２６の入力
端子にはメインアンプ１７Ｒから夫々読み出しデータＭ
ＡＯＵＴ＜０＞〜ＭＡＯＵＴ＜３＞が入力される。出力
ラッチ回路２６のラッチタイミングはラッチ制御信号Ｐ
ＤＯＬＴＴで制御される。ラッチ制御信号ＰＤＯＬＴＴ
によるラッチタイミングは、メモリセルから読み出され
たデータによって読み出しデータＭＡＯＵＴ＜０＞〜Ｍ
ＡＯＵＴ＜３＞が確定された後のタイミングとなるよう
に後述の出力制御回路３０で制御される。
【００１９】前記セレクタ２７は、出力ラッチ回路２６
の出力データＤＯＵＴ＜０＞〜ＤＯＵＴ＜３＞を１ビッ
トづつ選択制御信号ＭＳＥＬ＜３：０＞で選択して前記
出力経路に２９に出力する。選択制御回路２８は２ビッ
トの選択制御データＭＵＸＳＥＬ＜１：０＞をクロック
信号ＣＬＫに同期してデコードすることにより４ビット
の選択制御信号ＭＳＥＬ＜３：０＞を生成する。選択制
御データＭＵＸＳＥＬ＜１：０＞が順次インクリメント
されて変化されることにより、出力データＤＯＵＴ＜０
＞〜ＤＯＵＴ＜３＞がクロック信号ＣＬＫに同期して順
次１ビットづつ出力経路２９に出力されて読み出しデー
タＭＵＸＯＵＴが得られる。
【００２０】出力制御回路３０はＣＡＳレイテンシに従
って前記ラッチ制御信号ＰＤＯＬＴＴを生成する。ＣＡ
Ｓレイテンシとは、データ読み出し動作において前記カ
ラムアドレスストローブ信号ＣＡＳの立ち下がり変化に
クロック同期で応答するときその次のクロックサイクル
から前記並列・直列変換回路２５のデータ入力が確定す
るまでの遅延時間を前記クロック信号ＣＬＫのサイクル
数相当で表現したものである。詳しくは、カラムアドレ
スストローブ信号ＣＡＳの立ち下がりをクロック信号Ｃ
ＬＫの立下り（フォールエッジで）で検出する場合、前
記カラムアドレスストローブ信号ＣＡＳの立ち下がりを
検出するフォールエッジの次のクロック信号ＣＬＫのフ
ォールエッジから前記読み出しデータＤＯＵＴ＜０＞〜
ＤＯＵＴ＜３＞が確定した状態におけるクロック信号Ｃ
ＬＫの最初のフォールエッジまでのクロック信号ＣＬＫ
のサイクル数がＣＡＳレイテンシである。メモリセルア
レイ１０からのデータ読み出し動作とメインアンプ１７
Ｒによる読み出しデータの増幅動作は回路構成及び回路
素子の特性等によって一義的に決まる。したがって、外
部へ高速にデータを出力するには、それら動作遅延時間
以上でそれに最も近い遅延時間のＣＡＳレイテンシを設
定することが必要である。前述の如くＣＡＳレイテンシ
はクロック信号ＣＬＫのサイクル数相当であるから、Ｃ
ＡＳレイテンシによる実際の遅延時間はクロック信号Ｃ
ＬＫの周波数に依存し、同じ遅延時間を設定する場合で
あっても、クロック信号ＣＬＫの周波数が高ければＣＡ
Ｓレイテンシは相対的に大きく、クロック信号ＣＬＫの
周波数が低ければＣＡＳレイテンシは相対的に小さくな
る。図１の例において出力制御回路３０は、レイテンシ
設定データＦＲＣＤ＜１：０＞を入力して前記ＣＡＳレ
イテンシを可変制御可能なＣＡＳレイテンシ制御回路を
実現する。前記ＣＡＳレイテンシは前記ラッチ制御信号
ＰＤＯＬＴＴによるラッチタイミングに反映される。
【００２１】図２には前記出力制御回路３０の一例が示
される。出力制御回路３０は、前記ＣＡＳレイテンシ可
変制御のために、バッファ回路３１と３個のラッチ回路
３２〜３４の直列回路、セレクタ３５、ノアゲート３
６、及びレイテンシ設定デコード回路３７を有する。ラ
ッチ回路３２〜３４はクロック信号ＣＬＫのフォールエ
ッジに同期して入力をラッチする、例えばＤラッチで構
成され、カラムアドレスストローブ信号ＣＡＳのローレ
ベル変化はバッファ回路３１及びラッチ回路３２〜３４
の直列回路に順次伝達される。前記セレクタ３５は前記
バッファ回路３１の出力ＰＣＤ１及びラッチ回路３２〜
３４の出力ＰＣＤ２〜ＰＣＤ４を入力し、その内の一つ
を４ビットのレイテンシ設定デコード信号ＰＦＲＣＤ＜
３：０＞によって選択する。選択された信号は、前記ノ
アゲート３６を介してクロック信号ＣＬＫのローレベル
期間にラッチ制御信号ＰＤＯＬＴＴとして出力される。
レイテンシ設定デコード信号ＰＦＲＣＤ＜３：０＞は前
記レイテンシ設定でコード回路３７が２ビットのレイテ
ンシ設定信号ＦＲＣＤ＜１：０＞をデコードすることに
よって生成する。
【００２２】図３には出力制御回路３０によるデータラ
ッチ制御のタイミングチャートが示される。同図の例は
レイテンシ設定信号ＦＲＣＤ＜１：０＞でＣＡＳレイテ
ンシを４に設定した場合である。カラムアドレスストロ
ーブ信号ＣＡＳがローレベルに変化されると、その直後
のクロック信号ＣＬＫのフォールエッジに同期してカラ
ムアドレスストローブ信号ＣＡＳの変化が順次信号ＰＣ
Ｄ１〜ＰＣＤ４としてセレクタ３５に入力される。同図
の例ではＣＡＳレイテンシが４に指定されているから、
セレクタ３５が信号ＰＣＤ４を選択する。これによっ
て、信号ＰＣＤ４がローレベルに変化されると、ノアゲ
ート３６からクロック信号ＣＬＫのローレベル期間に同
期してラッチ制御信号ＰＤＯＬＴＴがハイレベルにアサ
ートされる。図３の例では、カラムアドレス信号ＣＡＳ
のフォールエッジ（時刻ｔ１）からラッチ制御信号ＰＤ
ＯＬＴＴがハイレベル変化される（時刻ｔ３）までに、
センスアンプ１７Ｒの出力ＭＯＵＴ＜３：０＞が確定さ
れ（時刻ｔ２）、ラムアドレス信号ＣＡＳのフォールエ
ッジ（時刻ｔ１）からクロック信号ＣＬＫの４サイクル
目（時刻ｔ４）までに、出力ラッチ回路２６がラッチ動
作を完了して、そのラッチ出力データＤＯＵＴ＜３：０
＞が確定する。
【００２３】図４にはＣＡＳレイテンシとして４を設定
した場合のリード動作タイミングが示される。カラムア
ドレスストローブ信号ＣＡＳのフォールエッジ（時刻ｔ
１）は時刻ｔ２のフォールエッジ（時刻ｔ２）で検出さ
れ、クロック信号ＣＬＫのその次のフォールエッジから
４サイクル目の時刻３までに、データＭＯＵＴ＜３：０
＞が確定され、ラッチ制御信号ＰＤＯＬＬＴがアサート
されて、読み出しデータＤＯＵＴ＜３：０＞が確定され
る。その後、データＭＯＵＴ＜３：０＞はセレクタ３５
で選択されてシリアルデータＭＸＯＵＴとして出力され
る。尚、図４の（Ａ）部分はロウアドレス及びカラムア
ドレスにより指定されたメモリセルのデータをメインア
ンプ１７Ｒより出力する動作を示している。図４の
（Ｂ）部分はメインアンプ１７Ｒの出力をデータラッチ
信号ＰＤＯＬＴＴによりラッチして出力する動作を示し
ている。図４の（Ｃ）部分はラッチ出力データＤＯＵＴ
＜３：０＞からＭＵＸＳＥＬ＜１：０＞で指定されたデ
ータを４サイクルで順次シリアルにメモリブロックの外
部に出力する動作を示している。
【００２４】図５にはＣＡＳレイテンシとして２を設定
した場合のリード動作タイミングが示される。第４図に
比べてクロック信号ＣＬＫには相対的に低いクロック周
波数が採用されている。カラムアドレスストローブ信号
ＣＡＳのフォールエッジ（時刻ｔ１）は時刻ｔ２のフォ
ールエッジ（時刻ｔ２）で検出され、クロック信号ＣＬ
Ｋのその次のフォールエッジから２サイクル目の時刻３
までに、データＭＯＵＴ＜３：０＞が確定され、ラッチ
制御信号ＰＤＯＬＬＴがアサートされて、読み出しデー
タＤＯＵＴ＜３：０＞が確定される。その後、データＭ
ＯＵＴ＜３：０＞はセレクタ３５で選択されてシリアル
データＭＸＯＵＴとして出力される。
【００２５】図６にはメモリブロックにＣＡＳレイテン
シ４が指定されている場合にライト動作に続けてリード
動作されるときの動作タイミングが示される。図７には
メモリブロックにＣＡＳレイテンシ４が指定されている
場合にリード動作に続けてライト動作されるときの動作
タイミングが示される。
【００２６】ライト動作では、カラムアドレスストロー
ブ信号ＣＡＳの変化に応答してメモリセルアレイ１０に
並列データを書込む前に、予めメモリブロックに入力さ
れた直列データＷＤ０〜ＷＤ３を入力ラッチ制御信号Ｄ
ＩＮＬＴ＜０＞〜ＤＩＮＬＴ＜３＞に同期してを並列デ
ータに変換する動作を完了していなければならない。リ
ード動作ではカラムアドレスストローブ信号ＣＡＳの変
化に応答してメモリセルアレイから並列データＭＯＵＴ
＜３：０＞を読み出した後、に並列・直列変換の時間を
要してメモリブロックから直列データＤＯＵＴ＜０＞〜
ＤＯＵＴ＜３＞を出力する。
【００２７】このとき、図６に示されるように、ライト
動作に続けてリード動作が指示されると、ライト動作の
ための直列データを予めメモリブロックに順次直列に入
力する動作と、リード動作による直列データをメモリブ
ロックから出力する動作とはオーバラップされない。こ
れに対し、図７に示されるように、リード動作に続けて
ライト動作が指示されると、リード動作による直列デー
タをメモリブロックから出力する動作に並行して、ライ
ト動作のための直列データを予めメモリブロックに順次
直列に入力する動作を行わなければならない。即ち、メ
モリブロックからの直列データ出力タイミングとメモリ
ブロックへの直列データ入力タイミングとがオーバラッ
プする。このような場合であっても、メモリブロックの
直列データ入力経路２０と直列データ出力経路２９とを
独立に持つから、そのようなオーバラップに対してデー
タの衝突は無く、効率的なアクセスが可能になる。
【００２８】以上説明したメモリブロックの構成は前記
メモリブロックＭＢＫ０〜ＭＢＫｎに共通である。図１
のメモリコントローラＭＣＯＮＴはメモリブロックの選
択信号ＭＡＣＳＥＬを入力し、この選択信号ＭＡＣＳＥ
Ｌで選択された一若しくは複数個のメモリブロックに対
して、前記シリアル入力データＷＤ、シリアル出力デー
タＭＵＸＯＵＴ、ロウアドレス信号ＲＡＳＡＤＲ、ロウ
アドレスストローブ信号ＲＡＳ、カラムアドレス信号Ｃ
ＡＳＡＤＲ、カラムアドレスストローブ信号ＣＡＳ、ラ
イトイネーブル信号ＷＥ、ＦＲＣＤ＜１：０＞、ＤＬＡ
Ｔ＜１：０＞、ＭＵＳＳＥＬ＜１：０＞を接続する。メ
モリコントローラＭＣＮＴの前記メモリインタフェース
部３側のデータ及び信号ＷＤ、ＭＵＸＯＵＴ、ＲＡＳＡ
ＤＲ、ＲＡＳ、ＣＡＳＡＤＲ、ＣＡＳ、ＷＥ、ＦＲＣＤ
＜１：０＞、ＤＬＡＴ＜１：０＞、ＭＵＸＳＥＬ＜１：
０＞に対して、メモリコントローラＭＣＮＴのメモリブ
ロック側のデータ及び信号ＷＤ、ＭＵＸＯＵＴ、ＲＡＳ
ＡＤＲ、ＲＡＳ、ＣＡＳＡＤＲ、ＣＡＳ、ＷＥ、ＦＲＣ
Ｄ＜１：０＞、ＤＬＡＴ＜１：０＞、ＭＵＳＳＥＬ＜
１：０＞は、クロック信号ＣＬＫに同期されている。
【００２９】以上の説明より明らかなように、ＣＡＳレ
イテンシが４の場合にはクロック信号ＣＬＫの６サイク
ル毎にロウアドレスストロイーブ信号ＲＡＳ，カラムア
ドレスストローブ信号ＣＡＳがローレベルにアサートさ
れる。ＣＡＳレイテンシが２の場合にはクロック信号Ｃ
ＬＫの４サイクル毎にロウアドレスストロイーブ信号Ｒ
ＡＳ，カラムアドレスストローブ信号ＣＡＳがローレベ
ルにアサートされる。前記メモリブロックＭＢＫ０〜Ｍ
ＢＫｎは前記クロック信号ＣＬＫの周期の複数倍の周期
で変化される前記カラムアドレスストローブ信号ＣＡＳ
が入力され、カラムアドレス信号ＣＡＳが変化されるサ
イクル毎に、メモリセルアレイ１０から読み出されクロ
ック信号ＣＬＫのサイクルに同期して並列・直列変換さ
れた複数の直列データがメモリブロックから出力され、
またクロック信号ＣＬＫのサイクルに同期してメモリブ
ロックに入力されて直・並列変換された並列データがメ
モリセルアレイ１０に書込まれる。このように、クロッ
ク信号ＣＬＫの複数サイクルに１回の割合でカラムアド
レスストローブ信号ＣＡＳを変化させるというアクセス
仕様によってメモリ動作の高速化を図ることが可能にな
る。
【００３０】上記クロック信号ＣＬＫの複数サイクルに
１回の割合でカラムアドレスストローブ信号を変化させ
るというアクセス仕様に対して、その仕様を満足するよ
うにカラムアドレスストローブ信号ＣＡＳを生成するこ
とが必要である。図１２のシステムではメモリインタフ
ェース部３が当該仕様を満足するようにカラムアドレス
ストローブ信号ＣＡＳを生成することになる。このと
き、周波数の高いクロック信号ＣＬＫを用いればそれに
応じてカラムアドレスストローブ信号ＣＡＳのサイクル
も短くなり、当該信号ＣＡＳを生成するタイミング余裕
も厳しくなってくる。したがって、ノイズなどの影響で
クロック信号ＣＬＫの波形が乱れたり、カラムアドレス
ストローブ信号ＣＡＳの波形が乱れたりすると、クロッ
ク信号ＣＬＫに対するカラムアドレスストローブ信号Ｃ
ＡＳの上記仕様を満足できない事態を生ずる虞がある。
この虞を未然に防止するために、前記カラムアドレスス
トローブ信号ＣＡＳのフォールエッジから前記並列・直
列変換回路２５に読み出しデータがラッチされるまでの
前記ＣＡＳレイテンシに応じて前記カラムアドレススト
ローブ信号ＣＡＳの新たな変化の入力を禁止するＣＡＳ
入力禁止回路４０を採用することができる。このＣＡＳ
入力禁止回路４０それ自体の詳細については後述する
が、このＣＡＳ入力禁止回路４０は、図１に例示される
ようにメモリコントローラＭＣＮＴに設けても、或いは
図８に例示されるように各メモリブロックＭＢＫ０〜Ｍ
ＢＫｎに配置してもよい。後者の場合にはＣＡＳ入力禁
止回路４０の必要な数は増えるが、カラムデコーダ１３
の近辺に配置できるから前記ＣＡＳ入力禁止回路４０の
効果に対する信頼性は前者よりも高い。
【００３１】前記ＣＡＳ入力禁止回路４０の詳細を図８
の例で説明する。図８は図１の構成に対してＣＡＳ入力
禁止回路４０の配置を除いて同じである。図１において
ＣＡＳ入力禁止回路４０から出力されるカラムアドレス
ストローブ信号を入力と区別するために便宜上ＩＣＡＳ
の符号を用いる。このカラムアドレスストローブ信号Ｉ
ＣＡＳが前記カラムデコーダ１３及び出力制御回路３０
に供給されている。
【００３２】図９には前記ＣＡＳ入力禁止回路４０の一
例が示される。ＣＡＳ入力禁止回路４０は、バッファ回
路４１と３個のラッチ回路４２〜４４の直列回路、セレ
クタ４５、ノアゲート４６、ナンドゲート４８，４９、
ノアゲート５０、及びインバータ５１，５２を有する。
ラッチ回路４２〜４４はクロック信号ＣＬＫのフォール
エッジに同期して入力をラッチする、例えばＤラッチで
構成され、カラムアドレスストローブ信号ＣＡＳのロー
レベル変化がバッファ回路４１及びラッチ回路４２〜４
４の直列回路に順次伝達される。前記セレクタ４５は前
記バッファ回路４１の出力ＣＤ１及びラッチ回路４２〜
４４の出力ＣＤ２〜ＣＤ４を入力し、その内の一つを前
記４ビットのレイテンシ設定デコード信号ＰＦＲＣＤ＜
３：０＞によって選択する。選択された信号は、前記ノ
アゲート４６を介してクロック信号ＣＬＫのローレベル
期間に出力され、出力された信号はインバータ５２で反
転されて信号ＣＡＳＥＣとされる。
【００３３】前記ナンドゲート４８，４９は相互に一方
の出力が他方に入力に帰還されたセット・リセット型の
フリップフロップを構成し、カラムアドレスストローブ
信号ＣＡＳがローレベルに変化されるとナンドゲート４
８の動作遅延時間を経過した後に信号ＣＡＳＥがハイレ
ベルに反転されて維持される。その間、カラムアドレス
ストローブ信号ＩＣＡＳは、信号ＣＡＳとＣＡＳＥの双
方がローレベルされる期間に呼応してパルス変化を１回
生ずる。この後、信号ＣＡＳＥがローレベルに反転され
ない限り、ＣＡＳが変化してもＩＣＡＳの変化は抑止さ
れる。この抑止状態は、前記信号ＣＡＳＥＣのローレベ
ルによってフリップフロップ４８，４９をリセットして
信号ＣＡＳＥをローレベルにすることによって解除され
る。この解除期間に信号ＣＡＳが立ち下がり変化したと
き、その変化が信号ＩＣＡＳに反映される。
【００３４】図１０にはＣＡＳ入力禁止回路４０による
動作タイミングが示される。同図の例はレイテンシ設定
信号ＦＲＣＤ＜１：０＞でＣＡＳレイテンシを４に設定
した場合である。カラムアドレスストローブ信号ＣＡＳ
がローレベルに変化されると（時刻ｔ１）、その直後の
クロック信号ＣＬＫのフォールエッジ（じこくｔ２）に
同期してカラムアドレスストローブ信号ＣＡＳの変化が
順次信号ＣＤ１〜ＣＤ４としてセレクタ４５に入力され
る。また、カラムアドレスストローブ信号ＣＡＳのロー
レベル変化はナンドゲート４８の動作遅延時間を経て信
号ＣＡＳＥをハイレベルに反転させ（時刻ｔ３）、その
状態はフリップフロップを構成するナンドゲート４９と
の協働作用で維持される。その間、カラムアドレススト
ローブ信号ＩＣＡＳは、信号ＣＡＳとＣＡＳＥの双方が
ローレベルされる期間に呼応してパルス変化を１回生ず
る。この後、信号ＣＡＳＥがローレベルに反転されない
限り、カラムアドレスストローブ信号ＣＡＳが変化して
もカラムアドレスストローブ信号ＩＣＡＳの変化は抑止
される。同図の例ではＣＡＳレイテンシが４に指定され
ているから、セレクタ４５が信号ＣＤ４を選択する。こ
れによって、信号ＣＤ４がローレベルに変化されると、
ノアゲート４６及びインバータ５２を介してからクロッ
ク信号ＣＬＫのローレベル期間に同期して、信号ＣＡＳ
ＥＣがローレベルにアサートされる（時刻ｔ４）。これ
によってナンドゲート４８，４９から構成されるフリッ
プフロップがリセットされ、信号ＣＡＳＥがローレベル
にされ（時刻ｔ５）、この解除期間に信号ＣＡＳが立ち
下がり変化すれば（時刻ｔ６）、その変化が信号ＩＣＡ
Ｓに反映される。図１０のＣＡＳレイテンシ４の例で
は、時刻ｔ３から時刻ｔ５までがＣＡＳ入力禁止サイク
ルになる。
【００３５】図１１にはバースト読み出し若しくはニブ
ルモードのようにカラムアドレスストローブ信号ＣＡＳ
による連続データ読み出しの動作タイミングが例示され
る。これもＣＡＳレイテンシに４を設定した場合であ
る。ロウアドレスストローブ信号ＲＡＳの1回の立ち下
がりで、３回カラムアドレスストローブ信号ＣＡＳを変
化させて３回連続データ読み出しを行っている。このと
き、前記ＣＡＳ入力禁止回路４０の作用により、ＣＡＳ
入力禁止期間が設けられるので、その間に、ノイズ等に
よってカラムアドレスストローブ信号ＣＡＳが不所望に
変化しても、それはカラムアドレスストローブ信号ＩＣ
ＡＳに反映されず、連続読み出し動作は正常に行われ
る。
【００３６】これにより、クロック信号のｎサイクルに
１回の割合でカラムアドレスストローブ信号を変化させ
るというアクセス仕様を外部からのカラムアドレススト
ローブ信号ＣＡＳが満足しない場合であっても誤動作を
防止することができる。
【００３７】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００３８】例えば、直列・並列変換及び並列・直列変
換ビット数は４ビットに限定されず適宜変更可能であ
る。また、メモリブロックと共に混載されるロジック部
は図１２に限定されない。本発明はロジック混載ＤＲＡ
Ｍに限定されず、ＤＲＡＭ単体の半導体集積回路にも適
用できることは言うまでも無い。
【００３９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００４０】すなわち、クロック信号の所定の複数サイ
クルに１回の割合でカラムアドレスストローブ信号を変
化させるというアクセス仕様によってメモリ動作の高速
化を図ることができる。
【００４１】また、クロック信号の所定の複数サイクル
に１回の割合でカラムアドレスストローブ信号を変化さ
せるというアクセス仕様を外部カラムアドレスストロー
ブ信号が満足しない場合であっても誤動作を防止する事
ができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路のメモリ部の詳細
な一例を示すブロック図である。
【図２】出力制御回路の一例を示すブロック図である。
【図３】出力制御回路によるデータラッチ制御の動作タ
イミングを例示するタイミングチャートである。
【図４】ＣＡＳレイテンシとして４を設定した場合のリ
ード動作タイミンを例示するタイミングチャートであ
る。
【図５】ＣＡＳレイテンシとして２を設定した場合のリ
ード動作タイミンを例示するタイミングチャートであ
る。
【図６】メモリブロックにＣＡＳレイテンシ４が指定さ
れている場合にライト動作に続けてリード動作されると
きの動作を例示するタイミングチャートである。
【図７】メモリブロックにＣＡＳレイテンシ４が指定さ
れている場合にリード動作に続けてライト動作されると
きの動作を例示するタイミングチャートである。
【図８】本発明に係る半導体集積回路のメモリ部の別の
例を示すブロック図である。
【図９】ＣＡＳ入力禁止回路の一例を示すブロック図で
ある。
【図１０】ＣＡＳ入力禁止回路による動作タイミングを
例示するタイミングチャートである。
【図１１】カラムアドレスストローブ信号による連続デ
ータ読み出しの動作を例示するタイミングチャートであ
る。
【図１２】本発明に係る半導体集積回路の一例を全体的
に示すブロック図である。
【符号の説明】
１ 半導体集積回路 ２ 演算制御処理部 ３ メモリインタフェース部 ４ メモリ部 ＣＬＫ クロック信号 ＭＣＮＴ メモリコントローラ ＭＢＫ１〜ＭＢＫｎ メモリブロック １０ メモリセルアレイ ＢＬ 相補ビットせん ＷＬ ワード線 ＲＡＳ ロウアドレスストローブ信号 ＣＡＳ カラムアドレスストローブ信号 １１ ロウデコーダ １２ カラムスイッチ回路 １３ カラムデコーダ １４ カラム選択回路 １７Ｗ ライトアンプ １７Ｒ メインアンプ ２０ 書込みデータ入力経路 ２１ 直列・並列変換回路 ３０ 出力制御回路 ４０ ＣＡＳ入力禁止回路 ＦＲＣＤ＜１：０＞ レイテンシ設定信号 ＰＤＯＬＴＴ ラッチ制御信号
フロントページの続き (72)発明者 片山 雅弘 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 横山 勇治 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 赤▲崎▼ 博 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 宮岡 修一 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 小林 徹 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5B024 AA03 AA15 BA21 BA29 CA11 CA16 CA18 5B079 BA20 BC03 CC20 DD05 DD06 DD20 5K047 AA12 GG03 GG08 GG45 LL05 MM24

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 メモリブロックを含む半導体集積回路で
    あって、選択端子がワード線に接続され、データ入出力
    端子がビット線に接続されたメモリセルを複数個有する
    メモリセルアレイと、 ロウアドレスストローブ信号の変化にクロック信号同期
    で応答してロウアドレス信号で指定されるワード線を選
    択するロウ選択回路と、 カラムアドレスストローブ信号の変化にクロック信号同
    期で応答してカラムアドレス信号で指定されるビット線
    を複数本並列に選択するカラム選択回路と、 外部からの直列データをクロック信号に同期して並列デ
    ータに変換する直列・並列変換回路と、 前記カラム選択回路で選択された複数本のビット線に前
    記直列・並列変換回路の出力を並列出力するライトアン
    プと、 前記カラム選択回路で選択された複数本のビット線から
    並列出力される並列データを増幅するメインアンプと、 メインアンプから供給される並列データをクロック信号
    に同期して直列データに変換する並列・直列変換回路
    と、を前記メモリブロックに含み、前記メモリブロック
    にクロック信号周期の複数倍の周期で変化される前記カ
    ラムアドレスストローブ信号が入力されるものであるこ
    とを特徴とする半導体集積回路。
  2. 【請求項２】 前記メモリブロックは、直列・並列変換
    回路の直列データ入力経路と、前記並列・直列変換回路
    の直列データ出力経路とを独立に備えて成るものである
    ことを特徴とする請求項１記載の半導体集積回路。
  3. 【請求項３】 前記カラムアドレスストローブ信号の変
    化に対するクロック同期タイミングの次から前記並列・
    直列変換回路のデータ入力が確定するまでの前記クロッ
    ク信号サイクル数相当のＣＡＳレイテンシに応じて前記
    カラムアドレスストローブ信号の新たな変化の入力を禁
    止するＣＡＳ入力禁止回路を更に含んで成るものである
    ことを特徴とする請求項１又は２記載の半導体集積回
    路。
  4. 【請求項４】 レイテンシ設定信号を入力して前記ＣＡ
    Ｓレイテンシを可変制御可能なＣＡＳレイテンシ制御回
    路を更に含み、このＣＡＳレイテンシ制御回路は、並列
    ・直列変換回路において前記メインアンプの並列出力を
    ラッチするタイミングを制御するものであることを特徴
    とする請求項３記載の半導体集積回路。
  5. 【請求項５】 前記ＣＡＳ入力禁止回路は、前記レイテ
    ンシ設定信号が意味するＣＡＳレイテンシに応じる期間
    経過の直前まで前記カラムアドレスストローブ信号の新
    たな変化の入力を抑止するものであることを特徴とする
    請求項４記載の半導体集積回路。
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