JP2002063792A

JP2002063792A - 半導体メモリおよびその制御方法

Info

Publication number: JP2002063792A
Application number: JP2000249392A
Authority: JP
Inventors: Yoshiaki Okuyama; 好明奥山; Shinya Fujioka; 伸也藤岡; Waichiro Fujieda; 和一郎藤枝
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2000-08-21
Filing date: 2000-08-21
Publication date: 2002-02-28
Also published as: US6477093B2; KR100623948B1; KR20020015269A; US20020024852A1

Abstract

(57)【要約】【課題】本発明は、半導体メモリに関し、アドレス信
号を内部回路に早く伝達し、アクセス時間を短縮するこ
と、およびアドレス信号のノイズによる誤動作を防止す
ることを目的とする。【解決手段】メモリセルの動作を指示する制御信号の
活性化前に、アドレス信号がデコーダまで伝達される。
このとき、デコーダは非活性化されている。この後、制
御信号の活性化後に、新たなアドレス信号の受け付けが
禁止され、同時にデコーダが活性化される。このため、
デコーダは、動作サイクルの早いタイミングで動作を開
始し、デコード信号を出力する。この結果、アクセス時
間が短縮される。また、新たなアドレス信号の受け付け
は、制御信号の活性化後に禁止される。このため、ノイ
ズ等による誤ったアドレス信号を、デコーダがデコード
することが防止され、誤動作が防止される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリを高
速に動作させる技術に関する。特に、本発明は、外部か
ら供給されるアドレス信号を内部回路に早く伝達する技
術に関する。

【０００２】

【従来の技術】一般に、半導体メモリに供給されるアド
レス信号は、アドレスバッファで受けた後、ラッチ回路
に保持され、デコーダに供給される。ラッチ回路は、外
部から供給されるチップセレクト信号等の制御信号によ
り制御されている。そして、デコーダが、保持されたア
ドレス信号をデコードすることで、動作すべきメモリセ
ルに対応するワード線およびコラム線が選択され、メモ
リセルに保持されているデータが読み出される。あるい
は、メモリセルにデータが書き込まれる。また、アドレ
ス信号のラッチ回路のない半導体メモリでは、アドレス
バッファが制御信号により制御されている。

【０００３】特開昭６１−１５３８９４号公報等では、
アドレス信号の内部回路への伝達を早くし、アクセス時
間の短縮を図った半導体メモリが開示されている。この
種の半導体メモリでは、制御信号は、アドレスバッファ
ではなくデコーダを制御している。外部から供給された
アドレス信号は、制御信号の制御を受けることなくデコ
ーダまで直接伝達される。このため、アドレス信号の内
部回路への伝達が早くなり、アクセス時間が短縮され
る。

【０００４】より具体的には、上記公報では、制御信号
は、アクセスタイムへの影響が小さいコラムアドレス信
号について、アドレスバッファおよびデコーダの両方を
制御し、アクセスタイムへの影響が大きいロウアドレス
信号について、デコーダのみを制御している。

【０００５】

【発明が解決しようとする課題】しかしながら、従来、
アドレス信号を内部回路に早く伝達するために、アドレ
スバッファおよびデコーダの両方を制御信号でどのよう
に制御するかについて、具体的な技術は開示されていな
い。

【０００６】また、制御信号でアドレスバッファを制御
せず、デコーダのみを制御する場合、外部から供給され
るアドレス信号は、常にデコーダに伝達されてしまう。
このため、デコーダの活性化期間中にシステム基板上で
発生したノイズ等によりアドレス信号が変化した場合、
その変化がロウデコーダまで直接伝達されてしまう。こ
の結果、複数のワード線が同時に選択され、誤動作する
おそれがあった。

【０００７】本発明の目的は、外部から供給されるアド
レス信号を内部回路に早く伝達し、半導体メモリのアク
セス時間を短縮することにある。本発明の別の目的は、
アドレス信号のノイズによる誤動作を防止することにあ
る。

【０００８】

【課題を解決するための手段】請求項１の半導体メモリ
では、アドレス入力回路は、メモリセルの動作を指示す
る制御信号が活性化される前に、外部からのアドレス信
号を内部に伝達し、制御信号が活性化された後に、新た
なアドレス信号の受け付けを禁止する。デコーダは、制
御信号の活性化前に非活性化されているため、このと
き、アドレス入力回路からデコーダに伝達されたアドレ
ス信号は、デコードされない。デコーダは、制御信号の
活性化後に活性化され、アドレス信号をデコードする。
このため、制御信号の活性化前にデコーダに供給されて
いるアドレス信号を使用して、デコーダは、動作サイク
ルの早いタイミングで動作を開始し、デコード信号を出
力する。この結果、アクセス時間が短縮される。

【０００９】新たなアドレス信号の受け付けは、制御信
号の活性化後に禁止される。このため、ノイズ等による
誤ったアドレス信号を、デコーダがデコードすることが
防止される。換言すれば、一つの動作サイクルにおいて
複数のアドレス信号がデコードされることが防止され
る。請求項２の半導体メモリでは、制御信号の活性化前
に供給されたアドレス信号は、アドレス入力回路に形成
された保持部で保持される。このため、新たなアドレス
信号の受け付けが禁止された後に、予め受けたアドレス
信号は、デコーダに確実に供給される。

【００１０】請求項３の半導体メモリでは、アドレス信
号の受け付けおよびデコーダの動作は、メモリセルから
読み出されるデータの外部への出力を制御する出力イネ
ーブル信号により制御される。このため、読み出しサイ
クル時間が短縮される。請求項４の半導体メモリでは、
アドレス信号の受け付けおよびデコーダの動作は、メモ
リセルに書き込まれるデータの外部への出力を制御する
書き込みイネーブル信号により制御される。このため、
書き込みサイクル時間が短縮される。

【００１１】請求項５の半導体メモリでは、アドレス信
号の受け付けおよびデコーダの動作は、内部回路を活性
化し動作可能な状態にするチップイネーブル信号により
制御される。このため、読み出しサイクル時間および書
き込みサイクル時間が短縮される。請求項６の半導体メ
モリでは、クロック非同期式のメモリにおいても、アド
レス信号の受け付け動作およびデコード動作が確実に制
御される。

【００１２】請求項７の半導体メモリの制御方法では、
メモリセルの動作を指示する制御信号の活性化前に、外
部からのアドレス信号がデコーダまで伝達される。この
とき、デコーダは非活性化されている。このため、制御
信号の活性化前に、アドレス信号をデコードしたデコー
ド信号が出力されることはない。この後、制御信号の活
性化後に、新たなアドレス信号の受け付けが禁止され、
同時にデコーダが活性化される。このため、請求項１と
同様に、早いタイミングでデコーダが動作を開始し、ア
クセス時間が短縮される。また、デコーダが誤ったアド
レス信号をデコードすることが防止される。

【００１３】

【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明の半導体メモリの一実
施形態を示している。

【００１４】この半導体メモリは、シリコン基板上にCM
OS技術を使用して、DRAMのメモリセルを有するFCRAM（F
ast Cycle RAM）として形成されている。FCRAMは、内部
動作を３つのステージに分け、それぞれのステージの動
作は、自己完結する。このため、データの入出力だけで
なく、アドレス等の取り込み動作、およびメモリコアの
動作についてもパイプライン処理できる。このパイプラ
イン処理により動作サイクルの短縮が図られる。この実
施形態のFCRAMは、SRAMインタフェースを採用してお
り、アドレス端子を非多重とし、行アドレスと列アドレ
スとを一度に入力する仕様にされている（SRAMコンパチ
ブル）。また、このFCRAMは、一般のSRAMと同様に、ク
ロック信号の不要なクロック非同期式のメモリである。
すなわち、このFCRAMを搭載するシステム基板のタイミ
ング設計は、SRAMを搭載する場合と同様にできる。各図
面において太線で示した信号線は、複数本で構成されて
いることを示している。先頭に“／”が付く信号および
末尾に“Ｘ”が付く信号は、負論理の信号（低レベル時
に活性化）を示している。

【００１５】FCRAMは、ロウアドレス信号A0〜A9に対応
するアドレス入力回路１０、プリデコーダ１２、ロウデ
コーダ１４と、コラムアドレス信号A10〜A19に対応する
アドレス入力回路１６、プリデコーダ１８、コラムデコ
ーダ２０、コラムスイッチ２２と、データ入出力信号DQ
0〜DQ15を入出力する入出力バッファ２４、入力データ
ラッチ/制御回路２６、出力データ制御回路２８と、セ
ンスアンプ３０、メモリセルアレイ３２と、制御信号
（チップイネーブル信号/CE1、CE2、書き込みイネーブ
ル信号/WE、下位バイト信号/LB、上位バイト信号/UB、
出力イネーブル信号/OE）の制御回路３４と、タイミン
グ制御回路３６、パワーダウン制御回路３８、リフレッ
シュ制御回路４０とを有している。ここで、チップイネ
ーブル信号/CE1、CE2は、FCRAMを活性化し、読み出し動
作または書き込み動作を行うときに、それぞれ低レベ
ル、高レベルにされる。書き込みイネーブル信号/WE
は、書き込み動作を行うときに低レベルにされる。出力
イネーブル信号/OEは、読み出し動作を行うときに低レ
ベルにされる。図の左側に示したアドレス信号A0〜A1
9、データ入出力信号DQ0〜DQ15、チップイネーブル信号
/CE1、CE2、書き込みイネーブル信号/WE、下位バイト信
号/LB、上位バイト信号/UB、および出力イネーブル信号
/OEは、パッドを介してFCRAMの外部から供給され、また
は外部に出力される信号である。

【００１６】ロウアドレス信号A0〜A9は、アドレス入力
回路１０、プリデコーダ１２、ロウデコーダ１４を介し
て、デコード信号（ワード線信号）としてメモリセルア
レイに伝達される。コラムアドレス信号A10〜A19は、ア
ドレス入力回路１６、プリデコーダ１８、コラムデコー
ダ２０を介してデコード信号（コラム線信号）として伝
達され、コラムスイッチ２２をオンする。

【００１７】入出力バッファ２４に供給されるデータ入
出力信号DQ0〜DQ15は、入力データラッチ/制御回路２
６、コラムスイッチ２２、およびセンスアンプ３０を介
してメモリセルアレイ３２に書き込まれる。メモリセル
アレイ３２から読み出されたデータ信号は、センスアン
プ３０で増幅され、出力データ制御回路２８および入出
力バッファ２４を介してデータ入出力信号DQ0〜DQ15と
して外部に出力される。

【００１８】入力回路３４は、制御信号/CE1、CE2、/W
E、/LB、/UB、/OEを論理演算し、内部制御信号を生成
し、生成した内部制御信号をパワーダウン制御回路３
８、タイミング制御回路３６に出力している。タイミン
グ制御回路３６は、チップイネーブル信号/CE1、CE2が
ともに活性化されたときに活性化される。活性化された
タイミング制御回路３６は、書き込みイネーブル信号/W
Eの活性化時に書き込み動作の制御を行い、出力イネー
ブル信号/OEの活性化時に読み出し動作の制御を行う。
タイミング制御回路３６は、下位バイト信号/LBの活性
化時にデータ入出力信号DQ0〜DQ7に対応する回路を活性
化し、上位バイト信号/UBの活性化時にデータ入出力信
号DQ8〜DQ15に対応する回路を活性化する。また、タイ
ミング制御回路３６は、アドレス入力回路１０に制御信
号RSIGAを出力し、プリデコーダ１２に制御信号RSIGBを
出力し、アドレス入力回路１６に制御信号CSIGAを出力
し、プリデコーダ１８に制御信号CSIGBを出力してい
る。制御信号RSIGA、RSIGB、CSIGA、CSIGBは、チップイ
ネーブル信号/CE1、CE2の活性化時に、出力イネーブル
信号/OEまたは書き込み制御信号/WEの活性化を受けて活
性化される。

【００１９】パワーダウン制御回路３８は、チップイネ
ーブル信号/CE1、CE2がともに低レベルにされたとき、
アドレス入力回路１０、１６、入出力バッファ２４を非
活性化し、各入力回路の初段のリーク電流を防止する。
リフレッシュ制御回路４０は、タイミング制御回路３
６、プリデコーダ１２、１８を制御し、内部でリフレッ
シュ要求が発生したときに、内部で生成したアドレス信
号に基づいてリフレッシュ動作を行う。

【００２０】図２は、アドレス入力回路１０（またはア
ドレス入力回路１６）の詳細を示している。ここでは、
ロウアドレス信号A0〜A19に対応するアドレス入力回路
１０についてのみ説明する。アドレス入力回路１０は、
アドレス信号A0〜A9をそれぞれ受けるアドレスバッファ
４２と、アドレス信号A0〜A9をそれぞれ保持するラッチ
回路４４とを有している。ラッチ回路４４は、アドレス
バッファ４２からのアドレス信号を受けるバッファ４４
ａと、CMOS伝達ゲート４４ｂと、２つのインバータの入
力と出力とを互いに接続したラッチ４４ｃと、ラッチし
たアドレス信号を内部アドレス信号A00X（またはA01X〜
A09X）として出力するバッファ４４ｄとを直列に接続し
ている。CMOS伝達ゲート４４ｂは、制御信号RSIGA（ま
たはCSIGA）が高レベルのときにオンする。

【００２１】図３は、プリデコーダ１２（またはプリデ
コーダ１８）の詳細を示している。ここでは、ロウアド
レス信号A0〜A19に対応するプリデコーダ１２について
のみ説明する。プリデコーダ１２は、３つのアドレス信
号（例えばA00X、A01X、A02X）をデコードする複数のデ
コーダ４６を有している。デコーダ４６は、アドレス信
号と同一の論理および反対の論理を出力するための複数
のインバータ４６ａと、制御信号RSIGBの高レベル時に
活性化され、アドレス信号をデコードする複数のAND回
路４６ｂと、AND回路４６ｂの出力を受け、デコード信
号RAA0Z〜RAA7Z（またはCAA0Z〜CAA7Z）としてそれぞれ
出力するバッファ４６ｃとを有している。

【００２２】図４は、上述したFCRAMの読み出し動作お
よび書き込み動作のタイミングを示している。この実施
形態では、チップイネーブル信号CE2は、システム基板
上でプルアップされ、常に高レベルにされている。破線
で示した波形は、従来のタイミングを示している。先
ず、読み出し動作では、アドレス信号A0〜A19（読み出
しアドレスRA0）がFCRAMに供給され（図４（ａ））、こ
の後、チップイネーブル信号/CE1が活性化される（図４
（ｂ））。ここで、出力イネーブル信号/OEおよび書き
込みイネーブル信号/WEがともに非活性化されているた
め、図１の制御信号RSIGA、CSIGAは高レベルにされ、制
御信号RSIGB、CSIGBは低レベルにされている（図４
（ｃ））。したがって、図２のラッチ回路４４のCMOS伝
達ゲート４４ｂはオンし、外部から供給されたアドレス
信号A0〜A19は、内部アドレス信号A00X〜A19Xとしてプ
リデコーダ１２、１８まで伝達される（図４（ｄ））。
このとき、図３に示したプリデコーダ１２、１８は、低
レベルの制御信号RSIGB、CSIGBをそれぞれ受けて非活性
化されているため、デコード信号RAA0Z〜RAA7Z、CAA0Z
〜CAA7Zは生成されない（図４（ｅ））。

【００２３】チップイネーブル信号/CE1の活性化から所
定の時間後に、出力イネーブル信号/OEが活性化される
（図４（ｆ））。図１のタイミング制御回路３６は、チ
ップイネーブル信号/CE1、CE2の活性化時に、出力イネ
ーブル信号/OEの活性化から所定の時間後に、制御信号R
SIGA、CSIGAを低レベルにし、制御信号RSIGB、CSIGBを
高レベルにする（図４（ｇ））。図２のラッチ回路４４
のCMOS伝達ゲート４４ｂは、低レベルの制御信号RSIG
A、CSIGAを受けてオフする。このため、以後、アドレス
信号A0〜A19の変化（ノイズ等の遷移エッジ）は、内部
に伝達されない（図４（ｈ））。ラッチ回路４４のラッ
チ４４ｃは、出力イネーブル信号/OEが活性化される前
に受けたアドレス信号A0〜A19を保持し、内部アドレス
信号A00X〜A19Xとして出力する。図３のデコーダ４６
は、高レベルの制御信号RSIGB、CSIGBを受けて活性化さ
れ、内部アドレス信号A00X〜A19Xのデコードを開始す
る。そして、デコード信号RAA0Z〜RAA7Zのいずれか、お
よびCAA0Z〜CAA7Zのいずれかが活性化される（図４
（ｉ））。ここで、上述したように、システム基板上で
発生したノイズ等によりアドレス信号が変化した場合に
も、その変化はプリデコーダ１２、１８まで伝達されな
いため、ワード線またはコラム線の多重選択等による誤
動作が防止される。

【００２４】活性化されたデコード信号（例えばRAA0
Z、CAA0Z）に応じて、所定のワード線およびコラム線が
選択され、図１のメモリセルアレイ３２のメモリセルか
らデータが読み出される。読み出されたデータRD0は、
センスアンプ３０で増幅され、出力データ制御回路２８
および入出力バッファ２４を介してデータ入出力信号DQ
0〜DQ15として出力される（図４（ｊ））。この後、出
力イネーブル信号/OEが非活性化され、読み出し動作が
完了する（図４（ｋ））。タイミング制御回路３６は、
出力イネーブル信号/OEの非活性化に対応して制御信号R
SIGA、CSIGAを高レベルにし、制御信号RSIGB、CSIGBを
低レベルにする（図４（ｌ））。

【００２５】この結果、チップイネーブル信号/CE1の活
性化から読み出しデータRD0が出力されるまでのチップ
イネーブルアクセス時間tCE、および出力イネーブル信
号/OEの活性化から読み出しデータRD0が出力されるまで
の出力イネーブルアクセス時間tOEは、従来に比べ短縮
される。チップイネーブルアクセス時間tCEおよび出力
イネーブルアクセス時間tOEが短縮されるため、読み出
しサイクル時間tRCを従来に比べ短縮することが可能に
なる。

【００２６】次に、書き込み動作では、読み出し動作と
同様に、アドレス信号A0〜A19（書き込みアドレスWA0）
がFCRAMに供給され（図４（ｍ））、この後、チップイ
ネーブル信号/CE1が活性化される（図４（ｎ））。外部
から供給されたアドレス信号A0〜A19は、高レベルの制
御信号RSIGA、CSIGAにより、内部アドレス信号A00X〜A1
9Xとしてプリデコーダ１２、１８まで伝達される（図４
（ｏ））。低レベルの制御信号RSIGB、CSIGBが低レベル
であるため、デコード信号RAA0Z〜RAA7Z、CAA0Z〜CAA7Z
は活性化されない（図４（ｐ））。

【００２７】チップイネーブル信号/CE1の活性化から所
定の時間後に、書き込みイネーブル信号/WEが活性化さ
れる（図４（ｑ））。図１のタイミング制御回路３６
は、チップイネーブル信号/CE1、CE2の活性化時に、書
き込みイネーブル信号/WEの活性化から所定の時間後
に、制御信号RSIGA、CSIGAを低レベルにし、制御信号RS
IGB、CSIGBを高レベルにする（図４（ｒ））。この制御
信号RSIGA、CSIGA、RSIGB、CSIGBの変化タイミングは、
読み出し動作の場合と異なっている。また、読み出し動
作と同様に、書き込みイネーブル信号/WEの活性化以
降、アドレス信号A0〜A19の変化（ノイズ等の遷移エッ
ジ）は、内部に伝達されない（図４（ｓ））。このた
め、アドレス信号A00X〜A19Xのノイズによる誤動作が防
止される。ラッチ回路４４のラッチ４４ｃは、出力イネ
ーブル信号/OEが活性化される前に受けたアドレス信号A
0〜A19を保持し、内部アドレス信号A00X〜A19Xとして出
力する。そして、内部アドレス信号A00X〜A19Xをデコー
ドしたデコード信号（例えばRAA7ZおよびCAA7Z）が活性
化される（図４（ｔ））。

【００２８】書き込みデータWD0は、書き込みイネーブ
ル信号/WEの非活性化より所定のセットアップ時間前
に、データ入出力信号DQ0〜DQ15としてFCRAMに供給され
る（図４（ｕ））。書き込みデータWD0は、図１の入出
力バッファ２４および入力データラッチ/制御回路２６
を介してコラムスイッチ２２に伝達される。そして、活
性化されたデコード信号RAA7Z、CAA7Zに応じて、所定の
ワード線およびコラム線が選択され、図１のメモリセル
アレイ３２のメモリセルに書き込みデータWD0が書き込
まれる。この後、タイミング制御回路３６は、書き込み
イネーブル信号/WEの非活性化に対応して制御信号RSIG
A、CSIGAを高レベルにし、制御信号RSIGB、CSIGBを低レ
ベルにする（図４（ｖ））。

【００２９】デコード信号RAA0Z〜RAA7Z、CAA0Z〜CAA7Z
の活性化タイミングが従来に比べ早くできるため、書き
込み動作に必要な書き込みパルス幅tWPを短くすること
が可能になる。その結果、書き込みイネーブル信号/WE
の活性化から次の書き込み動作の書き込みイネーブル信
号/WEの活性化までの書き込みサイクル時間tWCを従来に
比べ短縮することが可能になる。

【００３０】以上、本実施形態の半導体メモリでは、出
力イネーブル信号/OEおよび書き込みイネーブル信号/WE
の活性化に応答して、制御信号RSIGA、CSIGA、RSIGB、C
SIGBを変化させ、アドレス入力回路１０、１６およびプ
リデコーダ１２、１８を制御した。そして、出力イネー
ブル信号/OEおよび書き込みイネーブル信号/WEの活性化
前にプリデコーダ１２、１８に供給されている内部アド
レス信号A00X〜A19Xを使用して、動作サイクルの早いタ
イミングでデコーダの動作を開始した。このため、デコ
ード信号RAA0Z〜RAA7Z、CAA0Z〜CAA7Zの出力タイミング
を早くでき、出力イネーブルアクセス時間tOEおよび書
き込みパルス時間tWPを従来に比べ短縮できる。この結
果、読み出しサイクル時間tRCおよび書き込みサイクル
時間tWCを短縮することが可能になる。

【００３１】出力イネーブル信号/OEおよび書き込みイ
ネーブル信号/WEの活性化後に、新たなアドレス信号A0
〜A19の受け付けを禁止した。このため、プリデコーダ
１２、１８が誤った内部アドレス信号A00X〜A19Xをデコ
ードすることを防止できる。したがって、ワード線また
はコラム線の多重選択等によるFCRAMの誤動作を防止で
きる。アドレス入力回路１０、１６にラッチ４４ｃを形
成したので、新たなアドレス信号A0〜A19の受け付けが
禁止された後に、予め受けたアドレス信号A0〜A19をプ
リデコーダ１２、１８に確実に供給できる。

【００３２】このように、クロック非同期式のFCRAMに
おいても、アドレス信号A0〜A19の受け付け動作および
デコード動作を確実に制御できる。なお、上述した実施
形態では、本発明をSRAMインタフェースを備えたFCRAM
に適用した例について述べた。本発明はかかる実施形態
に限定されるものではない。例えば、本発明をSDRAM等
のDRAMあるいはSRAMに適用してもよい。

【００３３】以上、本発明について詳細に説明してきた
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。

【００３４】

【発明の効果】請求項１の半導体メモリ、請求項７の半
導体メモリの制御方法では、動作サイクルの早いタイミ
ングでデコーダの動作を開始できるため、アクセス時間
を短縮できる。また、デコーダが誤ったアドレス信号を
デコードすることを防止できる。

【００３５】請求項２の半導体メモリでは、新たなアド
レス信号の受け付けが禁止された後に、予め受けたアド
レス信号をデコーダに確実に供給できる。請求項３ない
し請求項５の半導体メモリでは、読み出しサイクル時間
または書き込みサイクル時間のすくなくとも一方を短縮
できる。請求項６の半導体メモリでは、クロック非同期
式のメモリにおいても、アドレス信号の受け付け動作お
よびデコード動作を確実に制御できる。

【図面の簡単な説明】

【図１】本発明の半導体メモリを示すブロック図であ
る。

【図２】図１のアドレス入力回路の詳細を示す回路図で
ある。

【図３】図１のプリデコーダの詳細を示す回路図であ
る。

【図４】本発明の半導体メモリの動作を示すタイミング
図である。

【符号の説明】１０、１６アドレス入力回路１２、１８プリデコーダ１４ロウデコーダ２０コラムデコーダ２２コラムスイッチ２４入出力バッファ２６入力データラッチ/制御回路２８出力データ制御回路３０センスアンプ３２メモリセルアレイ３４制御回路３６タイミング制御回路３８パワーダウン制御回路４０リフレッシュ制御回路４２アドレスバッファ４４ラッチ回路４６デコーダ A0〜A9 ロウアドレス信号 A00X〜A19X 内部アドレス信号 CAA0Z〜CAA7Z、RAA0Z〜RAA7Z デコード信号 /CE1、CE2 チップイネーブル信号 DQ0〜DQ15 データ入出力信号 /LB 下位バイト信号 /OE 出力イネーブル信号 RSIGA、RSIGB、CSIGA、CSIG B制御信号 /UB 上位バイト信号 /WE 書き込みイネーブル信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者藤枝和一郎神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内Ｆターム(参考） 5B024 AA03 AA15 BA17 BA18 BA21 CA07 CA11

Claims

【特許請求の範囲】

【請求項１】メモリセルの動作を指示する制御信号の
活性化前に、外部からのアドレス信号を内部に伝達し、
該制御信号の活性化後に、新たなアドレス信号の受け付
けを禁止するアドレス入力回路と、前記アドレス入力回路から伝達される前記アドレス信号
を受け、前記制御信号の活性化前に非活性化され、該制
御信号の活性化後に活性化されるデコーダとを備えてい
ることを特徴とする半導体メモリ。
【請求項２】請求項１記載の半導体メモリにおいて、前記アドレス入力回路は、前記制御信号の活性化前に受
けた前記アドレス信号を、該制御信号の活性化後に保持
する保持部を備えていることを特徴とする半導体メモ
リ。
【請求項３】請求項１記載の半導体メモリにおいて、前記制御信号は、前記メモリセルから読み出されるデー
タの外部への出力を制御する出力イネーブル信号である
ことを特徴とする半導体メモリ。
【請求項４】請求項１記載の半導体メモリにおいて、前記制御信号は、前記メモリセルに書き込まれるデータ
の取り込みを制御する書き込みイネーブル信号であるこ
とを特徴とする半導体メモリ。
【請求項５】請求項１記載の半導体メモリにおいて、前記制御信号は、内部回路を活性化し動作可能な状態に
するチップイネーブル信号であることを特徴とする半導
体メモリ。
【請求項６】請求項１記載の半導体メモリにおいて、この半導体メモリは、クロック非同期式であることを特
徴とする半導体メモリ。
【請求項７】メモリセルの動作を指示する制御信号の
活性化前に、外部からのアドレス信号をデコーダまで伝
達するとともに、該デコーダを非活性化し、前記制御信号の活性化後に、新たなアドレス信号の受け
付けを禁止するとともに、該デコーダを活性化すること
を特徴とする半導体メモリの制御方法。