KR20020015269A

KR20020015269A - 반도체 메모리 및 그 제어 방법

Info

Publication number: KR20020015269A
Application number: KR1020010044779A
Authority: KR
Inventors: 오쿠야마요시아키; 후지오카신야; 후지에다와이치로
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 2000-08-21
Filing date: 2001-07-25
Publication date: 2002-02-27
Also published as: US6477093B2; KR100623948B1; JP2002063792A; US20020024852A1

Abstract

본 발명은 반도체 메모리에 관한 것으로 어드레스 신호를 내부 회로에 빠르게 전달하여 액세스 시간을 단축하고 어드레스 신호의 노이즈에 의한 오동작을 방지하는 것을 목적으로 한다.

메모리 셀의 동작을 지시하는 제어 신호의 활성화 전에, 어드레스 신호가 디코더까지 전달된다. 이 때, 디코더는 비활성화되어 있다. 이 후 제어 신호의 활성화 후에 새로운 어드레스 신호의 수신이 금지되고, 동시에 디코더가 활성화된다. 이 때문에, 디코더는 동작 사이클이 빠른 타이밍에 동작을 시작하여 디코드 신호를 출력한다. 이 결과, 액세스 시간이 단축된다. 또한, 새로운 어드레스 신호를 수신하는 것은 제어 신호의 활성화 후에 금지된다. 이 때문에, 디코더가 노이즈 등에 의한 잘못된 어드레스 신호를 디코딩하는 것이 방지되어 오동작이 방지된다.

Description

반도체 메모리 및 그 제어 방법{SEMICONDUCTOR MEMORY AND METHOD OF OPERATING SAME}

본 발명은 반도체 메모리를 고속으로 동작시키는 기술에 관한 것이다. 특히, 본 발명은 외부로부터 공급되는 어드레스 신호를 내부 회로에 빠르게 전달하는 기술에 관한 것이다.

일반적으로, 반도체 메모리에 공급되는 어드레스 신호를 어드레스 버퍼가 수신한 후, 래치 회로에 유지되어 디코더에 공급된다. 래치 회로는 외부에서 공급되는 칩 셀렉트 신호 등의 제어 신호에 의해 제어되고 있다. 그리고, 디코더가 유지된 어드레스 신호를 디코딩함으로써, 동작하여야 할 메모리 셀에 대응하는 워드선 및 컬럼선이 선택되고 메모리 셀에 유지되어 있는 데이터가 판독된다. 혹은, 메모리 셀에 데이터가 기록된다. 또, 어드레스 신호의 래치 회로가 없는 반도체 메모리에서는 어드레스 버퍼가 제어 신호에 의해 제어되고 있다.

일본국 특허 공개 소61-153894호 공보 등에서는 어드레스 신호의 내부 회로로의 전달을 신속히 하여, 액세스 시간의 단축을 도모한 반도체 메모리가 개시되어 있다.

이런 종류의 반도체 메모리에서는 제어 신호가 어드레스 버퍼가 아닌 디코더를 제어하고 있다. 외부로부터 공급된 어드레스 신호는 제어 신호의 제어를 받지 않고 디코더까지 직접 전달된다. 이 때문에, 어드레스 신호의 내부 회로로의 전달이 빠르게 되어, 액세스 시간이 단축된다.

보다 구체적으로는 상기 공보에서는 제어 신호가 액세스 타임에의 영향이 적은 컬럼 어드레스 신호에 대해서 어드레스 버퍼 및 디코더 모두를 제어하고, 액세스 타임에의 영향이 큰 로우 어드레스 신호에 대해서 디코더만을 제어하고 있다.

그러나, 종래, 어드레스 신호를 내부 회로에 빠르게 전달하기 위해서, 어드레스 버퍼 및 디코더 모두를 제어 신호로 어떻게 제어할 지에 관해서 구체적인 기술은 개시되어 있지 않다.

또, 제어 신호로 어드레스 버퍼를 제어하지 않고 디코더만을 제어하는 경우, 외부로부터 공급되는 어드레스 신호는 항상 디코더에 전달되어 버린다. 이 때문에, 디코더의 활성화 기간 중에 시스템 기판 상에서 발생한 노이즈 등에 의해 어드레스 신호가 변화된 경우, 그 변화가 로우 디코더까지 직접 전달되어 버린다. 이 결과, 복수의 워드선이 동시에 선택되어, 오동작할 우려가 있었다.

본 발명의 목적은 외부로부터 공급되는 어드레스 신호를 내부 회로에 빠르게 전달하여, 반도체 메모리의 액세스 시간을 단축하는 데에 있다.

본 발명의 다른 목적은 어드레스 신호의 노이즈에 의한 오동작을 방지하는 데에 있다.

도 1은 본 발명의 반도체 메모리를 도시하는 블록도이다.

도 2는 도 1의 어드레스 입력 회로를 상세히 도시하는 회로도이다.

도 3은 도 1의 프리 디코더를 상세히 도시하는 회로도이다.

도 4는 본 발명의 반도체 메모리의 동작을 도시하는 타이밍도이다.

<도면의 주요부분에 대한 부호의 설명>

10, 16 : 어드레스 입력 회로

12, 18 : 프리 디코더

14 : 로우 디코더

20 : 컬럼 디코더

22 : 컬럼 스위치

24 : 입출력 버퍼

26 : 입력 데이터 래치/제어 회로

28 : 출력 데이터 제어 회로

30 : 감지 증폭기

32 : 메모리 셀 어레이

34 : 제어 회로

36 : 타이밍 제어 회로

38 : 파워 다운 제어 회로

40 : 리플래시 제어 회로,

42 : 어드레스 버퍼

44 : 래치 회로

46 : 디코더

A0∼A9 : 로우 어드레스 신호

A00X∼A19X : 내부 어드레스 신호

CAA0Z∼CAA7Z, RAA0Z∼RAA7Z : 디코드 신호

/CE1, CE2 : 칩 인에이블 신호

DQ0∼DQ15 : 데이터 입출력 신호

/LB : 하위 바이트 신호

/OE : 출력 인에이블 신호

RSIGA, RSIGB, CSIGA, CSIGB : 제어 신호

/UB : 상위 바이트 신호

/WE : 기록 인에이블 신호

제1항의 반도체 메모리에서는 어드레스 입력 회로는 메모리 셀의 동작을 지시하는 제어 신호가 활성화되기 전에 외부로부터의 어드레스 신호를 내부에 전달하고, 제어 신호가 활성화된 후에 새로운 어드레스 신호의 수신을 금지한다. 디코더는 제어 신호의 활성화 전에 비활성화되어 있기 때문에, 이 때, 어드레스 입력 회로에서 디코더로 전달된 어드레스 신호는 디코딩되지 않는다. 디코더는 제어 신호의 활성화 후에 활성화되어, 어드레스 신호를 디코딩한다. 이 때문에, 제어 신호의활성화 전에 디코더에 공급되고 있는 어드레스 신호를 사용하여, 디코더는 동작 사이클이 빠른 타이밍으로 동작을 시작하여, 디코드 신호를 출력한다. 이 결과, 액세스 시간이 단축된다.

새로운 어드레스 신호의 수신은 제어 신호의 활성화 후에 금지된다. 이 때문에, 노이즈 등에 의한 잘못된 어드레스 신호를 디코더가 디코딩하는 것이 방지된다. 바꾸어 말하면, 하나의 동작 사이클에 있어서 복수의 어드레스 신호가 디코딩되는 것이 방지된다.

제2항의 반도체 메모리에서는 제어 신호의 활성화 전에 공급된 어드레스 신호는 어드레스 입력 회로에 형성된 유지부에서 유지된다. 이 때문에, 새로운 어드레스 신호의 수신이 금지된 후에 미리 받은 어드레스 신호는 디코더에 확실하게 공급된다.

제3항의 반도체 메모리에서는 어드레스 신호의 수신 및 디코더의 동작은 메모리 셀로부터 판독되는 데이터의 외부에의 출력을 제어하는 출력 인에이블 신호에 의해 제어된다. 이 때문에, 판독 사이클 시간이 단축된다.

제4항의 반도체 메모리에서는 어드레스 신호의 수신 및 디코더의 동작은 메모리 셀에 기록되는 데이터의 외부에의 출력을 제어하는 기록 인에이블 신호에 의해 제어된다. 이 때문에, 기록 사이클 시간이 단축된다.

제5항의 반도체 메모리에서는 어드레스 신호의 수신 및 디코더의 동작은 내부 회로를 활성화하여 동작 가능한 상태로 하는 칩 인에이블 신호에 의해 제어된다. 이 때문에, 판독 사이클 시간 및 기록 사이클 시간이 단축된다.

제6항의 반도체 메모리에서는 클록 비동기식의 메모리에 있어서도 어드레스 신호의 수신 동작 및 디코딩 동작이 확실하게 제어된다.

제7항의 반도체 메모리의 제어 방법에서는 메모리 셀의 동작을 지시하는 제어 신호의 활성화 전에, 외부로부터의 어드레스 신호가 디코더까지 전달된다. 이 때, 디코더는 비활성화되어 있다. 이 때문에, 제어 신호의 활성화 전에, 어드레스 신호를 디코딩한 디코드 신호가 출력되는 일은 없다. 이 후, 제어 신호의 활성화 후에, 새로운 어드레스 신호의 수신이 금지되고, 동시에 디코더가 활성화된다. 이 때문에, 제1항과 같이 빠른 타이밍으로 디코더가 동작을 시작하여 액세스 시간이 단축된다. 또한, 디코더가 잘못된 어드레스 신호를 디코딩하는 것이 방지된다.

이하, 본 발명의 실시예를 도면을 이용하여 설명한다.

도 1은 본 발명의 반도체 메모리의 한 실시예를 나타내고 있다.

이 반도체 메모리는 실리콘 기판 상에 CMOS 기술을 사용하여, DRAM의 메모리 셀을 갖는 FCRAM(Fast Cycle RAM)으로서 형성되어 있다. FCRAM은 내부 동작을 3개의 스테이지로 나누고, 각각의 스테이지의 동작은 자체 완결된다. 이 때문에, 데이터의 입출력뿐만 아니라, 어드레스 등의 취득 동작 및 메모리 코어의 동작에 관해서도 파이프라인 처리할 수 있다. 이 파이프라인 처리에 의해 동작 사이클의 단축이 도모된다. 이 실시예의 FCRAM은 SRAM 인터페이스를 채용하고 있고, 어드레스 단자를 비다중(非多重)으로 하여 행 어드레스와 열 어드레스를 한번에 입력하는 사양으로 되어 있다(SRAM 컴퍼터블). 또한, 이 FCRAM은 일반적인 SRAM과 같이, 클록 신호가 불필요한 클록 비동기식 메모리이다. 즉, 이 FCRAM을 탑재하는 시스템 기판의타이밍 설계는 SRAM을 탑재하는 경우와 같은 식으로 할 수 있다. 각 도면에 있어서 굵은 선으로 나타낸 신호선은 복수의 라인으로 구성되어 있음을 나타내고 있다. 선두에 "/"가 붙은 신호 및 말미에 "X"가 붙은 신호는 부논리(負論理)의 신호(로우 레벨시에 활성화)를 나타내고 있다.

FCRAM은 로우 어드레스 신호(A0∼A9)에 대응하는 어드레스 입력 회로(10), 프리 디코더(12), 로우 디코더(14)와, 컬럼 어드레스 신호(A10∼A19)에 대응하는 어드레스 입력 회로(16), 프리 디코더(18), 컬럼 디코더(20), 컬럼 스위치(22)와, 데이터 입출력 신호(DQ0∼DQ15)를 입출력하는 입출력 버퍼(24), 입력 데이터 래치/제어 회로(26), 출력 데이터 제어 회로(28)와, 감지 증폭기(30), 메모리 셀 어레이(32)와, 제어 신호(칩 인에이블 신호(/CE1, CE2), 기록 인에이블 신호(/WE), 하위 바이트 신호(/LB), 상위 바이트 신호(/UB), 출력 인에이블 신호(/OE))의 제어 회로(34)와, 타이밍 제어 회로(36), 파워 다운 제어 회로(38), 리플래시 제어 회로(40)를 갖고 있다. 여기서, 칩 인에이블 신호(/CE1, CE2)는 FCRAM을 활성화하여 판독 동작 또는 기록 동작을 할 때에 각각 로우 레벨, 하이 레벨로 된다. 기록 인에이블 신호(/WE)는 기록 동작을 할 때에 로우 레벨로 된다. 출력 인에이블 신호(/OE)는 판독 동작을 할 때에 로우 레벨로 된다. 도면의 좌측에 도시한 어드레스 신호(A0∼A19), 데이터 입출력 신호(DQ0∼DQ15), 칩 인에이블 신호(/CE1, CE2), 기록 인에이블 신호(/WE), 하위 바이트 신호(/LB), 상위 바이트 신호(/UB) 및 출력 인에이블 신호(/OE)는 패드(pad)를 통해 FCRAM의 외부로부터 공급되고, 또는 외부로 출력되는 신호이다.

로우 어드레스 신호(A0∼A9)는 어드레스 입력 회로(10), 프리 디코더(12), 로우 디코더(14)를 통해, 디코드 신호(워드선 신호)로서 메모리 셀 어레이에 전달된다. 컬럼 어드레스 신호(A10∼A19)는 어드레스 입력 회로(16), 프리 디코더(18), 컬럼 디코더(20)를 통해 디코드 신호(컬럼선 신호)로서 전달되어, 컬럼 스위치(22)를 온시킨다.

입출력 버퍼(24)에 공급되는 데이터 입출력 신호(DQ0∼DQ15)는 입력 데이터 래치/제어 회로(26), 컬럼 스위치(22) 및 감지 증폭기(30)를 통해 메모리 셀 어레이(32)에 기록된다. 메모리 셀 어레이(32)로부터 판독된 데이터 신호는 감지 증폭기(30)에서 증폭되어 출력 데이터 제어 회로(28) 및 입출력 버퍼(24)를 통해 데이터 입출력 신호(DQ0∼DQ15)로서 외부로 출력된다.

입력 회로(34)는 제어 신호(/CE1, CE2, /WE, /LB, /UB, /OE)를 논리 연산하여, 내부 제어 신호를 생성하고, 생성한 내부 제어 신호를 파워 다운 제어 회로(38), 타이밍 제어 회로(36)로 출력하고 있다. 타이밍 제어 회로(36)는 칩 인에이블 신호(/CE1, CE2)가 함께 활성화되었을 때에 활성화된다. 활성화된 타이밍 제어 회로(36)는 기록 인에이블 신호(/WE)의 활성화시에 기록 동작 제어를 하고, 출력 인에이블 신호(/OE)의 활성화시에 판독 동작 제어를 한다. 타이밍 제어 회로(36)는 하위 바이트 신호(/LB)의 활성화시에 데이터 입출력 신호(DQ0∼DQ7)에 대응하는 회로를 활성화하고, 상위 바이트 신호(/UB)의 활성화시에 데이터 입출력 신호(DQ8∼DQ15)에 대응하는 회로를 활성화한다. 또, 타이밍 제어 회로(36)는 어드레스 입력 회로(10)에 제어 신호(RSIGA)를 출력하고, 프리 디코더(12)에 제어신호(RSIGB)를 출력하며, 어드레스 입력 회로(16)에 제어 신호(CSIGA)를 출력하고, 프리 디코더(18)에 제어 신호(CSIGB)를 출력하고 있다. 제어 신호(RSIGA, RSIGB, CSIGA, CSIGB)는 칩 인에이블 신호(/CE1, CE2)의 활성화시에, 출력 인에이블 신호(/OE) 또는 기록 제어 신호(/WE)의 활성화를 받아 활성화된다.

파워 다운 제어 회로(38)는 칩 인에이블 신호(/CE1, CE2)가 함께 로우 레벨로 되었을 때, 어드레스 입력 회로(10, 16), 입출력 버퍼(24)를 비활성화하여, 각 입력 회로의 초단의 누설 전류를 방지한다. 리플래시 제어 회로(40)는 타이밍 제어 회로(36), 프리 디코더(12, 18)를 제어하여, 내부에서 리플래시 요구가 발생했을 때에 내부에서 생성한 어드레스 신호에 기초하여 리플래시 동작한다.

도 2는 어드레스 입력 회로(10)(또는 어드레스 입력 회로(16))를 상세히 나타내고 있다. 여기서는 로우 어드레스 신호(A0∼A19)에 대응하는 어드레스 입력 회로(10)에 관해서만 설명한다.

어드레스 입력 회로(10)는 어드레스 신호(A0∼A9)를 각각 수신하는 어드레스 버퍼(42)와, 어드레스 신호(A0∼A9)를 각각 유지하는 래치 회로(44)를 갖고 있다. 래치 회로(44)는 어드레스 버퍼(42)로부터의 어드레스 신호를 받는 버퍼(44a)와, CMOS 전송 게이트(44b)와, 2개의 인버터의 입력과 출력을 서로 접속한 래치(44c)와, 래치한 어드레스 신호를 내부 어드레스 신호(A00X)(또는 A01X∼A09X)로서 출력하는 버퍼(44d)를 직렬로 접속하고 있다. CMOS 전송 게이트(44b)는 제어 신호(RSIGA)(또는 CSIGA)가 하이 레벨일 때에 온으로 된다.

도 3은 프리 디코더(12)(또는 프리 디코더(18))를 상세히 나타내고 있다. 여기서는, 로우 어드레스 신호(A0∼A19)에 대응하는 프리 디코더(12)에 관해서만 설명한다.

프리 디코더(12)는 3개의 어드레스 신호(예컨대 A00X, A01X, A02X)를 디코딩하는 복수의 디코더(46)를 갖고 있다. 디코더(46)는 어드레스 신호와 동일한 논리 및 반대의 논리를 출력하기 위한 복수의 인버터(46a)와, 제어 신호(RSIGB)의 하이 레벨시에 활성화되어 어드레스 신호를 디코딩하는 복수의 AND 회로(46b)와, AND 회로(46b)의 출력을 받아 디코드 신호(RAA0Z∼RAA7Z 또는 CAA0Z∼CAA7Z)로서 출력하는 버퍼(46c)를 갖고 있다.

도 4는 전술한 FCRAM의 판독 동작 및 기록 동작의 타이밍을 나타내고 있다. 이 실시예에서는 칩 인에이블 신호(CE2)는 시스템 기판 상에서 풀업되어 항상 하이 레벨로 되고 있다. 파선으로 나타낸 파형은 종래의 타이밍을 나타내고 있다.

우선, 판독 동작에서는 어드레스 신호(A0∼A19)[판독 어드레스(RA0)]가 FCRAM에 공급되고[도 4(a)], 이 후, 칩 인에이블 신호(/CE1)가 활성화된다[도 4(b)]. 여기서, 출력 인에이블 신호(/OE) 및 기록 인에이블 신호(/WE)가 함께 비활성화되고 있기 때문에, 도 1의 제어 신호(RSIGA, CSIGA)는 하이 레벨로 되고, 제어 신호(RSIGB, CSIGB)는 로우 레벨로 되고 있다[도 4(c)]. 따라서, 도 2의 래치 회로(44)의 CMOS 전송 게이트(44b)는 온으로 되고, 외부로부터 공급된 어드레스 신호(A0∼A19)는 내부 어드레스 신호(A00X∼A19X)로서 프리 디코더(12, 18)까지 전달된다[도 4(d)]. 이 때, 도 3에 도시한 프리 디코더(12, 18)는 로우 레벨의 제어 신호(RSIGB, CSIGB)를 각각 받아 비활성화되고 있기 때문에, 디코드신호(RAA0Z∼RAA7Z, CAA0Z∼CAA7Z)는 생성되지 않는다[도 4(e)].

칩 인에이블 신호(/CE1)의 활성화로부터 소정 시간 후에, 출력 인에이블 신호(/OE)가 활성화된다[도 4(f)]. 도 1의 타이밍 제어 회로(36)는 칩 인에이블 신호(/CE1, CE2)의 활성화시에 출력 인에이블 신호(/OE)의 활성화에서부터 소정 시간후에 제어 신호(RSIGA, CSIGA)를 로우 레벨로 하고, 제어 신호(RSIGB, CSIGB)를 하이 레벨로 한다[도 4(g)]. 도 2의 래치 회로(44)의 CMOS 전송 게이트(44b)는 로우 레벨의 제어 신호(RSIGA, CSIGA)를 받아 오프된다. 이 때문에, 이후, 어드레스 신호(A0∼A19)의 변화(노이즈 등의 천이 엣지)는 내부에 전달되지 않는다[도 4(h)]. 래치 회로(44)의 래치(44c)는 출력 인에이블 신호(/OE)가 활성화되기 전에 받은 어드레스 신호(A0∼A19)를 유지하여 내부 어드레스 신호(A00X∼A19X)로서 출력한다. 도 3의 디코더(46)는 하이 레벨의 제어 신호(RSIGB, CSIGB)를 받아 활성화되어, 내부 어드레스 신호(A00X∼A19X)를 디코딩 시작한다. 그리고, 디코드 신호(RAA0Z∼RAA7Z) 중의 어느 신호 및 디코딩 신호(CAA0Z∼CAA7Z) 중의 어느 신호가 활성화된다[도 4(i)]. 여기서, 전술한 바와 같이, 시스템 기판 상에서 발생한 노이즈 등에 의해 어드레스 신호가 변화된 경우에도 그 변화는 프리 디코더(12, 18)까지 전달되지 않기 때문에, 워드선 또는 컬럼선의 다중 선택 등에 의한 오동작이 방지된다.

활성화된 디코드 신호(예컨대 RAA0Z, CAA0Z)에 따라서, 소정의 워드선 및 컬럼선이 선택되어, 도 1의 메모리 셀 어레이(32)의 메모리 셀로부터 데이터가 판독된다. 판독된 데이터(RD0)는 감지 증폭기(30)에서 증폭되어, 출력 데이터 제어 회로(28) 및 입출력 버퍼(24)를 통해 데이터 입출력 신호(DQ0∼DQ15)로서 출력된다[도 4(j)]. 이 후, 출력 인에이블 신호(/OE)가 비활성화되어, 판독 동작이 완료된다[도 4(k)]. 타이밍 제어 회로(36)는 출력 인에이블 신호(/OE)의 비활성화에 대응하여 제어 신호(RSIGA, CSIGA)를 하이 레벨로 하고, 제어 신호(RSIGB, CSIGB)를 로우 레벨로 한다[도 4(l)].

이 결과, 칩 인에이블 신호(/CE1)의 활성화에서부터 판독 데이터(RDO)가 출력될 때까지의 칩 인에이블 액세스 시간(tCE) 및 출력 인에이블 신호(/OE)의 활성화에서부터 판독 데이터(RD0)가 출력될 때까지의 출력 인에이블 액세스 시간(tOE)은 종래에 비하여 단축된다. 칩 인에이블 액세스 시간(tCE) 및 출력 인에이블 액세스 시간(tOE)이 단축되기 때문에, 판독 사이클 시간(tRC)을 종래에 비하여 단축하는 것이 가능하게 된다.

이어서, 기록 동작에서는 판독 동작과 마찬가지로, 어드레스 신호(A0∼A19)[기록 어드레스(WA0)]가 FCRAM에 공급되고[도 4(m)], 이 후에 칩 인에이블 신호(/CE1)가 활성화된다[도 4(n)]. 외부로부터 공급된 어드레스 신호(A0∼A19)는 하이 레벨의 제어 신호(RSIGA, CSIGA)에 의해 내부 어드레스 신호(A00X∼A19X)로서 프리 디코더(12, 18)까지 전달된다[도 4(o)]. 로우 레벨의 제어 신호(RSIGB, CSIGB)가 로우 레벨이기 때문에, 디코드 신호(RAA0Z∼RAA7Z, CAA0Z∼CAA7Z)는 활성화되지 않는다[도 4(p)].

칩 인에이블 신호(/CE1)의 활성화로부터 소정 시간 후에 기록 인에이블 신호(/WE)가 활성화된다[도 4(q)]. 도 1의 타이밍 제어 회로(36)는 칩 인에이블 신호(/CE1, CE2)의 활성화시에 기록 인에이블 신호(/WE)의 활성화로부터 소정 시간 후에 제어 신호(RSIGA, CSIGA)를 로우 레벨로 하고, 제어 신호(RSIGB, CSIGB)를 하이 레벨로 한다[도 4(r)]. 이 제어 신호(RSIGA, CSIGA, RSIGB, CSIGB)의 변화 타이밍은 판독 동작의 경우와 다르다. 또, 판독 동작과 마찬가지로, 기록 인에이블 신호(/WE)의 활성화 이후, 어드레스 신호(A0∼A19)의 변화(노이즈 등의 천이 엣지)는 내부에 전달되지 않는다[도 4(s)]. 이 때문에, 어드레스 신호(A00X∼A19X)의 노이즈에 의한 오동작이 방지된다. 래치 회로(44)의 래치(44c)는 출력 인에이블 신호(/OE)가 활성화되기 전에 수신한 어드레스 신호(A0∼A19)를 유지하여 내부 어드레스 신호(A00X∼A19X)로서 출력한다. 그리고, 내부 어드레스 신호(A00X∼A19X)를 디코딩한 디코드 신호(예컨대 RAA7Z 및 CAA7Z)가 활성화된다[도 4(t)].

기록 데이터(WD0)는 기록 인에이블 신호(/WE)의 비활성화보다 소정 셋업 시간 전에, 데이터 입출력 신호(DQ0∼DQ15)로서 FCRAM에 공급된다[도 4(u)]. 기록 데이터(WD0)는 도 1의 입출력 버퍼(24) 및 입력 데이터 래치/제어 회로(26)를 통해 컬럼 스위치(22)에 전달된다. 그리고, 활성화된 디코드 신호(RAA7Z, CAA7Z)에 따라서, 소정의 워드선 및 컬럼선이 선택되어, 도 1의 메모리 셀 어레이(32)의 메모리 셀에 기록 데이터(WD0)가 기록된다. 이 후, 타이밍 제어 회로(36)는 기록 인에이블 신호(/WE)의 비활성화에 대응하여 제어 신호(RSIGA, CSIGA)를 하이 레벨로 하고, 제어 신호(RSIGB, CSIGB)를 로우 레벨로 한다[도 4(v)].

디코드 신호(RAA0Z∼RAA7Z, CAA0Z∼CAA7Z)의 활성화 타이밍을 종래에 비하여 빨리 할 수 있기 때문에, 기록 동작에 필요한 기록 펄스폭(tWP)을 짧게 하는 것이가능하게 된다. 그 결과, 기록 인에이블 신호(/WE)의 활성화에서부터 다음 기록 동작의 기록 인에이블 신호(/WE)의 활성화까지의 기록 사이클 시간(tWC)을 종래에 비하여 단축하는 것이 가능하게 된다.

이상, 본 실시예의 반도체 메모리에서는 출력 인에이블 신호(/OE) 및 기록 인에이블 신호(/WE)의 활성화에 응답하여 제어 신호(RSIGA, CSIGA, RSIGB, CSIGB)를 변화시키고, 어드레스 입력 회로(10, 16) 및 프리 디코더(12, 18)를 제어했다. 그리고, 출력 인에이블 신호(/OE) 및 기록 인에이블 신호(/WE)의 활성화 전에 프리 디코더(12, 18)에 공급되어 있는 내부 어드레스 신호(A00X∼A19X)를 사용하여, 동작 사이클이 빠른 타이밍으로 디코더의 동작을 시작했다. 이 때문에, 디코드 신호(RAA0Z∼RAA7Z, CAA0Z∼CAA7Z)의 출력 타이밍을 빨리 할 수 있어, 출력 인에이블 액세스 시간(tOE) 및 기록 펄스 시간(tWP)을 종래에 비하여 단축할 수 있다. 이 결과, 판독 사이클 시간(tRC) 및 기록 사이클 시간(tWC)을 단축하는 것이 가능하게 된다.

출력 인에이블 신호(/OE) 및 기록 인에이블 신호(/WE)의 활성화 후에, 새로운 어드레스 신호(A0∼A19)의 수신을 금지했다. 이 때문에, 프리 디코더(12, 18)가 잘못된 내부 어드레스 신호(A00X∼A19X)를 디코딩하는 것을 방지할 수 있다. 따라서, 워드선 또는 컬럼선의 다중 선택 등에 의한 FCRAM의 오동작을 방지할 수 있다.

어드레스 입력 회로(10, 16)에 래치(44c)를 형성했기 때문에, 새로운 어드레스 신호(A0∼A19)의 수신이 금지된 후에, 미리 받은 어드레스 신호(A0∼A19)를 프리 디코더(12, 18)에 확실하게 공급할 수 있다.

이와 같이, 클록 비동기식의 FCRAM에 있어서도 어드레스 신호(A0∼A19)의 수신 동작 및 디코딩 동작을 확실하게 제어할 수 있다.

또한, 전술한 실시예에서는, 본 발명을 SRAM 인터페이스를 갖춘 FCRAM에 적용한 예에 관해서 설명했다. 본 발명은 이러한 실시예에 한정되는 것은 아니다. 예컨대, 본 발명을 SDRAM 등의 DRAM 혹은 SRAM에 적용하더라도 좋다.

이상, 본 발명에 관해서 상세히 설명하였지만, 상기한 실시예 및 그 변형 실시예는 발명의 일례에 지나지 않으며, 본 발명이 이에 한정되는 것은 아니며, 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 분명하다.

제1항의 반도체 메모리, 제7항의 반도체 메모리의 제어 방법에서는 동작 사이클이 빠른 타이밍으로 디코더의 동작을 시작할 수 있기 때문에, 액세스 시간을 단축할 수 있다.

또, 디코더가 잘못된 어드레스 신호를 디코딩하는 것을 방지할 수 있다.

제2항의 반도체 메모리에서는 새로운 어드레스 신호의 수신이 금지된 후에, 미리 받은 어드레스 신호를 디코더에 확실하게 공급할 수 있다.

제3항 내지 제5항의 반도체 메모리에서는 판독 사이클 시간 또는 기록 사이클 시간의 적어도 한쪽을 단축할 수 있다.

제6항의 반도체 메모리에서는 클록 비동기식의 메모리에 있어서도, 어드레스 신호의 수신 동작 및 디코딩 동작을 확실하게 제어할 수 있다.

Claims

메모리 셀의 동작을 지시하는 제어 신호의 활성화 전에, 외부로부터의 어드레스 신호를 내부에 전달하고, 상기 제어 신호의 활성화 후에, 새로운 어드레스 신호의 수신을 금지하는 어드레스 입력 회로와,

상기 어드레스 입력 회로로부터 전달되는 상기 어드레스 신호를 수신하여 상기 제어 신호의 활성화 전에 비활성화되고, 상기 제어 신호의 활성화 후에 활성화되는 디코더를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 상기 어드레스 입력 회로는 상기 제어 신호의 활성화 전에 수신한 상기 어드레스 신호를 상기 제어 신호의 활성화 후에 유지하는 유지부를 갖추고 있는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 상기 제어 신호는 상기 메모리 셀로부터 판독되는 데이터의 외부로의 출력을 제어하는 출력 인에이블 신호인 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 상기 제어 신호는 상기 메모리 셀에 기록되는 데이터의 취득을 제어하는 기록 인에이블 신호인 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 상기 제어 신호는 내부 회로를 활성화하여 동작 가능한 상태로 하는 칩 인에이블 신호인 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 상기 반도체 메모리는 클록 비동기식인 것을 특징으로 하는 반도체 메모리.
메모리 셀의 동작을 지시하는 제어 신호의 활성화 전에 외부로부터의 어드레스 신호를 디코더까지 전달하는 동시에, 상기 디코더를 비활성화하고,

상기 제어 신호의 활성화 후에 새로운 어드레스 신호의 수신을 금지하는 동시에, 상기 디코더를 활성화하는 것을 특징으로 하는 반도체 메모리의 제어 방법.