KR0155040B1 - 데이타를 고속으로 독출할 수 있는 반도체기억장치 - Google Patents

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Abstract

øC발생회로(CG)가 열 어드레스 버퍼 제어신호(øC)를 열 어드레스 버퍼(CB)로 출력하여, 열 어드레스 버퍼(CB)는 차동증폭기(DA)의 동작기간 동안 래치 동작을 유지한다.
열 어드레스 버퍼(CB)는 열 어드레스 버퍼 제어신호(øC)에 응답하여 입력 어드레스 신호(AD)를 래치하여, 열 어드레스 신호(CAI)를 øD및 PAE 발생회로(DPG)로 출력한다.
øD및 PAE 발생회로(DPG)는 차동증폭기 활성화 신호(PAE)를 열 어드레스 신호(CAi) 및 열 어드레스 활성화 신호(/CE)에 따라 차동증폭기로(DA)로 출력한다.
차동증폭기(DA)는 차동증폭기 활성화 신호(PAE)에 응답하여 데이타 입출력선(IOi)로부터 입력된 데이타를 증폭하여 독출 데이타선(RDi)를 통하여 셀렉터(SE)로 출력한다.

Description

데이타를 고속으로 독출할 수 있는 반도체 기억장치
제1도는 본 발명의 실시예에 따른 반도체 기억장치의 구성을 나타내는 블록도이다.
제2도는 제1도에서 나타낸 독출회로 및 메모리 셀 어레이의 구성을 나타낸다.
제3도는 제1도의 제어회로의 구성을 나타내는 블록도이다.
제4도는 제3도의 øC발생회로의 구성을 나타내는 회로도이다.
제5도는 제3도의 øT발생회로의 구성을 나타내는 회로도이다.
제6도는 øC발생회로 및 øT발생회로의 동작을 설명하기 위한 제1타이밍도이다.
제7도는 øC발생회로 및 øT발생회로의 동작을 설명하기 위한 제2타이밍도이다.
제8도는 제3도의 셀렉터의 구성을 나타낸다.
제9도는 제3도의 출력 데이타 래치 및 출력버퍼의 구성을 나타내는 회로도이다.
제10도는 제3도의 출력버퍼의 구체적인 예의 구성을 나타내는 회로도이다.
제11도는 제1도의 반도체 기억장치의 동작을 설명하기 위한 제1타이밍도이다.
제12도는 제1도의 반도체 기억장치의 동작을 설명하기 위한 제2타이밍도이다.
제13도는 제1도의 제어회로의 다른 구체적 예의 구성을 나타내는 블록도이다.
제14도는 제13도의 셀렉터의 구성을 나타내는 회로도이다.
제15도는 제1도의 출력회로의 다른 구체적 예의 구성을 나타내는 블록도이다.
제16도는 제15도의 출력회로의 제1구체적 예를 나타내는 블록도이다.
제17도는 제15도의 출력회로의 제2구체적 예를 나타내는 블록도이다.
제18도는 제15도의 출력회로의 제3구체적 예를 나타내는 블록도이다.
제19도는 본 발명의 다른 실시예에 따른 반도체 기억장치의 구성을 나타내는 블록도이다.
제20도는 제19도의 제어회로 및 셀렉터의 구성을 나타내는 블록도이다.
제21도는 제20도의 셀렉터의 구성을 나타내는 회로도이다.
제22도는 제19도의 반도체 기억장치의 동작을 설명하기 위한 타이밍도이다.
제23도는 종래의 반도체 기억장치의 구성을 나타내는 블록도이다.
제24도는 제23도의 독출회로 및 메모리 셀 어레이의 구성을 나타내는 도면이다.
제25도는 제24도의 차동증폭기의 구성을 나타내는 회로도이다.
제26도는 제23도의 제어회로의 구성을 나타내는 블록도이다.
제27도는 제26도의 행 어드레스 버퍼의 구성을 나타내는 회로도이다.
제28도는 제26도의 øR발생회로의 구성을 나타내는 회로도이다.
제29도는 제26도의 열 액세스 활성화 신호 발생회로의 구성을 나타내는 회로도이다.
제30도는 제26도의 열 어드레스 버퍼의 구성을 나타내는 회로도이다.
제31도는 제26도의 øC발생회로의 구성을 나타내는 회로도이다.
제32도는 제26도의 øT발생회로의 구성을 나타내는 회로도이다.
제33도는 제26도의 øD및 PAE 발생회로의 구성을 나타내는 회로도이다.
제34도는 제33도의 열 어드레스 변화 검지 회로의 구성을 나타내는 회로도이다.
제35도는 제26도의 셀렉터의 구성을 나타내는 회로도이다.
제36도는 제26도의 출력 데이타 래치 및 출력버퍼의 구성을 나타내는 회로도이다.
제37도는 제23도의 반도체 기억장치의 동작을 설명하기 위한 제1타이밍도이다.
제38도는 제23도의 반도체 기억장치의 동작을 설명하기 위한 제2타이밍도이다.
제39도는 제23도의 반도체 기억장치의 문제점을 설명하기 위한 제1타이밍도이다.
제40도는 제23도의 반도체 기억장치의 문제점을 설명하기 위한 제2타이밍도이다.
제41도는 제23도의 반도체 기억장치의 문제점을 설명하기 위한 제3타이밍도이다.
본 발명은 반도체 장치, 특히, 기억된 데이타를 고속으로 독출하는 반도체 기억장치에 관한 것이다.
종래의 반도체 기억장치인 DRAM(Dynamic Random Acess Memory)을 그 구성을 나타낸 제23도를 참조하여 이하에 설명한다.
제23도를 참조하여, 반도체기억장치는 독출회로 RR0a∼RR3a, RR0b∼RR3b, RR0c∼RR3c, RR0d∼RR3d, 메모리 셀 어레이(memory cell array) M0a∼M3a, M0b∼M3b, M0c∼M3c, M0d∼M3d, 행 디코더(row decoder) RDa, RDb, 열 디코더(column decoder) CDa∼CDd, 셀렉터(selector) SEPa∼SEPd, 출력회로 DQPa∼DQPd, 제어회로 CCP, 행 어드레스 버퍼(row address buffer) RB, 열 어드레스 버퍼(column address buffer) CRB 및 프리디코더(predecoder) PD를 포함한다.
행 어드레스 버퍼 RB 및 열 어드레스 버퍼 CB에는 외부로부터 어드레스 신호 AD가 입력된다.
행 어드레스 버퍼 RB는 어드레스 신호 AD를 받아서 행 어드레스 신호 RAi를 출력한다.
열 어드레스 버퍼 CB는 어드레스 신호 AD를 받아서 열 어드레스 신호 CAi를 출력한다.
열 어드레스 신호 CAi는 프리디코더 PD에 입력된다. 프리디코더 PD는 열 어드레스 신호 CAi를 받아서 프리디코드 신호 Yi(i=0∼23)을 출력한다.
프리디코드 신호 Y0∼Y3 및 Y7은 독출회로 RR0a∼RR0d에 입력된다.
프리디코드 신호 Y0∼Y3 및 Y6은 독출회로 RR1a∼RR1d에 입력된다.
프리디코드 신호 Y0∼Y3 및 Y5은 독출회로 RR2a∼RR2d에 입력된다.
프리디코드 신호 Y0∼Y4는 독출회로 RR3a∼RR3d에 입력된다.
프리디코드 신호 Y0∼Y3는 독출회로 RR0a∼RR3a, RR0b∼RR3b, RR0c∼RR3c, RR0d∼RR3d에 대응하는 메모리 셀 어레이 M0a∼M3a, M0b∼M3b, M0c∼M3c, M0d∼M3d내의 데이타 입출력선 IO, /IO를 선택하기 위한 신호이다.
프리디코드 신호 Y4∼Y7은 독출회로 및 메모리 셀 어레이를 선택하기 위한 신호이다.
프리디코드 신호 Y0∼Y3는 셀렉터 SEPa∼SEPd에 입력된다.
프리디코드 신호 Y8∼Y23는 열 디코더 CDa∼CDd에 입력된다.
제어회로 CCP에는 행 어드레스 스트로브(strobe) 신호 /RAS, 열, 어드레스 스트로브 신호 /CAS가 외부로부터 입력된다.
제어회로 CCP는 각 입력신호에 응답하여 어드레스 변화 검지신호 ATD, 데이타 선택 제어신호 øD, 차동증폭기 활성화 신호 PAE, 데이타 전송 제어신호 øTP및 출력버퍼 활성화 신호 øE를 출력한다.
행 어드레스 신호 RAi는 행 어드레스 버퍼 RB로부터 행 디코더 RDa 및 RDb로 입력된다.
행 디코더 RDa, RDb는 행 어드레스 신호 RAi에 응답하여 메모리 셀 어레이내의 소정의 워드선을 활성화 시킨다.
열 디코더 CDa∼CDd는 프리디코드 신호 Y8∼Y23에 응답하여 메모리 셀 어레이내의 소정의 비트선을 선택한다.
선택된 워드선 및 비트선에 접속된 메모리의 데이타는 독출회로로 출력된다.
독출회로 RR0a∼RR3a는 독출 데이타선 RD0a∼RD3a를 통하여 셀렉터 SEPa에 접속된다.
셀렉터 SEPa는 독출 데이타선 RD0a∼RD3a로부터 프리디코드 신호 Y0∼Y3에 의해 선택된 독출 데이타선을 선택하고, 선택된 독출선의 신호를 출력 데이타 버스 RBUSa를 통하여 출력회로 DQPa로 출력한다.
출력회로 DQPa는 입력된 데이타를 래치하고, 외부로 데이타를 출력한다. 다른 독출회로들, 셀렉터들 및 출력회로들도 같은 구성과 동작을 갖는다.
다음에, 제23도에서 나타낸 독출회로 및 메모리 셀 어레이를 제24도를 참조하여 상세히 설명한다.
독출회로 RR0a 및 메모리 셀 어레이 M0a는 제24도에서 나타냈으며, 다른 독출회로들 및 메모리 셀 어레이들도 같은 구성을 갖으며 같은 방법으로 동작한다.
제24도를 참조하여, 메모리 셀 어레이 M0a는 메모리 셀을 구성하는 커패시터(capacitor) C41∼C44 및 N형 MOSFE인 트랜지스터 Q41∼Q44, 센스 앰프(sense amplifier, SA) SA0∼SA3, N형 MOSFET로 형성된 트랜스퍼 게이트(transfer gate) Q31∼Q38, 워드선 WLia 및 WLib, 비트선 BL0∼BL3(/ 는 상보(complementary)의 신호선이나 신호를 표시) 및 열 선택선 CSLi를 포함한다. 간략화하기 위하여, 메모리 셀, 워드선, 비트선, 및 열선택선은 제24도에서 일부분만 나타나 있다.
트랜지스터 Q41의 게이트는 워드선 WLia에 접속된다.
트랜시스터 Q41는 비트선 B20 및 커패시터 C41에 접속된다.
다른 커패시터 C42∼C44 및 트랜시스터 Q42∼Q44도 같은 방법으로 접속된다.
비트선 BL0 및 /BL0는 센스 앰프 SA0에 접속된다.
센스 앰프 SA0는 트랜스퍼 게이트 Q31 및 Q32를 통하여 데이타 입출력선 IO0, /IO0에 접속된다.
다른 센스 앰프 SA1∼SA3도 동양(同樣)의 방법으로 접속된다.
트랜스퍼 게이트 Q31∼Q38의 게이트는 열 선택선 CSLi에 접속된다.
상기의 구성에 따라서, 선택된 워드선 및 비트선에 접속된 메모리 셀 내의 데이타는 센스 앰프에 의해 증폭되어 트랜스퍼 게이트를 통하여 데이타 입출력선으로 출력된다.
다음에, 독출회로 RR0a를 설명한다. 제24도를 참조하여, 독출회로 RR0a는 차동증폭기(AMP) DA0∼DA3, AND 게이트 G61∼G64 및 N형 MOSFET인 트랜지스터 Q21∼Q28을 포함한다.
프리디코드 신호 Y0, Y7 및 차동증폭기 활성화 신호 PAE는 AND 게이트 G61에 입력된다.
AND 게이트 G61은 각 신호의 논리곱 트랜지스터 Q21, Q22 및 차동증폭기 DA0에 출력한다.
차동증폭기 DA0는 데이타 입출력선 IO0, /IO0에 접속되고, 또한 트랜지스터 Q21 및 Q22를 통하여 독출데이타선 RD0a, /RD0a에 접속된다.
상기의 구성에 따라서, 프리디코드 신호 Y0 및 Y7, 차동증폭기 활성화 신호 PAE는 모두 H레벨(logical high)이 될 때, 차동증폭기 DA0는 데이타 입출력선 IO0, /IO0를 통하여 입력된 신호를 증폭하여 트랜지스터 Q21 및 Q22를 통하여 독출 데이타선 RD0a, /RD0a로 출력한다.
다른 AND 게이트 G62∼G64, 트랜지스터 Q23∼Q28 및 차동증폭기 DA1∼DA3는 같은 방법으로 구성되고, 같은 동작을 수행한다.
상기의 구성에 따라서, 독출회로 RR0a는 프리디코드 신호 Y7에 의해서 선택되고, 프리디코드 신호 Y0∼Y3에 의해 선택된 차동증폭기 DA0∼DA3는 차동증폭기 활성화 신호 PAE가 활성화 상태가 될 때 증폭 동작을 수행한다.
메모리 셀 어레이 MA0a로부터 출력된 데이타는 독출 데이타선 RD0a∼RD3a, /RD0a∼/RD3a의 한 쌍으로 출력된다.
다른 독출회로 및 메모리 셀 어레이도 같은 구성을 갖으며, 같은 방법으로 동작한다.
다음에, 제24도의 차동증폭기를 제25도의 회로도를 참조하여 상세히 설명한다.
제25도를 참조하여, 차동증폭기 DA는 인버터 G71∼G74, P형 MOSFET인 트랜지스터 Q51∼Q54 및 N형 MOSFET인 트랜지스터 Q55∼Q57을 포함한다.
데이타 입출력선 IO, /IO를 통하여 입력된 데이타 신호는 트랜지스터 Q55 및 Q56의 게이트에 입력된다.
트랜지스터 Q55는 트랜지스터 Q57 및 Q52에 접속된다.
트랜지스터 Q57은 접지전위에 접속된다.
차동증폭기 활성화 신호 PAE는 트랜지스터 Q57의 게이트에 입력된다. 트랜지스터 Q52는 전원전압 VCC에 접속된다.
트랜지스터 Q52의 게이트는 트랜지스터 Q53과 트랜지스터 Q56의 접속점에 접속된다.
트랜지스터 Q51은 트랜지스터 Q52 및 Q55에 접속되고, 또한 전원전압 VCC에 접속된다.
트랜지스터 Q51의 게이트에는 차동증폭 활성화 신호 PAE가 입력된다. 인버터 G72는 인버터 G71 및 트랜지스터 Q51에 접속된다.
인버터 G72는 증폭된 데이타를 독출 데이타선 RDi로 출력한다.
트랜지스터 Q53, Q54, Q56 및 인버터 G73, G74는 상기와 같은 방법으로 접속된다.
인버터 G74는 증폭된 데이타를 출력 데이타선 /RDi로 출력한다.
상기의 구성에 따라서, 차동증폭기 활성화 신호 PAE가 L레벨(logical low)이 될 때, 독출 데이타선 RDi, /RDi의 데이타는 L레벨이 된다.
차동증폭기 활성화 신호 PAE가 H 레벨이 되고, 데이타 입출력선 IO가 상보(complementary)의 데이타 입출력선 /IO보다 높은 전위를 가질 때, 독출 데이타선 RD의 데이타는 L레벨이 되고, 상보 데이타선 /RD의 데이타는 H 레벨이 된다.
데이타 입출력선 IO의 전위가 데이타 입출력선 /IO의 전위보다 낮을 때, 독출 데이타선 RD의 데이타는 H레벨이 되고 독출 데이타선 /RD의 데이타는 L레벨이 된다.
상기의 동작에 따라서, 차동증폭기 DA는 차동증폭기 활성화 신호 PAE에 응답하여 데이타 입출력선 IO, /IO로부터 출력된 데이타 신호를 증폭하여 증폭된 데이타를 상호 상보관계에 있는 독출 데이타선 RDi, /RDi로 출력한다.
다음에, 제23도의 제어회로를 제26도의 블록도를 참조하여 설명한다.
제26도를 참조하여, 제어회로 CCP는 열 액세스 활성화 신호 발생회로 C1, øR발생회로 RG, øD및 PAE 발생회로 DPG, øC발생회로 CGP, øT발생회로 TGP 및 øE발생회로 EG를 설명한다.
행 어드레스 스트로브 신호 /RAS는 열 액세스 활성화 신호 발생회로 CEG에 입력된다.
열 액세스 활성화 신호 발생회로 CEG는 행 어드레스 스트로브 신호 /RAS에 응답하여 열 액세스 활성화 신호 /CE를 øD및 PAE 발생회로 DPG로 출력한다.
행 어드레스 스트로보 신호 /RAS는 øR발생회로 RG에 입력된다.
øR발생회로 RG는 행 어드레스 스트로브 신호 /RAS에 응답하여 행 어드레스 버퍼 제어신호 øR을 행 어드레스 버퍼 RB로 출력한다.
행 어드레스 버퍼 RB는 행 어드레스 버퍼 제어신호 øR에 응답하여 입력된 어드레스 신호 AD에 따라서 행 어드레스 신호 RAi를 래치하고 출력한다.
행 어드레스 스트로브 신호 /RAS 및 열 어드레스 스트로브 신호 /CAS는 øC발생회로 CGP로 입력된다.
øC발생회로 CGP는 행 및 열 어드레스 스트로브 신호 /RAS, /CAS에 응답하여 열 어드레스 버퍼 회로 신호 øCP를 열 어드레스 버퍼 CB로 출력한다.
열 어드레스 버퍼 CB는 열 어드레스 버퍼 제어신호 øCP에 응답하여 입력된 어드레스 신호 AD로부터의 열 어드레스 신호 CAi를 래치하고, 열 어드레스 신호 CAi를 øD및 PAE 발생회로 DPG 및 프리디코더 PD로 출력한다.
열 액세스 활성화 신호 /CE 및 열 어드레스 신호 CAi는 øD및 PAE 발생회로 DPG로 입력된다.
øD및 PAE 발생회로 DPG는 열 액세스 활성화 신호 /CE 및 열 어드레스 신호 CAi에 응답하여 차동증폭기 활성화 신호 PAE를 차동증폭기 DA로 출력한다.
그것에 의하여, 데이타 선택제어신호 øD는 셀렉터 SEP로 입력되고, 어드레스 변화검지신호 ATD가 출력된다.
프리디코더 PD는 열 어드레스 신호 CAi의 입력에 응답하여 프리디코드 신호 Yi를 셀렉터 SEP로 출력한다.
차동증폭기 DA는 데이타 입출력선 IOi를 통하여 입력된 데이타를 증폭하여 독출 데이타선 RDi를 통하여 셀렉터 SEP로 출력한다.
셀렉터 SEP는 데이타 전송 제어신호 øD에 응답하여 입력된 데이타를 래치하고, 프리디코드 신호 Yi에 응답하여 복수의 데이타로부터 소정 데이타를 독출 데이타버스 RBUS를 통하여 출력회로 DQP로 출력한다.
열 어드레스 스트로브 신호 /CAS는 øT발생회로 TGP로 입력된다. øT발생회로 TGP는 입력된 열 어드레스 스트로브 신호 /CAS를 지연시켜, 데이타 전송 제어신호 øTP를 출력 데이타 래치 DLP로 출력한다.
øE발생회로 EG는 출력버퍼 활성화 신호 øE를 소정의 타이밍에 출력버퍼 OBP로 출력한다.
출력회로 DQP는 출력 데이타 래치 DLP 및 출력 버퍼 OBP를 포함한다.
출력 데이타 래치 DLP는 데이타 전송제어신호 øTP에 응답하여, 독출 데이타버스 RBUS를 통하여 입력된 데이타를 래치하고, 이를 출력신호 OD로서 출력버퍼 OBP로 출력한다.
출력버퍼 OBP는 øE에 응답하여 입력된 출력신호 OD에 따라서 출력 데이타 DOUT를 출력한다.
상기의 구성에 따라서, 데이타 입출력선 IOi를 통하여 입력된 데이타는 소정의 타이밍에 차동증폭기 DA, 셀렉터 SEP 및 출력회로 DQP를 통하여 출력된다.
다음에, 제26도의 행 어드레스 버퍼를 제27도의 회로도를 참조하여 상세히 설명한다.
제27도를 참조하여, 행 어드레스 버퍼 RB는 N 형 MOSFET인 트랜지스터 Q61 및 인버터 G81∼G83을 포함한다.
행 어드레스 버퍼 제어신호 øR은 트랜지스터 Q61의 게이트로 입력된다.
트랜지스터 Q61은 인버터 G81 및 G82에 접속되고, 인버터 G81 및 G82는 인버터 G83에 접속된다.
상기의 구성에 따라서, 열 어드레스 버퍼 제어신호 øR이 H레벨이 될 때 트랜지스터 Q16은 ON되며, 이에따라 어드레스 신호 AD는 인버터 G81∼G83으로 구성된 래치회로에 의하여 래치되고 행 어드레스 신호 RAi로서 출력된다.
제26도의 øR발생회로를 제28도를 참조하여 상세히 설명한다.
제28도를 참조하여, øR발생회로 RG는 인버터 G84∼G86, NOR 게이트 G87 및 지연 커패시터 C51, C52를 포함한다.
행 어드레스 스트로브 신호 /RAS는 인버터 G84 및 NOR 게이트 G87로 입력된다. 인버터 G84는 커패시터 C51 및 C52에 접속된다.
커패시터 C51의 한 단자는 전원전압 VCC에 접속되고, 커패시터 C52의 한 단자는 접지전위에 접속된다.
인버터 G85는 NOR 게이트 G87에 접속된다.
NOR 게이트 G87은 인버터 G86에 접속된다.
인버터 G86은 행 어드레스 버퍼 제어신호 øR을 출력한다.
상기의 구성에 따라서, 행 어드레스 스트로브 신호 /RAS는 인버터 G84, G85 및 커패시터 C51, C52로 구성된 지연회로에 의하여 지연된다.
지연된 행 어드레스 스트로브 신호와 원래의 행 어드레스 스트로브 신호 /RAS와의 부정논리합(NOR)은 반전되어 행 어드레스 버퍼 제어신호 øR로서 출력된다.
다음에, 제26도의 열 액세스 활성화 신호 발생회로를 제29도의 회로도를 참조하여 상세히 설명한다.
제29도를 참조하여, 열 액세스 활성화 신호 발생회로 CEG는 인버터 G80∼G90, NOR 게이트 G91 및 지연 커패시터 C53, C54를 포함한다.
행 어드레스 스트로브 신호 /RAS는 인버터 G88 및 NOR 게이트 G91로 입력된다.
인버터 G88은 인버터 G89 및 커패시터 C53, C54에 접속된다.
커패시터 C53의 한 단자는 전원전압 VCC에 접속되고, 커패시터 C54의 한 단자는 접지전위에 접속된다.
인버터 G89는 인버터 G90에 접속된 NOR 게이트 G91에 접속된다. 인버터 G90은 열 액세스 활성화 신호 /CE를 출력한다.
상기의 구성에 따라서, 행 어드레스 스트로브 신호 /RAS는 인버터 G88, G89 및 커패시터 C54, C54로 구성된 지연회로에 의해 지연된다.
지연된 행 어드레스 스트로브 신호와 원래의 행 어드레스 스트로브 신호 /RAS의 부정논리합은 반전되어 열 액세스 활성화 신호 /CE로서 출력된다.
다음에, 제26도의 열 어드레스 버퍼를 제30도의 회로도를 참조하여 더욱 상세히 설명한다.
제30도를 참조하여, 열 어드레스 버퍼 CB는 N형 MOSFET인 트랜지스터 Q62 및 인버터 G101∼G103을 포함한다.
열 어드레스 버퍼 제어신호 øCP는 트랜지스터 Q62의 게이트로 입력된다.
어드레스 신호 AD는 트랜지스터 Q62로 입력된다.
트랜지스터 A62는 인버터 G101 및 G102에 접속된다.
인버터 G101 및 G102는 인버터 G103에 접속된다.
인버터 G103은 열 어드레스 신호 CAi를 출력한다.
상기 구성에 따라서, 열 어드레스 버퍼 활성화 신호 øCP가 H레벨이 될 때, 트랜지스터 Q62는 ON된다.
이에따라 어드레스 신호 AD는 인버터 G101∼G103으로 구성된 래치회로에 의해 래치되고 열 어드레스 신호 CAi로서 출력된다.
다음에, 제26도의 øC발생회로 CGP는 인버터 G104∼G106, AND 게이트 G107, NOR 게이트 G108 및 커패시터 C55, C56을 포함한다.
제31도를 참조하여, øC발생회로 CGP는 인버터 G104~G106, AND 게이트 G107, NOR 게이트 G108 및 커패시터 C55, C56을 포함한다.
열 어드레스 스트로브 신호 /CAS는 인버터 G104에 입력된다.
인버터 G104는 인버터 G105 및 AND 게이트 G107에 접속된다.
인버터 G105는 커패시터 C55, C56 및 인버터 G106에 접속된다.
커패시터 C55의 한 단자는 전원전압 VCC에 접속되고, 커패시터 C56의 한 단자는 접지전위에 접속된다.
인버터 G106은 AND 게이트 G107에 접속된다.
행 어드레스 스트로브 신호 /RAS는 NOR 게이트 G108에 입력된다.
AND 게이트 G107은 NOR 게이트 G108에 접속된다.
열 어드레스 버퍼 제어신호 øCP는 NOR 게이트 G108에 입력된다.
상기의 구성에 따라서, 열 어드레스 스트로브 신호 /CAS는 인버터 G104에 의해서 반전된다.
반전된 신호는 인버터 G105, G106 및 커패시터 C55, C56으로 구성된 지연회로에 의해서 지연된다.
지연된 신호와 원래의 반전된 신호의 논리곱은 AND 게이트 G107에서 취해진다.
AND 게이트 G107의 출력신호와 행 어드레스 스트로브 신호 /RAS의 부정논리합(NOR)은 열 어드레스 버퍼 제어신호 øC로서 출력된다.
다음에, 제26도의 øT발생회로를 제32도의 회로도를 참조하여 상세히 설명한다.
제32도를 참조하여, øT발생회로 TGP는 인버터 G109∼G111 및 지연 커패시터 C57, C58을 포함한다.
열 어드레스 스트로브 신호 /CAS는 인버터 G109에 입력된다.
인버터 G109는 커패시터 C57, C58 및 인버터 G110에 접속된다.
커패시터 C57의 한 단자는 전원전압 VCC에 접속된다.
커패시터 C58의 한 단자는 접지전위에 접속된다.
인버터 G110은 인버터 G111에 접속된다.
인버터 G111은 데이타 전송 제어신호 øTP를 출력한다.
상기의 구성에 따라서, 열 어드레스 스트로브 신호 /CAS는 인버터 G109, G110 및 커패시터 C57, C58로 구성된 지연회로에 의해서 지연된다.
지연된 신호는 인버터 G111에 의해 반전되어 데이타 전송 제어신호 øTP로서 출력된다.
다음에, 제26도의 øD및 PAE 발생회로를 제33도의 회로도를 참조하여 상세히 설명한다.
제33도를 참조하여, øD및 PAE 발생회로 DPG는 열 어드레스 변화 검지회로(CAT) CAT0∼CATn, 인버터 G112∼G120, AND 게이트 G121, NAND 게이트 G122, G123, NOR 게이트 G123, 지연 커패시터 C61∼C66 및 S-R 플립플롭 SRF를 포함한다.
열 어드레스 변화 검지회로 CAT0∼CATn에는 대응하는 열 어드레스 신호 CA0∼CAn이 입력된다.
열 어드레스 변화 검지회로 CAT0∼CATn은 열 어드레스 신호 CA0∼CAn의 변화를 검지하여 어드레스 신호 변화 검지 신호 CAT0∼CATn을 NOR 게이트 G124로 출력한다.
열 액세스 활성화 신호 /CE는 NOR 게이트 G124에 입력된다.
NOR 게이트 124는 인버터 G112에 접속된다.
NOR 게이트 G124는 열 액세스 활성화 신호 /CE와 열 어드레스 신호 변화 검지 신호CAT0∼CATn의 부정논리합(NOR)을 인버터 G112로 출력한다.
인버터 G112는 S-R 플립플롭 SRF의 셋트(set)단자 및 인버터 G113에 접속된다.
인버터 G112이 출력신호는 어드레스 변화 검지신호 ATD로서 출력된다.
인버터 G113은 AND 게이트 G121에 접속된다.
S-R 플립플롭 SRF의 출력단자 Q는 AND 게이트 G121에 접속된다..
AND 게이트 G121은 차동증폭기 활성화 신호 PAE를 출력한다.
인버터 G113은 NAND 게이트 G122에 접속된다.
S-R 플립플롭 SRF의 출력단자 Q는 NAND 게이트 G122 및 G123에 접속된다.
AND 게이트 G122는 커패시터 C65, C66 및 인버터 G118에 접속된다.
커패시터 C65의 한 단자는 전원전압 VCC에 접속되고, 커패시터 C66의 한 단자는 접지전위에 접속된다.
인버터 G118은 커패시터 C64, C63 및 인버터 G116에 접속된 인버터 G117에 접속된다.
커패시터 C63의 한 단자는 전원전압 VCC에 접속되고, 커패시터 C64의 한 단자는 접지전위에 접속된다.
인버터 G116은 인버터 G115 및 G119에 접속된다.
인버터 G115는 커패시터 C61, C62 및 인버터 G114에 접속된다.
커패시터 C61의 한 단자는 전원전압 VCC에 접속되고, 커패시터 C62의 한 단자는 접지전위에 접속된다.
인버터 G114는 S-R 플립플롭 SRF의 리셋(reset)단자 R에 접속된다.
인버터 G119는 NAND 게이트 G123에 접속된다.
NAND 게이트 G123은 인버터 G120에 접속된다.
인버터 G120은 데이타 선택 제어신호 øD를 출력한다.
다음에, 상기 øD및 PAE 발생회로의 동작을 설명한다.
행 어드레스 스트로브 신호 /RAS가 L레벨이 되어 일정시간 경과한 후에, L레벨의 열 액세스 활성화 신호 /CE가 열 액세스 활성화 신호 발생회로 CEG로부터 출력된다.
열 액세스 활성화 신호 /CE가 L레벨이 된 후에 적어도 하나의 열 어드레스 신호 CAi가 변화할 때, 대응하는 열 어드레스 신호 변화 검지 신호 CATi 일정시간 동안 H레벨이 된다.
그 결과, 어드레스 변화 검지신호 ATD 는 일정시간동안 H레벨에서 출력된다.
어드레스 변화 검지 신호 ATD가 H레벨이 될 때, S-R 플립플롭 SRF의 출력신호 Q는 H레벨이 된다.
그 후에, 어드레스 변화 검지 신호 ATD가 L레벨이 되어 일정시간 경과한 후에, 인버터 G114의 출력신호는 H레벨이 된다.
여기에서, S-R 플립플롭 SRF의 출력신호 Q는 L레벨로 리셋된다. 그러므로, 어드레스 변화 검지신호 ATD의 반전신호와 S-R 플립플롭 SRF의 출력신호 Q와의 논리곱(AND)인 차동증폭기 활성화 신호 PAE는 어드레스 변화 검지신호 ATD가 L레벨이 되어 일정시간 경과한 후에 H레벨이 된다.
나아가서, 행 어드레스 버퍼 제어신호 øD는 어드레스 변화 검지신호 ATD가 H레벨이 된 후, NAND 게이트 G123 및 인버터 G120의 지연시간에 의해 지연되어 H레벨이 된다.
그러므로, 데이타 선택 제어신호 øD는 L레벨이 된 차동증폭기 활성화 신호 PAE보다 먼저 인버터 G114, G115 및 커패시터 C61, C62의 지연시간에 의해 L레벨이 된다.
상기의 동작에 의해서, øD및 PAE 발생회로 DPG는 열 액세스 활성화 신호 /CE 및 열 어드레스 신호 CA0∼CAn에 응답하여 어드레스 변화 검지신호 ATD, 차동증폭기 활성화 신호 PAE 및 데이타 선택 제어신호 øD를 출력한다.
다음에, 제34도의 회로도를 참조하여 제33도의 열 어드레스 변화 검지회로를 더욱 상세히 설명한다.
제34도를 참조하여, 열 어드레스 변화 검지회로 CAT는 인버터 G131∼G134, NAND 게이트 G135, G137 및 NOR 게이트 G136을 포함한다.
열 어드레스 신호 CAi는 인버터 G131 및 NOR 게이트 G136에 입력된다.
인버터 G131은 인버터 G132 및 커패시터 C67, C68에 접속된다.
커패시터 C67의 한 단자는 전원전압 VCC에 접속된다.
커패시터 C68의 한단자는 접지전위에 접속된다.
인버터 G132는 인버터 G133에 접속된다.
인버터 G133은 NAND 게이트 G135 및 NOR 게이트 G136에 접속된다.
NAND 게이트 G135는 NAND 게이트 G137에 접속된다.
NOR 게이트 G136은 NAND 게이트 G137에 접속된 인버터 G134에 접속된다.
NAND 게이트 G137은 열 어드레스 신호 변화 검지 신호 CATi를 출력한다.
상기의 구성에 따라서, 열 어드레스 변화 검지회로 CAT는 열 어드레스 신호 CAi가 변화할 때, 일정시간동안 H레벨에서 열 어드레스 신호 변화 검지신호 CATi를 출력한다.
다음에, 제26도의 셀렉터 SEP를 제35도의 회로도를 참조하여 더욱 상세히 설명한다.
제35도를 참조하여, 셀렉터 SEP는 N형 MOSFET인 트랜지스터 Q61∼Q70 및 인버터 G141∼G148을 포함한다.
프리디코드 신호 Y0는 트랜지스터 Q61 및 Q61의 게이트로 입력된다.
독출 데이타선 RD0는 트랜지스터 Q61을 통하여 트랜지스터 Q69에 접속된다. 독출 데이타선 RD0와 상보인 독출 데이타선 /RD0는 트랜지스터 Q62를 통하여 트랜지스터 Q70에 접속된다.
상기와 같은 방법으로, 독출 데이타선 RD1∼RD3, /RD1∼/RD3는 트랜지스터 Q63∼Q68을 통하여 트랜지스터 Q69 및 Q70에 각각 접속된다.
데이타 선택 제어신호 øD는 트랜지스터 Q69 및 Q70의 게이트에 입력된다. 트랜지스터 Q69는 인버터 G141 및 G142에 접속된다.
인버터 G141 및 G142는 인버터 G143에 접속된다.
인버터 G143은 인버터 G144에 접속된다.
인버터 G144는 출력신호를 독출 데이타 버스 RBUS로 출력한다.
인버터 G145∼G148은 상기와 같은 방법으로 접속되고, 인버터 G148은 출력신호를 독출 데이타 버스 RBUS의 상보인 독출 데이타 버스 /RBUS로 출력한다.
상기의 구성에 따라서, 독출 데이타선 RD0∼RD3, /RD0∼/RD3를 통하여 차동증폭기로부터 출력된 신호는 프리디코드 신호 Y0∼Y3에 의해 선택된다.
선택된 신호는 데이타 선택 제어신호 øT가 H레벨에 이르고 있는 동안 인버터 G141, G142 및 인버터 G145, G146으로 구성된 래치회로로 입력된다.
입력된 신호는 반전되어 인버터 G143, G144 및 인버터 G147, G148을 통하여 독출 데이타 버스 RBUS, /RBUS로 출력된다.
다음에, 제26도의 출력 데이타 래치 및 출력버퍼를 제36도의 회로도를 참조하여 더욱 상세히 설명한다.
제36도를 참조하여, 출력 데이타 래치 DLP는 N형 MOSFET인 트랜지스터 Q71∼Q74 및 인버터 G151∼G156을 포함한다.
데이타 전송 제어신호 øTP는 트랜지스터 Q71 및 Q72의 게이트에 입력된다.
인버터 G151 및 G152는 트랜지스터 Q71을 통하여 독출 데이타 버스 RBUS에 접속된다.
인버터 G151 및 G152는 트랜지스터 Q73에 접속된다.
트랜지스터 Q73의 한 단자는 접지전위에 접속된다.
소정의 리셋 신호 øRE는 트랜지스터 Q73의 게이트로 입력된다.
인버터 G151 및 G152는 인버터 G153에 접속된다.
인버터 G153은 출력신호 OD를 출력버퍼 OBP로 출력한다.
트랜지스터 Q72, Q74 및 인버터 G154∼G156은 상기와 같은 방법으로 접속된다.
이에따라, 출력신호 OD와 상보인 출력신호 /OD는 출력버퍼 OBP로 출력된다.
상기의 구성에 따라서, 독출 데이타 버스 RBUS, /RBUS의 데이타는 데이타 전송 제어신호 øTP 가 H레벨이 되는 동안 인버터 G151∼G153, 인버터 G154∼G156으로 구성된 래치에 전달되고, 출력신호 OD, /OD로서 출력버퍼 OBP로 출력된다.
다음에, 출력버퍼 OBP를 설명한다. 제36도를 참조하여, 출력버퍼 OBP는 N형 MOSFET인 트랜지스터 Q75∼Q78, P형 MOSFET인 트랜지스터 Q79, 커패시터 C71, 인버터 G159, G160 및 NAND 게이트 G157, G158을 포함한다.
출력버퍼 활성화 신호 øE는 NAND 게이트 G157 및 G158에 입력된다.
출력신호 OD는 NAND 게이트 G157에 입력된다.
NAND 게이트 G157은 인버터 G159 및 트랜지스터 Q79, Q76의 게이트에 접속된다.
인버터 G159는 커패시터 C71에 접속된다.
커패시터 C71은 트랜지스터 Q75 및 Q79에 접속된다.
트랜지스터 Q75의 한 단자는 전원전압 VCC에 접속되고, 트랜지스터 Q75의 게이트는 전원전압 VCC에 접속된다.
트랜지스터 Q79는 트랜지스터 Q76 및 트랜지스터 Q77의 게이트에 접속된다. 트랜지스터 Q76의 한 단자는 접지전위에 접속된다.
트랜지스터 Q77은 전원전압 VCC및 트랜지스터 Q78에 접속된다.
출력신호 /OD는 NAND 게이트 G158에 접속된다.
NAND 게이트 G158은 인버터 G160에 접속된다.
인버터 G160은 트랜지스터 Q78의 게이트에 접속된다.
트랜지스터 Q78의 한 단자는 접지전위에 접속된다.
출력 데이타 DOUT는 트랜지스터 Q77와 Q78의 접속접으로부터 출력된다.
상기 구성에 따라서, 출력 데이타 래치 DLP로부터 출력된 출력신호 OD, /OD는 출력 버퍼 활성화 신호 øE가 H레벨이 되는 동안 출력 데이타 DOUT로서 출력핀(pin)으로 출력된다.
다음에, 제37도의 제1타이밍도를 참조하여 상기구조의 반도체 기억장치의 동작을 설명한다.
제37도를 참조하여, 시각 t1에서 행 어드레스 스트로브 신호 /RAS가 L레벨이 될 때, 어드레스 신호 AD의 행 어드레스 신호 R1이 확정된다.
그런다음, 시각T2에서 열 어드레스 스트로브 신호 /CAS가 L레벨이 될 때, 어드레스 신호 AD의 열 어드레스 신호 C2가 확정된다.
확정된 행 및 열 어드레스 신호에 응답하여 소정의 데이타가 메모리 셀로부터 독출되고, 시각 t4에서 출력데이타 D1이 출력된다.
그 후의 CAS 싸이클도 같은 방법으로 동작한다.
다음에 제38도의 제2타이밍도를 참조하여 제23도의 반도체 기억장치의 다른 동작을 설명한다.
제38도를 참조하여, 시각 t1에서 행 어드레스 스트로브 신호 /RAS가 L레벨이 될 때, 어드레스 신호 AD의 행 어드레스 신호 R1이 확정된다.
그런 후, 시각 t2에서 어드레스 신호 AD의 열 어드레스 신호 C1이 확정되고, 어드레스 C1이 확정된 시각 t2부터 액세스 시간 tAA가 경과된 시각 t4에서 출력 데이타 D1이 추력된다.
그런 후, 시각 t5에서 열 어드레스 스트로브 신호 /CAS가 H레벨이 될 때, 열 어드레스 신호 C2가 확정되고, 시각 t5부터 액세스 시간 tCPA가 경과한 시각 t7에서 출력 데이타 D2가 출력된다.
그 후의 싸이클도 상기와 같은 방법으로 동작한다.
상기의 구성을 갖는 종래의 반도체 기억장치는 독출동작을 고속화 할 때 다음의 문제점을 갖는다.
첫째, 독출 동작의 싸이클 시간을 단축할 때, 열 어드레스 신호 /CAS가 L레벨이 되는 시간이 단축되고, 다음의 문제점들이 발생된다.
먼저 H레벨이 데이타를 독출하는 경우를 설명한다.
제39도는 제23도에서 나타낸 반도체 기억장치의 문제점들을 설명하기 위한 제1타이밍도이다.
제39도를 참조하여, 시각 t1에서, 열 어드레스 스트로브 신호 /CAS가 L레벨이 될 때, 어드레스 신호 AD가 확정된다.
그 후에, 시각 t2에서, 열 어드레스 신호 CAi가 확정된다.
시각 t3에서, 프리디코드 신호 Yi가 확정된다.
그 후, t4에서, 어드레스 변화 검지신호 ATD가 H레벨이 된다.
시각 t6에서, 어드레스 변화 검지신호 ATD가 L레벨이 될 때, 차동증폭기 활성화 신호 PAE가 H레벨로 된다.
이것은 프리디코드 신호 Yi에 의해 선택된 차동증폭기 DA가 시각 t8에서 독출 데이타선 RDI에 L레벨의 출력신호를 출력하게 한다.
시각 t6에서, 셀렉터 SEP의 데이타 선택 제어신호 øD가 H레벨이 되기 때문에, L레벨의 신호가 독출 데이타 버스 RBUS로 전달된다.
그러나, 시각 t6에서 열 어드레스 스트로브 신호 /CAS가 H레벨로 되기 때문에, 시각 t7에서 열 어드레스 버퍼 제어신호 øCP가 H레벨로 된다.
그 결과, 제30도의 열 어드레스 버퍼 CB의 트랜지스터 Q62가 ON되고, 시각 t8에서 열 어드레스 신호 CAi가 변화 한다. 열 어드레스 신호 CAi의 이 변화는 시각 t9에서 프리디코드 신호 Yi를 변화시킨다.
그러므로, 셀렉터 SEP의 데이타 선택 제어신호 øD가 L레벨이 되는 시각 t10전의 시각 t9에서 프리디코드 신호 Yi에 의해 먼저 선택된 차동 증폭기 DA의 차동증폭기 활성화 신호 PAE가 L레벨이 된다.
그 결과, 셀렉터 SEP의 래치회로(인버터 G141 및 G142, 인버터 G145 및 G146)에 있는 데이타가 손실되어 독출 데이타 버스 RBUS의 신호가 L레벨로 된다.
그러므로, 출력 데이타 래치 OBP의 출력신호 OD 및 /OD가 L레벨이 되기 때문에, 출력버퍼 OBP는 하이 임피던스(high impedance)상태가 된다.
열 어드레스 스트로브 신호 /CAS가 L레벨이 되는 기간을 단출할 수 없기 때문에 열 어드레스 스트로브 신호 /CAS가 H레벨 이르는 기간을 L레벨이 되는 기간보다 짧게 할 필요가 있다.
나아가서, 반도체 기억장치의 고속화에 따라서 열어드레스 스트로브 신호 /CAS의 싸이클 시간을 단축할 수 있다면, 열 어드레스 스트로브 신호 /CAS가 H레벨이 되는 기간은 매우 짧게 된다.
짧은 펄스 파형을 PCB상에 전파시키기 위해서는 배선의 기생용량을 감소시킬 필요가 있다.
배선의 길이를 줄이기 위해서는 고가의 다기층 기판을 이용해야 한다.
열 어드레스 스트로브 신호 /CAS가 H레벨이 되는 시각 t6 후의 시각 t7에서 열 어드레스 버퍼 제어신호 øC가 H레벨이 될 때부터 어드레스 신호AD가 취입될 때 까지의 지연 시간이 너무 길다면, 어드레스 신호 AD는 어드레스 스트로브 신호 /CAS가 H레벨이 된 경우에도 취입되지 않는다.
그러므로, 제38도의 타이밍도에 나타낸바와 같이, 일정주기로 어드레스 신호 AD가 입력되는 경우에도 열 어드레스 스트로브 신호 /CAS가 H레벨이 된 뒤의 액세스 시간 tCPA가 지연되는 문제점이 발생한다.
다음의 문제점으로 종래의 반도체 기억장치에 있어서 H레벨의 데이타를 연속적으로 독출할 때 액세스 시간을 향상 시키기가 어렵다.
이 제2문제점을 제40도의 타이밍도를 참조하여 설명한다.
제40도를 참조하여, 시각 t1에서, 어드레스 신호 AD가 취입되면, 상기의 경우와 같이 시각 t7에서 차동증폭기 활성화 신호 PAE가 H레벨이 된다.
그 후에, 시각 t8에서, 독출 데이타선 RDi 및 /RDi의 데이타가 셀렉터 SEP 및 독출 데이타 버스 RBUS를 통하여 출력 데이타 래치 DLP로 전송되고, 출력 데이타 래치 DLP의 출력신호 OD는 H레벨이 된다.
여기에서, 출력버퍼 OBP에 있어서, 트랜지스터 Q75에 의해 VCC-Vth(Vth는 트랜지스터의 스레스홀드(threshold) 전압)으로 프리챠아지된 커패시터 C71의 전위는 인버터 G159의 출력 신호에 의해 더욱 승압되어 2VCC-Vth레벨이 된다.
그러므로, 출력버퍼 OBP의 출력 데이타 DOUT는 고속으로 VCC레벨이 되어 H레벨의 데이타가 출력된다.
다음의 싸이클에서, H레벨의 데이타를 독출하려고 할 때, 시각 t12에서 어드레스 신호 AD가 입력되고, 시각 t17에서 차동증폭기 활성화 신호 PAE가 H레벨이 된다.
시각 t18에서, 독출 데이타선 RDi, /RDi의 데이타는 셀렉터 SEP 및 독출 데이타버스 RBUS를 통하여 출력 데이타 래치 TLP로 전송된다.
시각 t17에서 데이타 전송 제어신호 øTP가 H레벨이 되기 때문에 차동증폭기 DA의 대기 상태의 레벨은 출력 데이타 래치 DLP로 전달된다.
그 결과, 출력 데이타 래치 DLP의 출력신호 OD 및 /OD가 L레벨이 되기 때문에 NAND 게이트 G175의 출력신호는 H레벨이 된다.
그러므로, 트랜지스터 Q76이 도통되어 트랜지스터 Q77의 게이트 전위가 일시적으로 접지전위가 된다.
시각 t18에서 다시 H레벨의 출력 데이타를 출력하기 위해서는 트랜지스터 Q77의 게이트 전위는 2VCC-Vth레벨로 다시 승압시키는 것이 필요하다.
커패시터 C71은 시각 t17부터 시각 t18까지의 짧은 시간동안 VCC-Vth 레벨로 급속 충전되어야 한다.
그러나, 커패시터 C71은 시각 t17부터 시각 t18까지의 짧은 시간동안 급속 충전될 수 없다.
트랜지스터 Q77의 게이트 전위가 충분하게 승압될 수 없기 때문에, 출력 버퍼 OBP의 출력레벨이 저하되는 문제점이 발생한다.
그러므로, 데이타 전송제어신호 øT를 차동증폭기 DA의 출력신호 RDi가 시각 t18에서 L레벨이 된 후 시각 t19에서 H레벨이 되게 하는것이 필요하다.
따라서, 차동증폭기 DA의 출력신호 RDi가 셀렉터 SEP 및 독출 데이타 버스 RBUS를 통하여 출력 데이타 래치 DLP에 도착하는 시간이 지연되어 액세스 시간이 지연되는 문제점이 발생한다.
종래 반도체 장치의 고속동작을 위해서는 제34도의 열 어드레스 변화 검지회로가 고속으로 동작되어야 한다.
입력 어드레스 신호 AD의 노이즈, 짧은 노이즈인 경우에도, 어드레스 변화 검지 신호 ATD로 전파된다.
다음에, 제41도의 제3타이밍도를 참조하여 H레벨의 데이타를 독출하는 경우에 있어서 이러한 제3문제점을 설명한다.
제41도를 참조하여, 시각 t1에서 어드레스 신호 AD가 입력될 때, 어드레스 변화 검지신호 ATD 및 데이타 선택 제어신호 øT는 시각 t2에서 H레벨로 된다. 시각 t3에서 어드레스 변화 검지신호 ATD가 L레벨로 될 때, 차동증폭기 활성화 신호 PAE는 H레벨이 된다.
시각 t4에서 독출 데이타 RD가 L레벨이 될 때, 데이타 선택 제어신호 øD가 H 레벨이 되기 때문에 독출 데이타선 RD의 데이타는 독출 데이타 버스 RBUS로 전달된다.
시각 t7에서 어드레스 신호 AD에 노이즈가 포함될 때, 노이즈는 시각 t8에서 어드레스 변화 검지신호 ATD로 전달된다.
노이즈는 또한 데이타 선택 제어신호 øD에서도 발생된다.
제32도에서 나타낸 øD및 PAE 발생회로 RPG의 S-R 플립플롭 SRF는 완전하게 반전되지 않는다.
그러므로, 시각 t9에서 노이즈가 없는 경우에, S-R 플립플롭 SRF의 출력신호는 L레벨이 된다.
그러므로, 차동증폭기 활성화 신호 PAE는 L레벨로 남아있게 된다.
시각 t8에서 데이타 선택 제어신호 øD에 노이즈가 포함되고, 차동증폭기 DA의 출력신호가 비활성화 상태에서 독출 데이타선 RD로 전달될 경우, 그 후에 차동증폭기 DA는 활성화 상태가 되지 않는다.
그러므로, 독출 데이타 버스 RBUS의 데이타는 손실되게 된다.
시각 t10에서 열 어드레스 스트로브 신호 /CAS가 L레벨이 될 때, 출력 버퍼 활성화 신호 øE는 시각 t11에서 H레벨이 된다.
시각 t12에서 데이타 전송 제어신호 øT가 H레벨이 되는 경우에도 독출 데이타 버스 RBUS 및 /RBUS는 L레벨이 되며, 출력 데이타 DOUT이 하이 임피던스 상태가 된다.
따라서, 고속동작이 실현될 수 없는 문제점이 있게된다.
본 발명의 제1목적은 데이타의 독출동작을 고속화 할 수 있는 반도체 기억장치를 제공하는 것이다.
본 발명의 제2목적은 어드레스 신호가 일정주기로 입력되고 열 어드레스 스트로브신호 /CAS가 H레벨이 되는 동안 어드레스가 확정될 때 액세스 시간을 지연하지 않고, 열 어드레스 스트로브 신호 /CAS가 L레벨이 되는 동안 어드레스가 확정될 때 열 어드레스 스트로브 신호 /CAS가 L레벨이 되는 시간을 증가 시키지 않으면서 오동작을 방지하는데 있다.
본 발명의 제3목적은 출력신호의 레벨 저하 및 액세스 시간의 지연없이 연속적으로 H레벨의 데이타를 독출하는데 있다.
본 발명의 제4목적은 오동작 없이 어드레스 변화 검지회로를 고속으로 동작시키는데 있다.
본 발명의 제1국면에 따른 반도체 기억장치는, 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 출력한다.
이 반도체 기억장치는 제어신호에 응답하여 열 어드레스 신호를 래치하는 열 어드레스 버퍼, 열 어드레스 버퍼에 의해 래치된 열 어드레스 신호에 따라 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 증폭하는 증폭기, 열 어드레스 버퍼가 래치동작을 유지하도록 지령된 래치지령상태에서 제어신호를 출력하는 제어신호 발생회로를 포함한다.
상기의 구성에 따라서, 열 어드레스 버퍼는 증폭기가 동작하는 동안 열 어드레스 신호를 래치한다.
그러므로, 열 어드레스 신호는 증폭기가 동작하는 동안에는 변화되지 않는다. 그러므로, 증폭기는 데이타를 고속으로 독출하는 경우에도 오동작하지 않는다. 따라서, 고속의 데이타 독출이 가능해 진다.
본 발명의 제2국면에 따른 반도체 기억장치는 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 출력하고, 열 어드레스 신호의 변화에 응답하여 동작하며, 상기 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 증폭하는 증폭기와 제어신호에 따라 증폭기로부터 출력된 데이타를 래치하는 출력데이타 래치회로 및 열 어드레스 스트로브 신호가 활성화 상태가 되고, 열 어드레스 신호변화로부터 소정시간 경과후에 상기 제어신호를 활성화 상태에서 출력하고, 증폭기의 동작이 종료된 제1상태나 열 어드레스 신호가 비활성화 상태가 되는 제2상태까지 제어신호의 활성화 상태를 유지하는 제어신호 발생회로를 포함한다.
상기의 구성에 따라서, 출력 데이타 래치 회로는 열 어드레스 스트로브 신호가 활성화 상태가 되고, 열 어드레스 신호의 변화로부터 일정시간 경과후에 활성화 상태가 된다.
이 출력데이타 래치회로의 활성화 상태는 증폭기의 동작이 종료된 제1상태나 열 어드레스 스트로브 신호가 비활성화 상태가 된 제2상태중 어느 한 상태가 될 때까지 활성화 상태를 계속 유지한다.
그러므로, 출력 데이타 래치 회로는 고속으로 데이타를 독출할 때에도 오동작 하지 않는다.
따라서, 고속의 데이타 독출이 가능해진다.
본 발명의 제3국면에 따른 반도체 기억장치는 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 출력하고, 열 어드레스 신호의 변화에 응답하여 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 증폭하는 복수의 증폭기, 열 어드레스 신호에 응답하여 프리디코드 신호를 출력하는 프리디코더, 프리디코드 신호에 응답하여 복수의 증폭기 중 소정 증폭기를 선택하고 선택된 증폭기로부터 데이타를 출력하는 셀렉터 및 셀렉터로부터 출력된 데이타를 래치하는 출력 데이타 래치를 포함한다.
셀렉터는 출력 데이타 래치회로가 셀렉터로부터 출력된 데이타를 래치할 때까지 프리디코드 신호를 유지하는 유지회로를 포함한다.
셀렉터는 유지회로에 의해 유지된 프리디코드 신호에 따라 복수의 증폭기로부터 소정 증폭기를 선택한다.
상기 구성에 따라서, 프리디코드 신호는 출력 데이타 래치회로가 셀렉터로부터 출력된 데이타를 래치할 때까지 유지된다.
이에 따라서, 소정 증폭기는 유지된 프리디코드 신호에 응답하여 복수의 증폭기로부터 선택된다.
셀렉터가 선택된 증폭기로부터 출력된 데이타를 출력하기 때문에 출력 데이타 래치회로가 오동작할 가능성은 없다.
따라서, 데이타는 고속으로 독출될 수 있다.
본 발명의 제4국면에 따른 반도체 기억장치는 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 출력하고, 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 증폭하여 서로 상보관계인 제1 및 제2출력신호를 출력하는 증폭기, 제어신호에 응답하여 제1 및 제2출력신호를 래치하는 증폭데이타 래치회로를 포함한다.
증폭기는 비활성화 상태시 제1전위에서 제1 및 제2출력신호를 출력하고, 활성화 상태시 제1 및 제2출력신호 중 어느 하나를 소정 메모리 셀의 데이타에 응답하여 제2전위에서 출력한다.
증폭 데이타 래치회로는 제1 및 제2출력신호가 제1전위에 도달할 때 유지동작을 유지하고, 제1 및 제2출력신호 중 어느 하나가 제2전위가 될 때 유지된 데이타를 변화시키고, 제1 및 제2출력신호가 제1전위가 되고, 제어신호가 활성화 상태가 될 때 비활성화 상태가 된다.
상기 구성에 따라서, 증폭 데이타 래치회로는 제1 및 제2출력신호가 제1전위가 될 때 유지동작을 계속하고, 제1 및 제2출력신호 중 어느 하나가 제2전위가 되면 유지된 데이타를 변화시키며, 제1 및 제2출력신호가 제1전위가 되고 제어신호가 비활성화 상태가 될 때 비활성화 된다.
그러므로, 증폭 데이타 래치회로가 오동작할 가능성은 없다. 따라서, 데이타는 고속으로 독출될 수 있다.
본 발명의 제5국면에 따른 반도체 기억장치는 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 출력하고, 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 증폭하여 서로 상보관계인 제1 및 제2 출력신호를 출력하는 증폭기 및 제어신호에 응답하여 제1 및 제2 출력신호를 래치하는 출력 데이타 래치회로를 포함한다.
출력데이타 래치회로는 제어신호가 활성화 상태가 되고 제1 및 제2 출력신호 중 어느 하나가 제2전위가 될 때 제1 및 제2출력신호를 래치한다.
상기 구성에 따라서, 출력 데이타 래치회로는 단지 제어신호가 활성화 상태가 되고, 제1 및 제2출력신호 중 어느 하나가 제2전위가 될 때 제1 및 제2출력신호를 래치한다.
그러므로, 출력데이타 래치회로는 오동작하지 않으며, 데이타는 고속으로 독출될 수 있다.
본 발명의 제6국면에 따른 반도체 기억장치는 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 출력하고, 소정의 메모리 셀의 데이타에 대응하는 출력신호를 출력하는 출력버퍼를 포함한다.
출력버퍼는 N형 MOSFET로 구성된 드라이버(driver) 트랜지스터, 한 단자가 드라이버 트랜지스터의 게이트에 접속된 제1 P형 MOSFET, 제1 P형 MOSFET의 다른 단자에 접속된 제1커패시터, 한 단자는 제1 P형 MOSFET의 다른 단자에 접속되고, 다른 단자에는 전원전압이 입력되는 제2 P형 MOSFET, 한 단자는 제2 P형 MOSFET의 백 게이트(back gate)에 접속되고, 다른 단자는 전원전압의 승압버전인 내부 고전압에 접속된 다이오드, 한 단자가 다이오드의 한 단자 및 제2 P형 MOSFET의 백 게이트에 접속된 제2커패시터를 포함한다.
제1커패시터는 전원전압에 의해서 제2 P형 MOSFET를 통하여 프리챠아지 된다.
제2커패시터는 내부 고전압에 의해서 다이오드를 통하여 프리챠아지 된다.
상기의 구성에 따라서, 드라이버 트랜지스터의 게이트 전위는 고전위로 승압되어 드라이버 트랜지스터의 도전도를 증가 시킨다.
그러므로, 드라이버 트랜지스터가 고속으로 동작될 수 있다.
그 결과, 출력버퍼는 고속으로 동작하고, 데이타는 고속으로 독출될 수 있다.
본 발명의 제7국면에 따른 반도체 기억장치는 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 출력하고, 메모리 셀의 데이타에 대응하는 입력신호를 받아서 제어신호에 따라 입력에 대응하는 출력신호를 출력하는 출력버퍼를 포함한다.
출력버퍼는 N형 MOSFET로 구성된 드라이버 트랜지스터, 한 단자가 드라이버 트랜지스터의 게이트에 접속된 P형 MOSFET로 구성된 스위칭 트랜지스터, 스위칭 트랜지스터의 다른 단자에 접속된 커패시터, 한 단자는 스위칭 트랜지스터의 다른 단자에 접속되고, 다른 단자에는 전원전압이 입력되는 N형 MOSFET로 구성된 프리챠아지 트랜지스터, 제어신호 및 입력신호 중 적어도 어느 하나가 비활성화 상태가 될 때 전원전압레벨의 신호를 전원전압의 승압버전인 내부고전압의 레벨로 변환하고, 내부고전압 레벨의 신호를 프리챠아지 트랜지스터의 게이트로 출력하는 레벨변환회로를 포함한다.
커패시터는 전원전압에 의해 프리챠아지 트랜지스터를 통하여 프리챠아지 된다.
상기 구성에 따라서, 드라이버 트랜지스터의 게이트 전위는 고 전위로 승압되어 드라이버 트랜지스터의 도전도는 증가된다.
그러므로, 드라이버 트랜지스터는 고속으로 동작할 수 있다.
따라서, 출력버퍼는 고속으로 동작하고, 데이타는 고속으로 독출 될 수 있다.
본 발명의 제8국면에 따른 반도체 기억장치는 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 출력하고, 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 증폭하는 복수의 증폭기, 프리디코드 신호에 응답하여 복수의 증폭기로부터 출력된 데이타를 선택하는 셀렉터, 셀렉터에 의해 선택된 데이타를 래치하는 출력 데이타 래치회로 및 출력 데이타 래치회로로부터 출력된 데이타를 출력하는 출력버퍼를 포함한다.
상기 구성에 따라서, 출력데이타 래치회로는 셀렉터의 뒤에 설비된다.
그러므로, 데이타가 출력 데이타 래치에 래치된 후 프리디코드 신호가 변화되는 경우에도 래치된 데이타는 변화하지 않고 출력 데이타 래치회로는 오동작하지 않는다. 따라서, 데이타는 고속으로 독출될 수 있다.
본 발명의 상기 목적 및 다른 목적, 특징, 국면 및 이점들은 도면과 결부하여 본 발명의 상세한 설명으로부터 더욱 명백해 진다.
[실시예]
다음에, DRAM의 도면을 참조하여 본 발명의 실시에를 설명한다.
제1도는 본 실시예에 따른 반도체 기억장치의 구성을 나타내는 블록도이다.
제1도에서 나타낸 반도체 기억장치는 제어회로 CC, 셀렉터 SEa∼SEd 및 출력회로 DQa∼DQd에 있어서 제23도에서 나타낸 반도체 기억장치와 다르다.
그외의 다른 구성은 제23도의 메모리 기억장치와 같고, 대응하는 부분은 동일한 부호를 갖는다.
그러므로, 동일한 부분의 설명은 생략한다.
제2도를 참조하여 제1도에서 나타낸 독출회로 및 메모리 셀 어레이를 설명한다.
제2도의 독출회로 및 메모리 셀 어레이가 제24도에서 나타낸 독출회로 및 메모리 셀 어레이와 다른점은 독출회로 R0a내의 AND 게이트 G61∼G64의 출력신호를 지연 시키는 지연회로(DC) D0∼D3이 부가되었다는 점이다.
그 이외의 다른부분은 같고, 동일 부분에는 동일 부호가 사용된다.
제2도에서 나타낸 독출회로 R0a는 AND 게이트 G61∼G64의 출력신호를 지연회로 D0∼D3에 의해 일정시간을 지연시키므로서 오동작이 방지된다.
다음에, 제어회로 CC, 셀렉터 SEa∼SEd 및 출력회로 DQa∼DQd를 상세히 설명한다.
먼저, 제어회로 CC를 제3도의 블록도를 참조하여 설명한다.
제3도를 참조하여, 제어회로 CC는 열 액세스 활성화 신호 발생회로 CEG, øR발생회로 RG, øD및 PAE 발생회로 DPG, øC발생회로 CG, øT발생회로 TG 및 øE발생회로 EG를 포함한다.
제3도에서 나타낸 열 액세스 활성화 신호 발생회로 CEG, øR발생회로 RG, øD 및 PAE 발생회로 DPG 및 øE발생회로 EG는 제26도에서 나타낸 것과 같은 구성을 갖으며, 같은 방법으로 동작한다.
그러므로, 그 설명은 생략한다.
다음에, 제3도에서 나타낸 øC발생회로 CG, øT발생회로 TG를 설명한다. øC발생회로 CG에는 외부로부터 입력된 행 어드레스 스트로브 신호 /RAS, 열 어드레스 스트로브 신호 /CAS, 열 액세스 활성화 신호 발생회로로부터 출력된 열 액세스 활성화 신호 /CE 및 øD및 PAE 발생회로 DPG로부터 출력된 어드레스 변화 검지 신호 ATD가 입력된다.
øC발생회로 CG는 각 입력신호에 응답하여 열 어드레스 버퍼 제어신호 øC를 열 어드레스 버퍼 CB 및 øT발생회로 TG로 출력한다.
열 어드레스 버퍼 CB는 열 어드레스 버퍼 제어신호 øC에 응답하여 입력 어드레스 신호 AD를 래치한다.
이에따라 열 어드레스 신호 CAi가 øD 및 PAE 발생회로 DPG, 프리디코더 PD로 출력된다.
øC발생회로 TG에는 외부로부터 입력된 열 어드레스 스트로브 신호 /CAS, øC발생회로 CG로부터 출력된 열 어드레스 버퍼 제어신호 øC및 øD및 PAE 발생회로에서 발생된 열 어드레스 변화 검지신호 ATD가 입력된다.
øT발생회로 TG는 각 입력신호에 응답하여 데이타 전송 제어신호 øT를 출력회로 DQ로 출력한다.
øD및 PAE 발생회로 DPG로부터 출력된 데이타 선택 제어신호 øD및 프리디코더 PD로부터 출력된 프리디코드 신호 Yi는 셀렉터 SE로 입력된다.
셀렉터 SE는 데이타 선택 제어신호 øD및 프리디코드 신호 Yi에 응답하여 독출 데이타 선 RDi를 통하여 차동 증폭기로부터 입력된 데이타를 선택하여 출력회로 DQ로 출력한다.
출력회로 DQ는 출력 데이타 래치 DL 및 출력버퍼 OB를 포함한다.
øT발생회로 TG로부터 출력된 데이타 전송 제어신호 øT및 øE발생회로 EG로부터 출력된 출력버퍼 활성화 신호 øE는 출력 데이타 래치 DL로 입력된다.
이에 응답하여 출력 데이타 래치 DL은 셀렉터 SE로부터 독출 데이타 버스 RBUS를 통하여 입력된 데이타를 래치하고 이를 출력버퍼 OB로 출력한다.
øE발생회로 EG로부터 출력된 출력버퍼 활성화 신호 øE는 출력버퍼 OB로 입력된다.
이에 응답하여 출력버퍼 OB는 출력 데이타 래치로부터 출력신호 OD를 받고, 이 출력신호 OD에 대응하는 출력 데이타 DOUT을 출력한다.
제4도를 참조하여 제3도의 øC발생회로를 상세히 설명한다.
제4도를 참조하여, øC발생회로 CG는 NOR 게이트 G1, G6, G7, NAND 게이트 G2∼G4, G8, AND 게이트 G5, 인버터 G9∼G13 및 지연 커패시터 C1∼C4를 포함한다.
외부에서 입력된 열 어드레스 스트로브 신호 /CAS 및 열 액세스 활성화 신호 발생회로 CEG로부터 출력된 열 액세스 활성화 신호 /CE는 NOR 게이트 G1에 입력된다.
NOR 게이트 G1은 NAND 게이트 G2에 접속된다.
NOR 게이트 G7 및 인버터 G9에는 øD및 PAE 발생회로 DPG로부터 출력된 어드레스 변화 검지신호 ATD가 입력된다.
인버터 G9는 커패시터 C1, C2 및 인버터 G10에 접속된다.
커패시터 C1의 한 단자는 전원 전압 VCC에 접속된다.
커패시터 C2의 한 단자는 접지전위에 접속된다.
인버터 G10은 NOR 게이트 G7에 접속된다.
NOR 게이트 G7은 인버터 G11에 접속된다.
인버터 G11은 NAND 게이트 G2 및 G4에 접속된다.
NAND 게이트 G2는 NAND 게이트 G3에 접속된다.
NAND 게이트 G3 및 G4의 입력측과 출력측은 교차 접속되어 플립플롭 회로를 형성한다.
NAND 게이트 G4는 NAND 게이트 G8에 접속된다.
NAND 게이트 G8에는 외부에서 입력된 열 어드레스 스트로브 신호 /CAS가 입력된다.
NAND 게이트 G8은 노드 N1의 신호와 열 어드레스 스트로브 신호 /CAS와의 부정논리합(NOR)을 취하여 내부 열 어드레스 스트로브 신호 ICAS를 출력한다.
NAND 게이트 G8은 인버터 G12 및 AND 게이트 G5에 접속된다.
인버터 G12는 커패시터 C3, C4 및 인버터 G13에 접속된다.
커패시터 C3의 한 단자는 전원전압 VCC에 접속된다.
커패시터 C4의 한 단자는 접지전위에 접속된다.
인버터 G13은 AND 게이트 G5에 접속된다.
AND 게이트 G5는 NOR 게이트 G6에 접속된다.
NOR 게이트 G6에는 외부에서 입력된 행 어드레스 스트로브 신호 /RAS가 입력된다.
NOR 게이트 G6는 AND 게이트 G5의 출력신호와 행 어드레스 스트로브 신호 /RAS와의 부정논리합(NOR)을 취하여 열 어드레스 버퍼 제어신호 øC를 출력한다.
제3도의 øT발생회로를 제5도를 참조하여 상세히 설명한다.
제3도를 참조하여, øT발생회로 TG는 인버터 G21∼G30, NAND 게이트 G31, G32, NOR 게이트 G33∼G35 및 지연 커패시터 C11∼C14를 포함한다.
인버터 G21에는 열 어드레스 스트로브 신호 /CAS가 입력된다.
인버터 G21은 커패시터 C11, C12 및 인버터 G22에 접속된다.
커패시터 C11의 한 단자는 전원전압 VCC에 접속된다.
커패시터 C12의 한 단자는 접지전위에 접속된다.
인버터 G22는 인버터 G25 및 NAND 게이트 G31에 접속된다.
인버터 G25는 NOR 게이트 G35에 접속된다.
인버터 G23에는 øC발생회로 CG로부터 출력된 열 어드레스 버퍼 제어신호 øC가 입력된다.
인버터 G23은 NOR 게이트 G35 및 인버터 G24에 접속된다.
인버터 G24는 커패시터 C11, C14 및 인버터 G27에 접속된다.
커패시터 C13의 한 단자는 전원전압 VCC에 접속된다.
커패시터 C14의 한 단자는 접지전위에 접속된다.
인버터 G27은 NOR 게이트 G35에 접속된다.
NOR 게이트 G35는 인버터 G26에 접속된다.
인버터 G26은 NAND 게이트 G32에 접속된다.
NAND 게이트 G31 및 G32의 출력측과 입력측은 교차 접속되어 플립플롭 회로를 형성한다.
NAND 게이트 G32는 NOR 게이트 G33에 접속된다.
NOR 게이트 G34 및 인버터 G28에는 øD및 PAE 발생회로로부터 어드레스 변화 검지신호 ATD가 입력된다.
인버터 G28은 인버터 G29에 접속된다.
인버터 G29는 NOR 게이트 G34에 접속된다.
NOR 게이트 G34는 인버터 G30에 접속된다.
인버터 G30은 NOR 게이트 G33에 접속된다.
NOR 게이트 G33은 노드 N4의 신호와 노드 N2의 신호와의 논리합(NOR)을 취하여 데이타 전송 제어신호 øT를 출력한다.
다음에, 상기와 øC발생회로 및 øT발생회로의 동작을 설명한다.
먼저, 열 어드레스 스트로브 신호 /CAS의 입상(立上)과 동시에 어드레스 신호 AD가 변화하는 경우의 동작을 제6도의 제1타이밍도를 참조하여 설명한다.
제6도를 참조하여, 시각 t1에서 행 어드레스 스트로브 신호 /RAS가 L레벨이 될 때, 열 어드레스 버퍼 제어신호 øC는 H 레벨이 된다.
시각 t2에서, 노드 N3는 제5도에서 나타낸 인버터 G24, G26 및 커패시터 C13, C14로 구성된 지연회로의 지연동작에 의해서 L레벨이 된다.
시각 t3에서 열 액세스 활성화 신호 /CE가 L레벨이 될 때, 어드레스 변화 검지신호 ATD는 L레벨이 된다.
시각 t4에서 열 어드레스 스트로브 신호 /CAS가 L레벨이 될 때, 어드레스 신호 AD는 변화한다.
그리고나서, 시각 t5에서 열 어드레스 버퍼 제어신호 øC가 L 레벨이 되고, 이에따라 어드레스 신호 AD는 열 어드레스 버퍼 CB에 의해서 래치된다.
시각 t4에서의 어드레스 신호 AD의 변화에 대응하여, 시각 t6에서 어드레스 변화 검지신호 ATD는 H레벨이 된다.
여기에서, øC발생회로의 노드 N1은 L레벨이 된다.
시각 t8에서 어드레스 변화 검지신호 ATD가 L레벨이 된 후, 노드 N1은 øC발생회로의 인버터 G9, G10, 커패시터 C1, C2로 구성된 지연회로의 지연시간후의 시각 t11까지 L레벨을 유지한다.
그러므로, 내부 열 어드레스 스트로브 신호 ICAS가 시각 t11에서 L레벨이 된다.
그 결과, 열 어드레스 스트로브 제어신호 /CAS가 시각 t9에서 H레벨이 되는 경우에도 열 어드레스 버퍼 제어신호 øC는 시각 t11까지 L레벨이 된다.
그러므로, 시각 t5의 어드레스 신호 AD는 계속 유지된다.
열 어드레스 스트로브 신호 /CAS가 시각 t4에서 L 레벨이 된후, øT발생회로의 인버터 G21, G22 및 커패시터 C11, C12로 구성된 지연회로의 지연시간후의 시각 t7에서 노드 N3는 H레벨이 되고, 노드 N4는 L레벨이 된다.
어드레스 변화 검지신호 ATD가 시각 t8에서 L레벨이 된후, 노드 N2는 øT발생회로의 인버터 G28, G29의 지연시간후의 시각 t10에서 L레벨이 된다.
그 결과, 데이타 전송 제어신호 øT는 H레벨이 된다.
시각 t11에서 열 어드레스 버퍼 제어신호 øC가 H레벨이 된 후, 시각 t12에서 노드 N3는 L레벨이 되고, 노드 N4는 H레벨이 된다.
그 결과, 데이타 전송 제어신호 øT는 L레벨이 된다.
시각 t11에서 열 어드레스 버퍼 제어신호 øC가 H레벨이 되기 때문에, 열 어드레스 버퍼 CB는 어드레스 신호 AD의 수용동작을 시작한다.
그런다음에, 시각 t13에서 AD가 변화할 때, 시각 t13에서 시각 t22의 기간에 t4에서 t13의 기간과 동일한 동작을 수행한다.
그러므로, 독출 데이타 차동 증폭기 DA로부터 출력된 독출 데이타선 RDi의 데이타가 셀렉터 SE 및 출력 데이타 버스 RBUS를 통하여 출력 데이타 래치 DL로 전송될 때까지 변화하지 않는다.
그러므로, 반도체 기억장치의 오동작을 방지할 수 있고, 고속의 데이타 독출을 가능하게 된다.
다음에, 열 어드레스 스트로브 신호 /CAS가 입하(立下)될 때 어드레스 신호 AD가 확정되는 경우의 동작을 제7도의 제2타이밍도를 참조하여 설명한다.
제7도를 참조하여, 시각 t1에서 행 어드레스 스트로브 신호 /RAS가 L레벨이 될 때, 열 어드레스 버퍼 제어신호 øC는 H레벨이 된다.
이에따라, 노드 N3는 øT발생회로 TG의 인버터 G24, G26 및 커패시터 C13, C14로 구성된 지연회로의 지연시간이 경과한 후의 시각 t2에서 L레벨이 된다.
그 후에, 시각 t3에서, 어드레스 신호 AD가 확정되고, 시각 t4에서, 열 액세스 활성화 신호 /CE가 L레벨로 되어, 어드레스 변화 검지신호 ATD가 L레벨이 된다.
그 후에, 시각 t5에서 열 어드레스 스트로브 신호 /CAS가 L레벨이 될 때, 노드 N1은 L레벨이 되고, 내부 열 어드레스 스트로브 신호 ICAS는 H레벨이 된다. 여기에서, 열 어드레스 버퍼 제어신호 øC 는 L레벨이 되고, 이에따라 열 어드레스 버퍼 CB는 어드레스 신호 AD를 래치한다.
어드레스 신호 AD는 열 어드레스 스트로브 신호 /CAS가 L레벨이 되기 전에 확정되기 때문에, 시각 t4에서 어드레스 변화 검지신호 ATD가 L레벨이 된 후, øC발생회로의 인버터 G9, G10 및 커패시터 C1, C2로 구성된 지연회로의 지연시간 경과후의 시각 t8에서 H레벨이 된다.
그 후에 시각 t9에서, 노드 N1은 열 어드레스 스트로브 신호 /CAS가 H레벨이 되는 경우에도 H레벨이 되어, 열 어드레스 스트로브 신호 ICAS는 H레벨이 되고, 열 어드레스 버퍼 제어신호 øC는 H레벨이 된다.
그러므로, 시각 t10에서, 열 어드레스 버퍼 CB 는 어드레스 신호 AD의 변화를 지연 없이 받아들일 수 있다.
시각 t4에서 어드레스 변화 검지 신호 ATD가 L레벨이 된 후, 노드 N2는 øT발생회로의 인버터 G28, G29에 의한 지연시간 경과 후의 시각 t6에서 H레벨이 된다.
그러므로, 시각 t5에서 열 어드레스 스트로브 신호 /CAS가 L레벨이 된 후 øT발생회로의 인버터 G21, G22 및 커패시터 C11, C12로 구성된 지연회로의 지연시간 경과후의 시각 t7에서 노드 N3 및 N4는 각각 H레벨 및 L레벨이 된다.
그 결과, 데이타 전송제어신호 øT는 시각 t7부터 H레벨이 된다.
그 후에, 시각 t9에서 어드레스 신호 AD의 변화에 응답하여, 시각 t11에서 어드레스 변화 검지신호 ATD는 H레벨이 되고, 이에따라 노드 N2는 H레벨이 된다.
시각 t13에서 시각 t18까지의 동작은 시각 t5에서 시각 t10까지의 동작과 동일하다.
상기의 구성에 따라서, 열 어드레스 버퍼 CB는 열 어드레스 스트로브 신호 /CAS가 H레벨이 될때 어드레스 신호 AD가 입력되더라도 지연없이 어드레스 신호 AD의 변화를 받을수 있다.
그러므로, 반도체 기억장치는 액세스 시간의 지연 없이 고속의 데이타 독출동작을 실현할 수 있다.
다음에, 제3도의 셀렉터를 제8도를 참조하여 상세히 설명한다.
제8도를 참조하여, 셀렉터 SE는 지연회로 DC0∼DC3, 래치회로 LC0∼LC3, N형 MOSFET인 트랜지스터 Q1∼Q8 및 G48, G49를 포함한다.
제8도의 래치회로 LC0 및 다른 래치회로 LC1∼LC3도 같은 구성을 갖는다. 그러므로, 래치회로 LC1∼LC3의 내부설명은 생략한다.
나아가서, 지연회로 DC0는 다른 지연회로 DC1∼DC3와 같은 구성을 갖기 때문에 지연회로 DC1∼DC3의 내부설명은 생략한다.
지연회로 DC0는 인버터 G41, G42 및 지연 커패시터 C21, C22를 포함한다. 인버터 G41에는 프리디코드 신호 Y0가 입력된다.
인버터 G41은 커패시터 C21, C22 및 인버터 G42에 접속된다.
커패시터 C21의 한 단자는 전원전압 VCC에 접속된다.
커패시터 C22의 한 단자는 접지전위에 접속된다.
인버터 G42는 트랜지스터 Q1 및 Q2의 게이트에 접속된다.
지연회로 DC0는 입력된 프리디코드 신호 Y0를 소정 시간동안 지연시킨 지연 프리디코드 신호 YD0를 트랜지스터 Q1 및 Q2의 게이트로 출력한다.
래치회로 LC0는 NAND 게이트 G43∼G46을 포함한다.
NAND 게이트 G43에는 독출 데이타선 RD0의 데이타가 입력된다.
독출 데이타선 RD0의 상보인 독출 데이타선 /RD0의 데이타는 NAND 게이트 G44에 입력된다.
NAND 게이트 G43 및 G44의 입력측과 출력측은 상호 교차 접속되어 플립플롭 회로를 형성한다.
NAND 게이트 G43은 NAND 게이트 G45에 접속된다.
NAND 게이트 G44은 NAND 게이트 G46에 접속된다.
NAND 게이트 G47에는 독출 데이타선 RD0, /RD0의 데이타 및 데이타 선택 제어신호 øD가 입력된다.
NAND 게이트 G47은 NAND 게이트 G45 및 G46에 접속된다.
NAND 게이트 G45는 트랜지스터 Q1을 통하여 인버터 G48에 접속된다.
인버터 G48은 데이타를 독출 데이타 버스 RBUS로 출력한다.
NAND 게이트 G46은 트랜지스터 Q2를 통하여 인버터 G49에 접속된다.
인버터 G49는 데이타를 독출 데이타 버스 /RBUS로 출력한다.
다른 지연회로 RD1∼RD3 및 다른 래치회로 LC1∼LC3도 같은 구성을 갖는다.
상기의 구성에 따라서, 셀렉터 SE는 데이타 선택 제어신호 øD에 응답하여, 래치회로 LC0∼LC3에 의해 래치된 독출 데이타선 RD0∼RD3, /RD0∼/RD3의 데이타를 갖고, 이에 따라 프리디코드 신호 Y0∼Y3가 지연회로 DC0∼DC3에 의해 지연된 지연 프리디코드 신호 YD0∼YD3에 따라 데이타가 선택된다.
선택된 데이타는 인버터 G48 및 G49를 통하여 독출 데이타 버스 RBUS 및 /RBUS로 각각 출력된다.
다음에, 제3도의 출력 데이타 래치 및 출력 버퍼를 제9도를 참조하여 상세히 설명한다.
제9도를 참조하여, 출력 데이타 래치 DL은 NAND 게이트 G51∼G56을 포함한다.
NAND 게이트 G51에는 독출 데이타 버스 RBUS의 데이타 및 데이타 전송 제어 신호 øT가 입력된다.
NAND 게이트 G51은 NAND 게이트 G53 및 G56에 접속된다.
NAND 게이트 G52에는 독출 데이타 버스 RBUS의 상보인 독출데이타 버스 /RBUS의 데이타 및 데이타 전송 제어신호 øT가 입력된다.
NAND 게이트 G52는 NAND 게이트 G55 및 G54에 접속된다.
출력 버퍼 활성화 신호 øE는 NAND 게이트 G55 및 G56으로 입력된다.
NAND 게이트 G53 및 G55의 입력측과 출력측은 교차 접속되어 플립플롭 회로를 형성한다.
NAND 게이트 G53은 출력신호 OD를 출력 버퍼 OB로 출력한다.
같은 방법으로, NAND 게이트 G54 및 G56도 플립플롭 회로를 형성한다.
NAND 게이트 G54는 출력신호 OD의 상보인 출력신호 /OD를 출력 버퍼 OB로 출력한다.
다음에 출력버퍼 OB를 설명한다.
제9도를 참조하여, 출력 버퍼 OB는 NAND 게이트 G57, G58, 인버터 G59, G60, P형 MOSFET인 트랜지스터 Q11∼Q13, N형 MOSFET인 트랜지스터 Q14∼Q17, 커패시터 C31, C32 및 다이오드 D1을 포함한다.
NAND 게이트 G53에는 출력신호 OD 및 출력버퍼 활성화 신호 øE가 입력된다.
NAND 게이트 G57은 트랜지스터 Q11, Q13∼Q15의 각 게이트 및 인버터 G60에 접속된다.
트랜지스터 Q11은 트랜지스터 Q12의 게이트 및 드레인, 트랜지스터 Q14에 접속된다.
트랜지스터 Q14는 접지전위에 접속된다.
트랜지스터 Q12의 소오스는 전원전압 VCC에 접속되고, 드레인은 커패시터 C32 및 트랜지스터 Q13에 접속된다.
인버터 G59는 커패시터 C31 및 C32에 접속된다.
다이오드 D1은 Japanese Patent Laying-Open No. 3-86995의 제2도에서 나타낸 챠아지 펌프 회로(charge pump circuit, 도시생략)에 의해 전원전압 VCC가 승압된 내부 고전압 VPP( VPP=VCC+Vth+α, Vth는 트랜지스터 스레스홀드(threshole) 전압, α는 소정의 전압, 예를 들면, VPP=4.8V, VCC=3.3V, Vth=0.8V), 트랜지스터 Q12의 백 게이트(back gate) 및 커패시터 C31에 접속된다.
트랜지스터 Q13은 트랜지스터 Q16의 게이트 및 트랜지스터 Q15에 접속된다.
트랜지스터 Q13의 백 게이트는 커패시터 C32에 접속된다.
트랜지스터 Q15는 접지전위에 접속된다.
NAND 게이트 G58에는 출력신호 /OD 및 출력버퍼 활성화 신호 øE가 입력된다.
NAND 게이트 G58은 인버터 G59에 접속된다.
인버터 G59는 트랜지스터 Q17의 게이트에 접속된다.
트랜지스터 Q17은 트랜지스터 Q16 및 접지전위에 접속된다.
트랜지스터 Q16은 전원전압 VCC에 접속된다.
트랜지스터 Q16의 게이트는 트랜지스터 Q13과 Q15의 접속점에 접속된다.
출력 데이타 DOUT는 트랜지스터 Q13과 Q15의 접속점으로부터 출력된다.
다음에, 상기 출력버퍼의 동작을 설명한다. 출력신호 OD가 L레벨이 될 때, P형 반도체 기판상의 N 웰(well)내에 형성된 P형 MOSFET가 도통되어 커패시터 C32가 전원전압 VCC의 레벨로 충전된다.
또한, 커패시터 C31은 다이오드 D1을 통하여, 예를들면, Japanese Patent Laying-Open No. 3-86995의 제2도에서 나타낸 챠아지 펌프 회로(charge pump circuit)에 의해 발생된 내부 고전압 VPP에 접속되어 VPP-Vbe레벨로 충전된다.(Vbe는 다이오드 스레스홀드 전압, 예를들면, Vbe= 0.8V).
그 결과, 출력신호 OD가 H레벨이 될 때, 트랜지스터 Q16의 게이트 전위는 2VCC레벨로 승압되고, 트랜지스터 Q12이 백 게이트 전위는 VPP-Vbe+ VCC레벨로 승압된다. 구체적으로, 트랜지스터 Q12의 백 게이트전위는 Vth= Vbe로 된 2VCC가 된다.
그 결과, 트랜지스터 Q16의 게이트 전위는 종래의 출력버퍼의 승압레벨 2VCC- Vth보다 고전위인 2VCC레벨이 된다.
따라서, 트랜지스터 Q16의 도전도가 증가되어 트랜지스터 Q16은 고속으로 동작한다.
그러므로, 출력버퍼 OB는 고속으로 동작하며, 고속의 데이타 독출 동작이 수행될 수 있다.
트랜지스터 Q12의 드레인 전위는 VCC부터 2VCC까지 변화하고, 백 게이트 전위는 VPP- Vbe와 VPP-Vbe+ VCC사이에서 변화한다.
트랜지스터 Q12의 드레인 전위가 백 게이트 전위보다 높게 되지 않기 때문에, 트랜지스터 Q12의 드레인 전극의 P형 확산층, 트랜지스터 Q12의 백 게이트 역할을 하는 N 웰(well) 및 P형 기판으로 구성된 PNP 트랜지스터가 도통되어 전원단자 VCC와 기판 사이에 발생하는 낭비 전류의 소비가 억제된다.
그러므로, 반도체 기억장치의 전력소비의 절감을 실현할 수 있다.
다음에, 출력버퍼의 다른 구체적인 예를 제10도의 회로도를 참조하여 설명한다.
제10도를 참조하여, 출력버퍼 OBB는 P형 MOSFET인 트랜지스터 Q171∼Q173, N형 MOSFET인 트랜지스터 Q174∼179, 인버터 G171∼G179, NAND 게이트 G174, G175 및 커패시터 C171을 포함한다.
트랜지스터 Q171, Q172, Q174, Q175 및 인버터 G171은 레벨 변환 회로를 형성한다.
레벨 변환 회로는 NAND 게이트 G174의 출력신호에 응답하여 노드 N11로부터 내부고전압 VPP의 신호를 출력하고, 이를 트랜지스터 Q176의 게이트로 출력한다.
트랜지스터 Q176은 전원전압 VCC, 커패시터 C171 및 트랜지스터 Q173에 접속된다.
트랜지스터 Q176은 게이트에 내부 고전압 VPP레벨의 신호가 입력될 때 도통되어 커패시터 C171을 전원전압 VCC레벨로 프리챠아지(precharge)한다.
NAND 게이트 G174, G175, 인버터 G172, G173 및 트랜지스터 Q173, Q177∼Q179는 제9도의 출력버퍼 OB와 같은 방법으로 접속되고, 또한 같은 동작을 한다.
다음에, 상기 구성의 출력버퍼 OBB의 동작을 설명한다.
출력신호 OD가 L레벨이 될 때, NAND 게이트 G174는 H레벨의 출력신호를 출력한다.
그러므로, 트랜지스터 Q174는 도통상태가 되고, 트랜지스터 Q172의 게이트 전위는 L레벨이 된다.
그러므로, 트랜지스터 Q172 도통된다.
이것은 노드 N11의 전위가 내부 고전압 VPP레벨이 되게 한다.
내부 고전압 VPP가 VCC+Vth+α 로 정해지기 때문에 노드 N2는 전원전압 VCC레벨로 충전된다.
출력신호 OD가 H레벨이 되고 출력버퍼 활성화 신호 øE가 H레벨이 될 때, NAND 게이트 G174의 출력신호는 L레벨이 된다.
그러므로, 트랜지스터 Q175가 도통되어 노드 N11의 전위는 L레벨이 된다. 그 결과, 트랜지스터 Q176은 비 도통상태가 되어 노드 N12는 커패시터 C171에 의해 2VCC레벨로 승압된다.
상기의 동작에 따라서, 트랜지스터 Q178의 게이트 전압은 고전압이 되어 제10도의 출력버퍼 OBB는 제9도의 출력버퍼 OB와 같이 고속으로 동작할 수 있다.
그러므로, 출력버퍼 OBB는 고속으로 동작하여 고속의 데이타 독출동작이 가능하게 된다.
다음에, 상기 구성의 반도체 기억장치의 동작을 제11도의 제1타이밍도를 참조하여 설명한다.
제11도를 참조하여, 시각T1에서 어드레스 신호 AD가 변화한 후, 열 어드레스 신호 CAi가 시각 t2에서 변화하고, 시각 t3에서 프리디코드 신호 Yi가 변화한다.
시각 t4에서, 열 어드레스 버퍼 제어신호 øC가 L레벨이 되어 열 어드레스 버퍼 CB가 어드레스 신호 AD를 래치한다.
시각 t5에서, 데이타 선택 제어신호 øD가 H레벨이 되고, 제8도의 래치회로 LC0의 노드 N5가 L레벨이 된다.
이것은 래치회로 LC0의 출력신호를 H레벨이 되게하여 독출 데이타 버스 RBUS, /RBUS의 데이타가 L레벨이 되게한다.
어드레스 변화검지신호 ATD가 시각 t7에서 L레벨이 될 때, 차동증폭기 활성화 신호 PAE 는 H레벨이 된다.
시각 t9에서, L레벨의 데이타가 차동증폭기 DA로부터 출력 데이타선 RDi로 출력된다.
여기에서, 독출 데이타 버스 RBUS의 데이타는 H레벨의 데이타가 독출될 때 H레벨이 된다.
시각 t7에서 어드레스 변화 검지신호 ATD가 L레벨이 된 후, 열 어드레스 버퍼 제어신호 øC는 일정시간 경과후의 시각 t10까지 L레벨을 유지한다.
그러므로, 어드레스 신호 AD는 열 어드레스 스트로브 신호 /CAS가 시각 t6에서 H레벨이 되는 경우에도 열 어드레스 버퍼 CB에 래치된다.
시각 t10에서, 열 어드레스 버퍼 제어신호 øC가 H레벨이 되어, 어드레스 신호 AD의 변화가 입력된다.
그러나, 제8도의 셀렉터 SE를 제어하는 지연 프리디코드 신호 YDi는 지연회로 DX0αDC3의 지연시간에 의해 변화가 지연되기 때문에 데이타 전송 제어신호 øT는 시각 t13에서 L레벨이 된다.
그 결과, 지연 디코드 신호 YDi는 출력 데이타 래치 DL이 데이타를 래치할 때까지 변화하지 않는다.
그러므로, 셀렉터 SE로부터 독출 데이타 버스 RBUS, /RBUS로 전송된 데이타는 변화되지 않는다.
그러므로, 열 어드레스 스트로브 신호 /CAS가 L레벨이 되는 시간이 짧은 경우에도 오동작은 발생하지 않는다.
따라서, 고속의 데이타 독출동작이 실혈될 수 있다.
시각 t5에서, 독출 데이타 버스 RBUS, /RBUS의 데이타는 L레벨이 된다.
그러므로, 출력버퍼 활성화 신호 øE가 L레벨이 될 때 출력 데이타 래치 DL의 출력신호 OD, /OD는 L레벨이 된다.
이와 대조하여, 데이타 전송제어 신호 øT가 시각 t7에서 이미 H레벨이 되기 때문에, 독출 데이타 버스 RBUS가 H레벨이 될 때 출력 데이타 래치 DL의 출력신호 OD는 H레벨이 된다.
그러므로, 출력버퍼 OB는 H레벨에서 출력 데이타 DOUT을 출력한다.
다음의 어드레스 신호 Y1이 시각 t11에서 입력되고, H레벨의 데이타를 독출할 경우, 시각 t1 부터의 동작과 같은 동작을 수행한다.
결국, 시각 t15에서 독출 데이타 버스 RBUS의 데이타는 L레벨이 된다.
여기에서, 출력 데이타 래치 DL의 NAND 게이트 G51 및 G52의 출력신호는 H레벨이 되고, 출력 버퍼 활성화 신호 øE는 H레벨이 된다.
그러므로, 출력 데이타 래치 DL의 출력신호 OD는 H레벨을 유지하고, 출력 신호 /OD는 L레벨을 유지한다.
따라서, 출력 데이타 래치 DL의 출력신호 OD, /OD는 독출 데이타 버스 RBUS에 독출된 데이타가 전송되는 시각 t9 전의 시각 t7에서 데이타 전송 제어신호 øT가 H레벨이 되는 경우에도 L레벨로 되지 않는다.
그 결과, 연속적으로 H레벨의 데이타를 출력하여도 출력버퍼 OB의 출력레벨은 저하되지 않고, 액세스 시간도 지연되지 않는다.
따라서, 고속의 데이타 독출동작이 수행될 수 있다.
다음에, 어드레스 신호 AD에 짧은 노이즈가 유입되었을 경우의 반도체 기억장치의 동작을 제12도의 제2타이밍도를 참조하여 설명한다.
제12도를 참조하여, 시각 t1에서 어드레스 신호 AD가 입력된 후, 시각 t2에서 어드레스 변화 검지 신호 ATD가 H레벨이 되고, 데이타 선택 제어신호 øD가 H레벨이 된다.
시각 t3에서 어드레스 변화 검지 신호 ATD가 L레벨이 될 때, 차동증폭기 활성화 신호 PAE는 H레벨이 된다.
그 후에, 시각 t4에서, 독출 데이타선 RD의 데이타는 L레벨이 된다.
그러나, 데이타 선택 제어신호 øD가 H레벨이 되기 때문에, 독출된 데이타는 독출 데이타 버스 RBUS로 전송된다.
반도체 기억장치의 동작을 고속으로 동작시키기 위하여 어드레스 변화 검지 회로를 고속으로 동작 시키고, 시각 t7에서 어드레스 신호 AD에 짧은 노이즈가 유입되었을 때, 시각 t8에서 노이즈는 어드레스 변화 검지 신호 ATD에 전달되고, 데이타 선택 제어신호 øD에서도 노이즈가 발생된다.
여기에서, 제33도에서 나타낸 S-R 플립플롭 SRF는 완전하게 반전되지 않아, 시각 t9에서 노이즈가 제거 되었을 때 S-R 플립플롭 SRF의 출력신호가 또한 L레벨이 된다.
그러므로, 차동증폭기 활성화 신호 PAE는 L레벨을 유지한다.
시각 t8에서 노이즈가 유입되고, 제8도에서 나타낸 셀렉터 SE의 노드 N5가 L레벨이 될 때, 독출 데이타 버스 RBUS의 데이타는 일시적으로 L레벨이 된다.
그런, 래치회로 LC0의 NAND 게이트 G43 및 G44로 구성된 플립플롭 회로의 출력신호는 변화하지 않는다.
그러므로, 시각 t9에서 데이타 선택 제어신호 øD가 L레벨로 복귀할 때, 독출 데이타 버스 RBUS의 데이타도 역시 H레벨로 복귀한다.
그 결과, 어드레스 신호 AD에 노이즈가 유입되어 데이타 선택 제어신호 øD에 노이즈가 발생하고, 차동증폭기 활성화 신호 PAE에는 노이즈가 발생하지 않는 경우에도, 시각 t10에서 열 어드레스 스트로브 신호 /CAS가 L레벨이 되고, 시각 t11에서 출력 버퍼 활성화 신호 øE가 H레벨이 된다. 시각 t12에서 데이타 전송 제어신호 øT가 H레벨이 될 때, 출력버퍼 OD는 H레벨의 데이타를 출력하여 정상적인 동작을 한다.
따라서, 어드레스 변화 검지 회로는 고속으로 동작될 수 있고, 고속의 데이타 독출동작의 실현을 가능하게 한다.
다음에, 제1도의 제어회로의 구체적인 예를 제13도의 블록도를 참조하여 설명한다.
제13도의 제어회로에는 øCD발생회로 CDG가 추가되고, 지연 열 어드레스 버퍼 제어신호 øCD가 셀렉터 SEa로 출력된다는 점에서 제3도의 제어회로와 다르다.
그 이외의 구성과 구성요소들은 제3도의 제어회로와 같고, 동일 부호로 표시되어 있다.
따라서, 동일한 구성요소의 설명은 생략한다.
øCD발생회로 CDG는 øC발생회로 CG로부터 열 어드레스 버퍼 제어신호 øC를 받아서 소정 시간 지연된 지연 열 어드레스 버퍼 제어신호 øCD를 셀렉터 SEa로 출력한다.
셀렉터 SEa는 지연 열 어드레스 버퍼 제어신호 øCD및 프리디코드 신호 Yi에 응답하여 차동증폭기 DA로부터 출력된 데이타를 선택한다.
øCD발생회로 CDG에 의한 지연시간은 제8도에서 나타낸 지연회로 DC0∼DC1의 지연시간과 동일하게 설정된다.
다음에, 제13도의 셀렉터를 제14도의 회로도를 참조하여 더욱 상세히 설명한다.
제14도에서 나타낸 셀렉터는 지연회로 DCa0∼DCa3가 변경되었다는 점에서 제8도에서 나타낸 셀렉터와 다르다.
그 이외의 구성요소는 제8도의 셀렉터와 같고 동일 부호로 표시 되어 있다. 그러므로, 그 설명은 생략한다.
제14도를 참조하여, 지연회로 DCa0는 N형 MOSFET인 트랜지스터 Q9 및 인버터 G39, G40을 포함한다.
트랜지스터 Q9의 게이트에는 지연 열 어드레스 버퍼 제어신호 øCD가 입력된다.
프리디코드 신호 Y0는 트랜지스터 Q9에 입력된다.
트랜지스터 Q9는 인버터 G39에 접속된다.
인버터 G39는 인버터 G40에 접속된다.
인버터 G40은 트랜지스터 Q9에 접속된다.
상기의 구성에 따라서, 지연회로 DCa0는 지연 열 어드레스 버퍼 제어신호 øCD에 응답하여 프리디코드 신호 Y0를 래치하고, 이에따라 프리디코드 신호 Y0가 지연된 지연 프리디코드 신호 YD0가 출력된다.
지연 프리디코드 신호 YD0의 타이밍은 제8도에서 타낸 셀렉터 SE의 지연회로 DC0로부터 출력된 프리디코드 신호 YD0와 같다.
다른 지연회로 DCa1∼DCa3도 같은 방법으로 형성되고, 동작 또한 같다. 그러므로, 제14도의 셀렉터 SEa는 제18도의 셀렉터 SE와 같은 방법으로 동작하며 같은 효과가 얻어질 수 있다.
다음에, 제1도의 출력회로의 다른 구체적인 예를 제15도의 블록도를 참조하여 설명한다.
제15도의 출력회로는 출력버퍼 활성화 신호 øE가 단지 출력 데이타 래치 DLb로 입력된다는 점에서 제3도의 출력회로와 다르다.
그 이외의 구성요소는 제3도의 출력회로와 같고 동일부호로 표시되어 있다. 그러므로, 그 설명은 생략한다.
출력 데이타 래치 DLb는 출력 버퍼 활성화 신호 øE에 응답하여 입력 데이타를 래치한다.
래치된 데이타는 출력 버퍼 OBb로 출력된다.
다음에, 제15도의 출력회로를 제16도의 회로도를 참조하여 상세히 설명한다.
제16도를 참조하여, 출력 데이타 래치 DLb는 NAND 게이트 G165∼G168, 인버터 G169, AND 게이트 G170 및 NOR 게이트 G172, G173을 포함한다.
NAND 게이트 G165에는 독출 데이타 버스 RBUS의 데이타 및 데이타 전송 제어신호 øT가 입력된다.
NAND 게이트 165는 AND 게이트 G170 및 NAND 게이트 G168에 접속된다.
NAND 게이트 G166에는 독출 데이타 버스 /RBUS의 데이타 및 전송 제어신호 øT가 입력된다.
NAND 게이트 G166은 NAND 게이트 G167 및 AND 게이트 G171에 접속된다.
출력버퍼 활성화 신호 øE는 인버터 G169로 입력된다.
인버터 G169는 NOR 게이트 G172 및 G173에 접속된다.
AND 게이트 G170의 입력측은 NAND 게이트 G167의 출력측과 접속된다.
AND 게이트 G170의 출력측은 NOR 게이트 G172에 접속된다.
NOR 게이트 G172의 출력측은 NAND 게이트 G167의 입력측에 접속된다.
NOR 게이트 G172의 출력신호는 출력 버퍼 OBb로 출력된다.
상기의 구성에 따라서, 래치회로가 형성되고, 이에따라서, 출력 버퍼 활성화 신호 øE에 응답하여 데이타가 래치된다.
래치된 데이타는 출력 버퍼 OBb로 출력된다.
AND 게이트 G171, NAND 게이트 G168 및 NOR 게이트 G173도 같은 방법으로 접속되어 출력신호를 출력버퍼 OBb로 같은 방법으로 출력한다.
출력 버퍼 OBb는 N형 MOSFET인 트랜지스터 Q171 및 Q172를 포함한다.
출력 데이타 래치 DLb의 출력신호는 트랜지스터 Q171 및 Q172로 각각 입력된다.
트랜지스터 Q171은 전원전압 VCC및 트랜지스터 Q172에 접속된다.
트랜지스터 Q172는 접지전위에 접속된다.
출력 데이타 DOUT는 트랜지스터 Q171과 트랜지스터 Q172의 접속점으로부터 출력된다.
출력 버퍼 OBb를 매우 간단한 구성으로 나타냈지만 제9도 및 제10도에서 나타낸것과 같이 트랜지스터 Q171의 게이트 전압을 상승 시키기 위한 회로가 부가되어야 한다.
상기 구성에 따라서, 출력 데이타 래치 DLb 및 출력 버퍼 OBb는 제9도의 출력 데이타 래치 DL 및 출력 버퍼 OB와 같은 방법으로 동작하여 같은 효과를 얻는다.
제16도의 출력 데이타 래치 DLb 및 출력 버퍼 OBb에 있어서, 게이트의 단수가 감소되어 회로의 복잡도를 감소 시킬 수 있다.
그러므로, 회로의 고집적화가 가능하게 된다.
다음에, 제15도의 출력회로의 제2의 구체적인 예를 제17도의 회로도를 참조하여 설명한다.
제17도를 참조하여, 출력 데이타 래치 DLc는 인버터 G174∼G177, 스위치 S171, S172, AND 게이트 G178, G179, NAND 게이트 G180, G181 및 NOR 게이트 G182, G183을 포함한다.
독출 데이타 버스 RBUS의 데이타는 인버터 G174를 통하여 스위치 S171로 입력된다.
독출 데이타 버스 /RBUS의 데이타는 인버터 G175를 통하여 스위치 S172로 입력된다.
데이타 전송 제어신호 øT는 인버터 G176을 통하여 스위치 S171 및 S172로 입력된다.
그러므로, 스위치 S171 및 S172는 데이타 전송 제어신호 øT에 응답하여 입력된 데이타를 출력한다.
그 이외의 구성요소는 제16도의 출력 데이타 래치 DLb와 비슷하며, 비슷한 방법으로 동작한다.
상기의 구성에 따라서, 제17도에서 나타낸 출력 데이타 래치 DLc는 제16도의 출력 데이타 래치 DLb와 같은 방법으로 동작하고, 같은 효과를 얻을 수 있다.
다음에, 제15도의 출력회로의 제3의 구체적인 예를 제18도의 회로도를 참조하여 설명한다.
제18도를 참조하여, 출력 데이타 래치 DLd는 인버터 G184∼G187, NOR 게이트 G189∼G192, OR 게이트 G193, G194 및 NAND게이트 G195, G196을 포함한다.
NOR 게이트 G189에는 독출 데이타 버스 RBUS의 데이타가 인버터 G184를 통하여 입력되고, 데이타 전송 제어신호 øT가 인버터 G186을 통하여 입력된다.
NOR 게이트 G189는 OR 게이트 G193 및 NOR 게이트 G192에 접속된다.
NOR 게이트 G190은 NOR 게이트 G189와 비슷한 방법으로 접속된다.
OR 게이트 G193의 입력측은 NOR 게이트 G191의 출력측과 접속되고, 그 출력측은 NAND 게이트 G195의 입력측에 접속된다.
출력 버퍼 활성화 신호 øE는 NAND 게이트 G195 및 G196로 입력된다.
NAND 게이트 G195의 출력측은 NOR 게이트 G191의 입력측에 접속된다.
NAND 게이트 G195는 인버터 G187에 접속된다.
인버터 G187의 출력은 출력 버퍼 OBb로 출력된다.
OR 게이트 G194, NOR 게이트 G192, NAND 게이트 G196 및 인버터 G188도 같은 방법으로 접속되어, 인버터 G188의 출력신호를 출력버퍼 OBb로 출력한다.
상기의 구성에 따라서, 제18도의 출력 데이타 래치 DLd는 제16도의 출력 데이타 래치 DLb와 같은 방법으로 동작하고, 같은 효과가 얻어질 수 있다.
다음에, 본 발명의 다른 실시예에 따른 DRAM을 제19도의 블록도를 참조하여 설명한다.
제19도의 반도체 기억장치는 셀렉터 SEEa∼SEEd, 출력 버퍼 OBa∼OBd에 있어서 제1도의 반도체 기억장치와 다르다.
그 이외의 구성요소는 제1도의 반도체 기억장치와 같고, 동일한 구성요소는 동일 부호로 표시된다.
그러므로, 그 설명은 생략한다.
다음에, 셀렉터 SEEa∼SEEd 및 출력 버퍼 OBA∼OBd를 설명한다.
제20도는 제19도의 제어회로, 셀렉터 및 출력 버퍼의 구성을 나타내는 블록도이다.
제20도에서, 제어회로 CC는 제3도의 제어회로와 같은 구성과 동작을 갖는다.
나아가서, 행 어드레스 버퍼 RB, 열 어드레스 버퍼 CB, 프리디코더 PD, 차동증폭기 DA 및 출력 버퍼 OB는 제3도에서 나타낸 각 회로와 동양의 구성을 갖고 동양의 방법으로 동작한다.
그러므로, 대응하는 구성요소는 동일 부호로 표시되고, 그 설명은 생략한다.
øD및 PAE 발생회로 DPG로부터의 데이타 선택 제어신호 øD, 프리디코더 PD로부터의 프리디코드 신호 Yi, øT발생회로 TG로부터의 데이타 전송제어신호 øT및 øE발생회로 EG로부터의 출력 버퍼 활성화 신호 øE는 셀렉터 SEE로 입력된다.
셀렉터 SEE는 각 입력 제어신호에 응답하여 차동증폭기 DA로부터 독출 데이타선 RDi를 통하여 출력된 복수의 데이타로부터 소정의 데이타를 선택한다.
선택된 데이타는 래치되고, 출력신호 버스 OD를 통하여 출력 버퍼 OB로 출력된다.
다음에, 셀렉터 SEE를 제21도의 회로도를 참조하여 더욱 상세히 설명한다.
제21도를 참조하여, 셀렉터 SEE는 지연회로 DC0∼DC3, N형 MOSFET인 트랜지스터 Q201∼Q208 및 NAND 게이트 G201∼G209를 포함한다.
제21도의 지연회로 DC0∼DC3는 제8도에서 나타낸 지연회로 DC0∼DC3와 같은 구성을 갖고, 같은 방법으로 동작한다.
프리디코드 신호 Y0는 지연회로 DC0에 입력된다.
지연회로 DC0는 트랜지스터 Q201 및 Q202의 게이트에 접속된다.
지연회로 DC0는 프리디코드 신호 Y0를 지연시키고, 지연된 프리디코드 신호 YD0를 트랜지스터 Q201 및 Q202의 게이트로 출력한다.
독출 데이타 선 RD0의 데이타는 트랜지스터 Q201을 통하여 NAND 게이트 G201 및 G203으로 입력된다.
독출 데이타선 /RD0의 데이타는 트랜지스터 Q202를 통하여 NAND 게이트 G202 및 G203으로 입력된다.
다른 지연회로 DC0∼DC3 및 트랜지스터 Q203∼Q208도 같은 방법으로 접속되어 비슷하게 동작한다.
NAND 게이트 G201 및 G202의 입력측과 출력측은 교차 접속되어 플립플롭회로를 형성한다.
NAND 게이트 G201은 NAND 게이트 G204에 접속된다.
NAND 게이트 G202는 NAND 게이트 G205에 접속된다.
øD및 PAE 발생회로 DPG로부터의 데이타 선택 제어신호 øD는 NAND 게이트 G203에 입력된다.
NAND 게이트 G203은 NAND 게이트 G204 및 G205에 접속된다.
상기와 같이, 제8도에서 나타낸 래치회로 LC0와 유사한 래치회로는 NAND 게이트 G201∼G205로 구성되어 같은 동작을 수행한다.
øT발생회로 TD로부터의 데이타 전송 제어신호 øT는 NAND 게이트 G204 및 G205로 입력된다.
NAND 게이트 G204는 NAND 게이트 G206 및 G209에 접속된다.
NAND 게이트 G205는 NAND 게이트 G207 및 G208에 접속된다.
øE발생회로 EG로부터의 출력 버퍼 활성화 신호 øE는 NAND 게이트 G207 및 G209에 입력된다.
NAND 게이트 G206 및 G207의 입력측과 출력측은 교차 접속되어 플립플롭 회로를 형성한다.
NAND 게이트 G206은 래치된 데이타를 출력신호 버스 OD로 출력한다.
동양의 방법으로, NAND 게이트 G208 및 G209는 플립플롭 회로를 형성하고, NAND 게이트 G208은 래치된 데이타를 출력신호 버스 OD의 상보인 출력신호 버스 /OD로 출력한다.
NAND 게이트 G204∼G209는 제9도의 출력 데이타 래치의 NAND 게이트와 같은 구성을 갖고, 같은 방법으로 동작한다.
상기와 같이, 셀렉터 SEE는 데이타의 선택부 전단에 배치되고, 제8도에서 나타낸 래치회로 LC0인 래치회로 G201∼G209는 제9도에서 나타낸 출력 데이타 래치 DL과 통합된다.
상기 구성에 따라서, 셀렉터 SEE는 독출 데이타선 RD0∼RD3, /RD0∼/RD3 부터 출력신호 버스 OB, /OB 까지 3단계를 포함한다.
그러므로, 독출 데이타선 RD0∼RD3, /RD0∼/RD3 부터 출력신호 OD까지의 단계수가 5인 제8도의 셀렉터 및 제9도의 출력 데이타 래치 DL과 비교하여 제21도의 셀렉터 SEE는 단계수가 3 단계이다.
그러므로, 데이타는 고속으로 독출 될 수 있고, 또한 회로의 복잡도가 감소되어 반도체 기억장치의 칩 면적이 감소될 수 있다.
다음에, 상기 반도체 기억장치의 동작을 제22도의 타이밍도를 참조하여 설명한다.
셀렉터 SEE는 제3도의 반도체 기억장치의 셀렉터 SE와 출력 데이타 래치 DL이 통합된 회로이기 때문에 그 동작은 유사하다.
그러므로, 본 반도체 기억장치는 제11도의 타이밍도와 같은 제22도에서 나타낸것과 같이 동작한다.
따라서, 제19도의 반도체 기억장치는 제1도의 반도체 기억장치와 같은 효과를 얻을 수 있다.
셀렉터 SEE로부터 출력된 신호를 전달하는 데이타 버스가 제19도∼제22도의 출력신호 버스 OD, /OD로서 설명 되었더라도, 이 데이타 버스는 제1도에서 나타낸 독출 데이타 버스 RBUS, /RBUS와 같고, 전달하는 신호가 다른 경우에만 명칭이 변경된다.
더욱 구체적으로, 셀렉터 SEE의 출력신호(제9도에서 나타낸 출력 데이타 래치 DL의 출력신호 OD, /OD와 동일한 신호)는 출력신호 버스 OD, /OD로 전달되고, 셀렉터 SE의 출력신호는 독출 데이타 버스 RBUS, /RBUS로 전달된다.
그 구성과 배치는 대체적으로 유사하다.
DRAM이 상기 실시예에서 반도체 기억장치로서 설명되었더라도, 본 발명은 다른 반도체 기억장치에 응용될 수 있다.
본 발명을 상세히 기술하고 도해하였으나, 그와같은 것은 오직 도해와 예의 방법으로 명백히 이해되는 것이지 그것에 제한을 두려는 것은 아니다.
본 발명의 취지 및 범위는 단지 특허청구범위의 청구항에 의해서만 제한된다.

Claims (23)

  1. 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 출력하고, 열 어드레스 제어신호에 응답하여, 열 어드레스 신호(AD)를 래치하는 열 어드레스 신호 래치 수단(CB), 상기 열 어드레스 신호 래치 수단에 의해 래치된 열 어드레스 신호에 따라 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 증폭하는 증폭 수단 및 상기 증폭 수단의 동작중에 상기 열 어드레스 신호 래치 수단이 래치 동작을 유지하도록 지령된 지령상태에서, 상기 열 어드레스 제어신호를 출력하는 열 어드레스 제어신호 출력 수단(CG)을 포함하는 반도체 기억장치.
  2. 제 1 항에 있어서, 상기 열 어드레스 제어신호 출력 수단은 열 어드레스 스트로브 신호(/CAS)에 응답하여, 상기 열 어드레스 제어신호를 상기 래치 지령상태에서 출력하는 제1제어신호 출력 수단(G5, G6, G8, G12, G13, C3, C4) 및 열 어드레스 신호의 변화를 나타내는 열 어드레스 변화 검지 신호에 응답하여, 상기 열 어드레스 제어신호를 소정 시간 동안 상기 래치 지령상태에서 출력하는 제2제어신호 출력수단(G12∼G11, C1∼C4)을 포함하는 반도체 기억장치.
  3. 제 2 항에 있어서, 상기 제2제어신호 출력수단이 상기 열 어드레스 변화 검지 신호가 소정시간 지연된 지연 열 어드레스 변화 검지 신호를 출력하는 지연 수단(G7, G9, G10, G11, C1, C2)을 포함하고, 상기 제2제어신호 출력 수단은 상기 래치 지령상태에서 상기 지연시간동안 상기 열 어드레스 제어신호를 출력하는 반도체 기억장치.
  4. 제 1 항에 있어서, 데이타 전송제어신호(øT)에 따라 상기 증폭 수단으로 부터 출력된 데이타를 래치하는 출력 데이타 래치 수단(DL) 및 상기 열 어드레스 스트로브 신호가 활성화 상태가 되고, 상기 열 어드레스 신호의 변화로부터 소정시간 경과 후에, 상기 데이타 전송 제어신호를 활성화 상태에서 출력하고, 상기 증폭 수단의 동작이 종료된 제1상태 및 상기 열 어드레스 스트로브 신호가 활성화 상태가 된 제2상태 중 어느 하나의 상태가 될 때까지 상기 활성화 상태를 계속하는 데이타 전송 제어신호 출력 수단(TC)을 더욱 포함하는 반도체 기억장치.
  5. 제 1 항에 있어서, 상기 소정 메모리 셀의 데이타에 대응하는 출력신호를 출력하는 출력수단(OB)를 더욱 포함하고, 상기 출력수단은 N형 MOSFET로 구성된 드라이버(driver) 트랜지스터(Q16), 한 단자가 상기 드라이버 트랜지스터의 게이트에 접속된 제1P형 MOSFET(Q13), 상기 제1P형 MOSFET의 다른 단자에 접속된 제1커패시터(C32), 한 단자는 상기 제1P형 MOSFET의 다른 단자에 접속되고, 다른 단자에는 전원전압이 입력되는 제2P형 MOSFET(Q12), 한 단자는 상기 제2P형 MOSFET의 백 게이트(back gate)에 접속되고, 다른 단자에는 상기 전원전압의 승압버전인 내부 고전압이 입력되는 다이오드(D1) 및 한 단자는 상기 다이오드의 한 단자 및 상기 제2P형 MOSFET의 백 게이트에 접속되는 제2 커패시터(C31)을 포함하고, 상기 제1커패시터는 상기 전원전압에 의해 상기 제2 P형 MOSFET를 통하여 프리챠아지(precharge) 되고, 상기 제2커패시터는 상기 내부 고전압에 의해 상기 다이오드를 통하여 프리챠아지 되는 반도체 기억장치.
  6. 제 1 항에 있어서, 상기 메모리 셀의 데이타에 대응하는 입력신호를 받아서, 출력 버퍼 제어신호(øE)에 응답하여 상기 입력신호에 대응하는 출력 신호를 출력하는 출력수단(OB)을 더욱 포함하고, 상기 출력수단(OB)는 N형 MOSFET로 구성된 드라이버 트랜지스터(Q178), 한 단자가 상기 드라이버 트랜지스터의 게이트에 접속되고, P형 MOSFET로 구성된 스위칭 트랜지스터(Q173), 상기 스위칭 트랜지스터의 다른 단자에 접속된 커패시터(C171), 한 단자는 스위칭 트랜지스터의 다른 단자에 접속되고, 다른 단자에는 전원전압이 입력되는 N형 MOSFET로 구성된 프리챠아지 트랜지스터(Q176) 및 상기 전원전압 레벨의 신호를 상기 전원전압의 승압버전인 내부 고전압 레벨의 신호로 변환하고, 상기 출력 버퍼 제어신호 및 상기 입력신호 중 적어도 하나가 비 활성화 상태가 될 때, 상기 내부 고전압 레벨의 상기 신호를 상기 프리챠아지 트랜지스터의 게이트로 출력하는 레벨 변환 수단(Q171, Q172, Q174, Q175, G171, G174)를 포함하고, 상기 커패시터는 상기 전원전압에 의해서 상기 프리챠아지 트랜지스터를 통하여 프리챠아지 되는 반도체 기억장치.
  7. 제 1 항에 있어서, 상기 증폭수단은 복수의 증폭수단을 포함하고, 프리디코드 신호 (Y0∼Y3)에 응답하여 상기 복수의 증폭수단으로부터 출력된 데이타를 선택하는 선택수단(DC0∼DC3, Q201∼Q208), 상기 선택수단에 의해 선택된 데이타를 래치하는 데이타 래치 수단(G201∼G209) 및 상기 데이타 래치수단으로부터 출력된 데이타를 출력하는 출력 버퍼 수단(OB)을 더욱 포함하는 반도체 기억장치.
  8. 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 출력하고, 열 어드레스 신호의 변화에 따라 동작하여, 상기 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 증폭하는 증폭수단(DA), 제어신호에 따라 상기 증폭수단으로부터 출력된 데이타를 래치하는 출력 데이타 래치수단(DL) 및 열 어드레스 스트로브 신호가 활성화 상태가 되고, 상기 열 어드레스 신호의 변화로부터 소정 시간이 경과한 후, 활성화 상태에서 상기 제어신호를 출력하고, 상기 증폭수단의 동작이 종료된 제1상태및 상기 열 어드레스 스트로브 신호가 비활성화 상태가 된 제2상태중 어느 하나의 상태까지 상기 활성화 상태를 계속하는 제어신호 출력수단(TG)을 더욱 포함하는 반도체 기억장치.
  9. 제 8 항에 있어서, 래치 제어신호에 응답하여 열 어드레스 신호를 래치하는 열 어드레스 신호 래치수단 (CB) 및 상기 열 어드레스 신호 래치수단이 상기 증폭수단의 동작기간동안 래치동작을 유지하도록 지령된 래치지령 상태에서 상기 래치 제어신호를 출력하는 래치 제어신호 출력수단 (CG)을 더욱 포함하고, 상기 제어신호 출력수단은 열 어드레스 스트로브 신호, 열 어드레스 신호의 변화를 나타내는 열 어드레스 변화 검지신호 및 상기 래치 제어신호에 응답하여 상기 제어신호를 출력하는 반도체기억장치.
  10. 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 출력하고, 열 어드레스신호의 변화에 따라 동작하여, 상기 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 증폭하는 복수의 증폭수단 (DA), 상기 어드레스 신호에 응답하여 프리디코드 신호를 출력하는 프리디코드 수단 (PD), 상기 프리디코드 수단에 응답하여 상기 복수의 증폭수단로부터 소정 증폭수단을 선택하고, 상기 선택된 증폭수단으로부터 출력된 데이타를 출력하는 선택수단(SE), 상기 선택수단으로 부터 출력된 데이타를 래치하는 출력 데이타 래치수단 (DL) 및 상기 출력 데이타 래치수단이 상기 선택수단으로 부터 출력된 데이타를 래치할 때까지 상기 프리디코드신호를 유지하는 유지수단(DC0 ∼DC3)을 더욱 포함하고, 상기 선택수단은 상기 유지수단에 의해 유지된 프리디코드 신호에 따라 상기 복수의 증폭수단으로부터 소정 증폭수단을 선택하는 반도체 기억장치.
  11. 제 10 항에 있어서, 상기 유지수단은 상기 프리디코드 신호를 소정시간 지연시킨 지연 프리디코드 신호를 출력하는 지연수단(DC0 ∼DC3)을 포함하고, 상기 선택 수단은 상기 지연 프리디코드 신호에 따라 상기 복수의 증폭수단으로부터 소정 증폭수단을 선택하는 반도체 기억장치.
  12. 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 출력하고, 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 증폭하는 증폭수단(DA), 열 어드레스 제어신호가 소정시간 지연된 열 어드레스 제어신호를 출력하는 지연 열 어드레스 제어신호 출력수단(CDG), 열 어드레스 신호에 응답하여 프리디코드 신호를 출력하는 프리디코드 수단(PD), 상기 프리디코드 신호 및 상기 지연 열 어드레스 제어신호에 응답하여 복수의 증폭수단으로부터 소정 증폭수단을 선택하고, 상기 선택된 증폭수단으로부터 출력된 데이타를 출력하는 선택수단(SE) 및 상기 선택수단으로부터 출력된 데이타를 래치하는 출력 데이타 래치회로(DL)를 포함하고, 상기 지연 열 어드레스 제어신호 출력수단은 상기 출력데이타 래치 수단이 상기 선택 수단으로부터 출력된 데이타를 래치할 때까지 상기 지연 열 어드레스 제어신호를 지연시키는 반도체 기억장치.
  13. 제 12 항에 있어서, 상기 복수의 증폭수단 각각은 서로 상보관계이며 증폭된 데이타에 대응하는 제1 및 제2 출력신호 (RDi)를 출력하고, 상기 선택수단은 데이타 선택제어신호(øD)에 따라 제1 및 제2출력신호를 래치하는 증폭 데이타 래치 수단(LC0∼LC3)을 포함하고, 상기 복수의 증폭수단 각각은 비 활성화 상태시 상기 제1 및 제2출력신호를 제1전위에 출력하고, 활성화 상태시 상기 메모리 셀의데이타에 따라 상기 제1 및 제2 출력신호중 어느 하나를 제2전위에 출력하고, 상기 증폭 데이타 래치 수단은 상기 제1 및 제2출력신호가 상기 제1전위가 될 때 유지 동작을 계속하고, 상기 제1 및 제2의 출력신호 중 어느 하나가 상기 제2전위가 될 때 유지된 데이타를 변화 하고, 상기 제1 및 제2출력신호가 상기 제1전위가 되고, 상기 데이타 선택 제어신호가 활성화 상태가 될 때 비활성화 상태가 되는 반도체 기억장치.
  14. 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 출력하고, 상기 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 증폭하여, 서로 상보관계인 제1및 제2 출력신호를 출력하는 증폭수단(DA) 및 제어신호에 응답하여 상기 제1 및 제2출력신호를 래치하는 증폭 데이타 래치 수단(LC0∼LC3)을 포함하고, 상기 증폭수단은 상기 제1및 제2출력신호를 비활성화 상태시 제1전위에 출력하고, 활성화 상태시 상기 메모리 셀의 데이타에 따라 상기 제1 및 제2 출력신호를 제2전위에 출력하고, 상기 증폭데이타 래치 수단은 상기 제1 및 제2 출력신호가 상기 제1전위가 될 때 유지동작을 계속하고, 상기 제1및 제2 출력신호중 어느 하나가 상기 제2전위가 될때 유지되어 있는 데이타를 변화 하고, 상기 제1 및 제2 출력신호가 상기 제1전위가 되고 상기 제어신호가 활성화 상태가 될 때 비 활성화 상태가 되는 반도체 기억장치.
  15. 제 14 항에 있어서, 상기 증폭수단은 복수의 증폭수단을 포함하고, 상기 증폭 데이타 래치수단은 상기 복수의 증폭수단으로부터 출력된 상기 제1 및 제2 출력신호를 래치하는 복수의 증폭 데이타 래치수단을 포함하고, 상기 복수의 증폭 데이타 래치수단으로부터 소정 증폭 데이타 래치수단을 선택하는 선택수단(DC0∼DC3, Q1∼Q8)을 더욱 포함하는 반도체 기억장치.
  16. 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 출력하고, 상기 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 증폭하고, 서로 상보관계인 제1및 제2 출력신호를 출력하는 증폭수단 (DA)및, 제어신호에 응답하여 상기 제1 및 제2 출력신호를 래치하는 출력 데이타 래치수단(DL)을 포함하고, 상기 증폭수단은 비활성화 상태시 상기 제1및 제2 출력신호를 제 1전위에 출력하고, 비활성화상태시 상기 메모리 셀의 데이타에 따라 상기 제1 및 제2 출력신호 중 어느 하나를 제2전위에 출력하고, 상기 출력 데이타 래치 수단은 오직 상기 제어신호가 활성화 상태가 되고, 상기 제1 및 제2 출력신호 중 어느 하나가 상기 제2전위가 될 때 상기 제1 및 제2 출력신호를 래치하는 반도체 기억장치.
  17. 제 16 항에 있어서, 상기 출력데이타 래치수단은 리셋신호에 응답하여 래치된 데이타를 리셋하는 반도체 기억장치.
  18. 제 17 항에 있어서, 상기 출력 데이타 래치 수단으로부터 출력된 신호를 받아서, 출력버퍼 제어신호에 응답하여 데이타를 출력하는 출력버퍼 수단(OB)을 포함하고, 상기 리셋신호는 상기 출력버퍼 제어신호를 포함하는 반도체 기억장치.
  19. 제 18 항에 있어서, 상기 출력버퍼 수단은 N형 MOSFET로 구성된 드라이버 트랜지스터(Q16), 한 단자가 상기 드라이버 트랜지스터의 게이트에 접속된 제1 P형 MOSFET(Q13), 상기 제1 P형 MOSFET의 다른 단자에 접속된 제1 커패시터 (C32), 한 단자는 상기 제1 P형 MOSFET의 다른 단자에 접속되고, 다른 단자에는 전원전압이 입력되는 제2 P형 MOSFET(Q12), 한 단자는 상기 제2 P형 MOSFET의 백 게이트에 접속되고, 다른 단자에는 상기 전원전압의 승압버전인 내부고전압이 입력되는 다이오드 (D1) 및 한 단자가 상기 다이오드의 한 단자 및 상기 제2 P형 MOSFET의 백 게이트에 접속된 제2 커패시터(C31)를 포함하고, 상기 제1 커패시터는 상기 전원전압에 의해 상기 제2 P형 MOSFET을 통하여 프리챠아지되고, 상기 제2 커패시터는 상기 내부고전압에 의해 상기 다이오드를 통하여 프리챠아지되는 반도체 기억장치.
  20. 제 18 항에 있어서, 상기 출력버퍼수단은 N형 MOSFET로 구성된 드라이버 트랜지스터(Q178), 한 단자가 상기 드라이버 트랜지스터의 게이트에 접속되고, P형 MOSFET로 구성된 스위칭 트랜지스터(Q173), 상기 스위칭 트랜지스터의 다른 단자에 접속된 커패시터(C171), 한 단자는 상기 스위칭 트랜지스터의 다른 단자에 접속되고, 다른 단자에는 전원접압이 입력되며, N형 MOSFET로 구성된 프리챠아지 트랜지스터(Q176) 및 상기 전원전압 레벨의 신호를 상기 전원전압의 승압버전인 내부 고전압 레벨의 신호로 변환하고, 상기 출력 버퍼 제어신호 및 상기제1 및 제2 입력신호 중 적어도 하나가 비 활성화 상태가 될 때 상기 내부 고전압 레벨의 상기 신호를 상기 프리챠아지 트랜지스터의 게이트로 출력하는 레벨 변환 수단(Q171, Q172, Q174, Q175, G171, G174) 포함하고, 상기 커패시터는 상기 전원전압에 의해서 상기 프리챠아지 트랜지스터를 통하여 프리챠아지 되는 반도체 기억장치.
  21. 복수의 메모리 셀로부터 메모리 셀의 데이타를 출력하고, 상기 소정 메모리 셀의 데이타에 대응하는 출력신호를 출력하는 출력수단(OB)를 포함하고, 상기 출력수단은 N형 MOSFET로 구성된 드라이버 트랜지스터(Q16), 한 단자가 상기 드라이버 트랜지스터의 게이트에 접속된 제1 P형 MOSFET(Q13), 상기 제1 P형 MOSFET의 다른 단자에 접속된 제1커패시터(C32), 한 단자는 상기 제1 P형 MOSFET의 다른 단자에 접속되고, 다른 단자에는 전원전압이 입력되는 제2 P형 MOSFET(Q12), 한 단자는 상기 제2 P형 MOSFET의 백 게이트에 접속되고, 다른 단자에는 상기 전원전압의 승압 버전인 내부 고전압이 입력되는 다이오드(D1) 및 한 단자가 상기 다이오드의 한 단자 및 상기 제2 P형 MOSFET의 백 게이트에 접속된 제2 커패시터(C31)을 포함하고, 상기 제1 커패시터는 상기 전원전압에 의해 상기 제2 P형 MOSFET를 통하여 프리챠아지되고, 상기 제2 커패시터는 상기 내부 고전압에 의해 상기 다이오드를 통하여 프리챠아지 되는 반도체 기억장치.
  22. 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 출력하고, 상기 메모리 셀의 데이타에 대응하는 입력신호를 받고, 제어신호에 따라 상기 입력 신호에 대응하는 출력신호를 출력하는 출력수단(OB)를 포함하고, 상기 출력수단은 N형 MOSFET로 구성된 드라이버 트랜지스터(Q178), 한 단자가 상기 드라이버 트랜지스터의 게이트에 접속되며, P형 MOSFET로 구성된 스위칭 트랜지스터(Q173), 상기 스위칭 트랜지스터의 다른 단자에 접속된 커패시터(C171), 한 단자는 상기 스위칭 트랜지스터의 다른 단자에 접속되고, 다른 단자는 전원전압에 접속되며, N형 MOSFET로 구성된 프리챠아지 트랜지스터(Q176) 및 상기 전원전압 레벨의 신호를 상기 전원전압의 승압버전인 내부 고전압 레벨의 신호로 변환하고, 상기 제어신호 및 상기 입력신호 중 적어도 어느 하나가 비 활성화 상태가 될 때 상기 내부 고전압 레벨의 상기 신호를 상기 프리챠아지 트랜지스터의 게이트로 출력하는 레벨 변환 수단(Q171, Q172, Q174, Q175, G171, G174)을 포함하고, 상기 커패시터는 상기 전원전압에 의해서 상기 프리챠아지 트랜지스터를 통하여 프리챠아지 되는 반도체 기억장치.
  23. 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 출력하고, 상기 복수의 메모리 셀로부터 소정 메모리 셀의 데이타를 증폭하는 복수의 증폭수단(DA), 프리디코드 신호에 응답하여 상기 복수의 증폭수단으로부터 출력된 데이타를 선택하는 선택수단(DC0∼DC3, Q201∼Q208), 상기 선택수단에 의해 선택된 데이타를 래치하는 데이타 래치수단(G201∼G209) 및 상기 데이타 래치 수단으로부터 출력된 데이타를 출력하는 출력버퍼 수단(OB)를 포함하는 반도체 기억장치.
KR1019950014289A 1994-05-31 1995-05-31 데이타를 고속으로 독출할 수 있는 반도체기억장치 KR0155040B1 (ko)

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