JPH10162573A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10162573A JPH10162573A JP8320375A JP32037596A JPH10162573A JP H10162573 A JPH10162573 A JP H10162573A JP 8320375 A JP8320375 A JP 8320375A JP 32037596 A JP32037596 A JP 32037596A JP H10162573 A JPH10162573 A JP H10162573A
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- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Abstract
(57)【要約】
【課題】 同期型半導体記憶装置において、データ出力
の高速化及び出力トランジスタにおける貫通電流の防止
をはかる。 【解決手段】 データパス上の出力制御を行うラッチ回
路１１９より前に電圧変換回路５２を有し、また、出力
を制御する内部同期信号Φ４のパス上に電圧変換回路５
６を有し、この電圧変換回路５６によりレベル変換され
た内部同期信号Φ４にてラッチ回路１１９を制御する。
の高速化及び出力トランジスタにおける貫通電流の防止
をはかる。 【解決手段】 データパス上の出力制御を行うラッチ回
路１１９より前に電圧変換回路５２を有し、また、出力
を制御する内部同期信号Φ４のパス上に電圧変換回路５
６を有し、この電圧変換回路５６によりレベル変換され
た内部同期信号Φ４にてラッチ回路１１９を制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、外部入力されるクロック信号に同期して動
作する半導体記憶装置に関する。
関し、特に、外部入力されるクロック信号に同期して動
作する半導体記憶装置に関する。
【０００２】
【従来の技術】近年、ＣＰＵの高速化に伴い、半導体記
憶装置の動作の高速化を要望する声が高まっている。し
かし、プロセスの微細化の物理的限界や、大容量化に伴
うチップサイズの増大等により、この要望は必ずしも果
たせているとはいえない。そこで、この問題を打破する
１つの手段として、同期型半導体記憶装置が提案されて
いる（特開昭６１−１４８６９２号「記憶装置」、特開
平６−７６５６６号「半導体メモリ装置」、特開平８−
９６５７３号「半導体記憶装置」等）。
憶装置の動作の高速化を要望する声が高まっている。し
かし、プロセスの微細化の物理的限界や、大容量化に伴
うチップサイズの増大等により、この要望は必ずしも果
たせているとはいえない。そこで、この問題を打破する
１つの手段として、同期型半導体記憶装置が提案されて
いる（特開昭６１−１４８６９２号「記憶装置」、特開
平６−７６５６６号「半導体メモリ装置」、特開平８−
９６５７３号「半導体記憶装置」等）。
【０００３】図２は、同期型半導体記憶装置の一例を示
す回路図である。
す回路図である。
【０００４】複数のアドレス入力端子ＡＤＤに接続され
た複数の入力回路１０１と、制御信号入力端子ＲＡＳ
Ｂ、ＣＡＳＢ、ＷＥＢ、ＣＳＢにそれぞれ接続された入
力回路１０２、１０３、１０４、１０５と、外部クロッ
クＣＬＫを入力し内部同期信号Φ１を出力する入力回路
１０６と、内部同期信号Φ１を入力し内部同期信号Φ２
及びΦ３を出力する同期信号発生回路１１４と、内部同
期信号Φ１を入力し内部同期信号Φ４を出力する同期信
号発生回路１１５と、入力回路１０１、１０２、１０
３、１０４、１０５の出力を入力しデコードして出力す
るコマンドデコーダ１１２と、コマンドデコーダ１１２
の出力を入力し内部同期信号Φ２に同期してリード動作
制御信号Φ８を出力するラッチ回路１１３と、リード動
作制御信号Φ８を入力し出力イネーブル信号Φ９を出力
するデータラッチ回路１１８と、入力回路１０１の出力
を入力し内部同期信号Φ２に同期して複数の内部アドレ
ス信号Φ５を出力するバーストカウンタ１０７と、内部
アドレス信号Φ５を入力し複数のカラム選択線スイッチ
信号Φ６を出力するカラムデコーダ１０８と、入力回路
１０１の出力を入力してロウアドレス選択信号Φ７を出
力するロウデコーダ１１０と、メモリセル１１１と、カ
ラム選択線スイッチ信号Φ６を入力しメモリセル１１１
のデータを増幅し出力する複数のセンスアンプ１０９
と、センスアンプ１０９の出力を入力し内部同期信号Φ
３に同期して出力する複数のラッチ回路１１６と、複数
のラッチ回路１１６の出力を入力し増幅してデータＤ１
Ｔ及びＤ１Ｎを出力するデータアンプ１１７と、データ
Ｄ１Ｔ及びＤ１Ｎと出力イネーブル信号Φ９の反転信号
を入力しデータＤ２Ｔ及びＤ２Ｎを出力するアンドゲー
トＡＮ１及びＡＮ２と、データＤ２Ｔ及びＤ２Ｎを入力
し内部同期信号Φ４に同期して信号Ｄ３Ｔ及びＤ３Ｎを
出力するデータラッチ回路１１９及び１２０と、出力ト
ランジスタＴＲ１及びＴＲ２から構成されている。
た複数の入力回路１０１と、制御信号入力端子ＲＡＳ
Ｂ、ＣＡＳＢ、ＷＥＢ、ＣＳＢにそれぞれ接続された入
力回路１０２、１０３、１０４、１０５と、外部クロッ
クＣＬＫを入力し内部同期信号Φ１を出力する入力回路
１０６と、内部同期信号Φ１を入力し内部同期信号Φ２
及びΦ３を出力する同期信号発生回路１１４と、内部同
期信号Φ１を入力し内部同期信号Φ４を出力する同期信
号発生回路１１５と、入力回路１０１、１０２、１０
３、１０４、１０５の出力を入力しデコードして出力す
るコマンドデコーダ１１２と、コマンドデコーダ１１２
の出力を入力し内部同期信号Φ２に同期してリード動作
制御信号Φ８を出力するラッチ回路１１３と、リード動
作制御信号Φ８を入力し出力イネーブル信号Φ９を出力
するデータラッチ回路１１８と、入力回路１０１の出力
を入力し内部同期信号Φ２に同期して複数の内部アドレ
ス信号Φ５を出力するバーストカウンタ１０７と、内部
アドレス信号Φ５を入力し複数のカラム選択線スイッチ
信号Φ６を出力するカラムデコーダ１０８と、入力回路
１０１の出力を入力してロウアドレス選択信号Φ７を出
力するロウデコーダ１１０と、メモリセル１１１と、カ
ラム選択線スイッチ信号Φ６を入力しメモリセル１１１
のデータを増幅し出力する複数のセンスアンプ１０９
と、センスアンプ１０９の出力を入力し内部同期信号Φ
３に同期して出力する複数のラッチ回路１１６と、複数
のラッチ回路１１６の出力を入力し増幅してデータＤ１
Ｔ及びＤ１Ｎを出力するデータアンプ１１７と、データ
Ｄ１Ｔ及びＤ１Ｎと出力イネーブル信号Φ９の反転信号
を入力しデータＤ２Ｔ及びＤ２Ｎを出力するアンドゲー
トＡＮ１及びＡＮ２と、データＤ２Ｔ及びＤ２Ｎを入力
し内部同期信号Φ４に同期して信号Ｄ３Ｔ及びＤ３Ｎを
出力するデータラッチ回路１１９及び１２０と、出力ト
ランジスタＴＲ１及びＴＲ２から構成されている。
【０００５】尚、本図においては、本発明の動作の説明
に特に必要のない回路や、バッファリングの為のインバ
ータ等は省略している。
に特に必要のない回路や、バッファリングの為のインバ
ータ等は省略している。
【０００６】図２において示された回路の中で、出力を
制御する内部同期信号Φ４のパス（同期信号発生回路１
１５、信号Φ４のパス、データラッチ回路１１９及び１
２０、及び出力トランジスタＴＲ１及びＴＲ２を含む回
路ブロック１３０）の具体的な従来の回路の例を図３に
示す。
制御する内部同期信号Φ４のパス（同期信号発生回路１
１５、信号Φ４のパス、データラッチ回路１１９及び１
２０、及び出力トランジスタＴＲ１及びＴＲ２を含む回
路ブロック１３０）の具体的な従来の回路の例を図３に
示す。
【０００７】本図において、図中に示された電源の内、
ＶＶＴと示された電源は、通常の周辺回路に用いられて
いる電源よりも、より高電位の電源を示している。
ＶＶＴと示された電源は、通常の周辺回路に用いられて
いる電源よりも、より高電位の電源を示している。
【０００８】データのパス上の回路は、データＤ２Ｔ及
びＤ２Ｎを入力するデータラッチ回路１１９及び１２０
と、データラッチ回路１１９の出力９２を受ける電圧変
換回路５１と、データラッチ回路１２０の出力９７を受
けるインバータ６１と、電源ＶＴＴに接続され、電圧変
換回路５１の出力を受けるインバータ７１と、出力トラ
ンジスタＴＲ１及びＴＲ２から構成されている。これら
の回路は、データ出力ピンの本数に応じて複数設置され
ている。
びＤ２Ｎを入力するデータラッチ回路１１９及び１２０
と、データラッチ回路１１９の出力９２を受ける電圧変
換回路５１と、データラッチ回路１２０の出力９７を受
けるインバータ６１と、電源ＶＴＴに接続され、電圧変
換回路５１の出力を受けるインバータ７１と、出力トラ
ンジスタＴＲ１及びＴＲ２から構成されている。これら
の回路は、データ出力ピンの本数に応じて複数設置され
ている。
【０００９】また、出力を制御する内部同期信号Φ４の
パスには、内部同期信号Φ１を入力し、内部同期信号Φ
４を出力する同期信号発生回路１１５があり、ここで作
られた出力制御用の内部同期信号Φ４は、データラッチ
回路１１９及び１２０へ入力される。
パスには、内部同期信号Φ１を入力し、内部同期信号Φ
４を出力する同期信号発生回路１１５があり、ここで作
られた出力制御用の内部同期信号Φ４は、データラッチ
回路１１９及び１２０へ入力される。
【００１０】デバイス外部の配線を駆動するために、出
力トランジスタＴＲ１及びＴＲ２は内部のトランジスタ
に対して、かなり大きいサイズで設計されるのが一般的
であり、その大きなトランジスタを駆動するために、図
２には示されていないが、図３で示したように、ラッチ
回路１１９及び１２０の出力と出力トランジスタＴＲ１
及びＴＲ２との間に、バッファリングのインバータ７
１、６１、６２、６３があるのが一般的である。また、
図３で示した回路のうち、出力を制御する内部同期信号
のパス以外の部分、すなわちラッチ回路１１９及び１２
０から出力端子ＤＱまでの回路は、各出力端子の側に設
けられるため、必然的に内部同期信号Φ４の配線長は長
くなり、さらに内部同期信号Φ４は複数のラッチ回路を
駆動するために配線容量が大きくなるため、内部同期信
号Φ４の配線上にもバッファリングのインバータ６５が
設けられている。
力トランジスタＴＲ１及びＴＲ２は内部のトランジスタ
に対して、かなり大きいサイズで設計されるのが一般的
であり、その大きなトランジスタを駆動するために、図
２には示されていないが、図３で示したように、ラッチ
回路１１９及び１２０の出力と出力トランジスタＴＲ１
及びＴＲ２との間に、バッファリングのインバータ７
１、６１、６２、６３があるのが一般的である。また、
図３で示した回路のうち、出力を制御する内部同期信号
のパス以外の部分、すなわちラッチ回路１１９及び１２
０から出力端子ＤＱまでの回路は、各出力端子の側に設
けられるため、必然的に内部同期信号Φ４の配線長は長
くなり、さらに内部同期信号Φ４は複数のラッチ回路を
駆動するために配線容量が大きくなるため、内部同期信
号Φ４の配線上にもバッファリングのインバータ６５が
設けられている。
【００１１】尚、データのパス上において、電圧変換回
路５１が設けられているのは、ハイレベルの出力をする
際に、出力用トランジスタＴＲ１のオン抵抗を減じて十
分なハイレベルの出力を得るために点９１の電位を通常
の電源レベルよりも高い電位にする必要があるためであ
る。
路５１が設けられているのは、ハイレベルの出力をする
際に、出力用トランジスタＴＲ１のオン抵抗を減じて十
分なハイレベルの出力を得るために点９１の電位を通常
の電源レベルよりも高い電位にする必要があるためであ
る。
【００１２】図２、図３及び図４を用いて、この従来の
半導体記憶装置の動作を説明する。
半導体記憶装置の動作を説明する。
【００１３】図４は、図２及び図３に示す半導体記憶装
置の動作を説明する波形図であり、同期式半導体記憶装
置の「ＣＡＳレイテンシ＝３」でリードバースト動作中
の状態を示している。「ＣＡＳレイテンシ」とは、外部
より読み出しの命令（リードコマンド）が入力された
後、出力端子にデータが出力されるまでに必要なクロッ
クサイクル数で、「ＣＡＳレイテンシ＝３」の場合、３
サイクルを必要とする。すなわち、リードコマンドが入
力されたクロックサイクルから数えて、３サイクル先の
クロックサイクル時に要求されたデータが出力されてい
るものである。
置の動作を説明する波形図であり、同期式半導体記憶装
置の「ＣＡＳレイテンシ＝３」でリードバースト動作中
の状態を示している。「ＣＡＳレイテンシ」とは、外部
より読み出しの命令（リードコマンド）が入力された
後、出力端子にデータが出力されるまでに必要なクロッ
クサイクル数で、「ＣＡＳレイテンシ＝３」の場合、３
サイクルを必要とする。すなわち、リードコマンドが入
力されたクロックサイクルから数えて、３サイクル先の
クロックサイクル時に要求されたデータが出力されてい
るものである。
【００１４】クロックサイクルＣ１時に、外部入力され
るクロック信号ＣＬＫがロウレベルからハイレベルへ遷
移するとき、リードコマンドを入力すると、コマンドデ
コーダによりリードコマンドが入力されたことを示す信
号が出力され、ラッチ回路１１３へ入力される。クロッ
クサイクルＣ２のとき、内部同期信号Φ２に同期して、
リード動作を制御する信号Φ８がロウレベルとなり、さ
らに内部同期信号Φ４の立ち下がりに同期して出力イネ
ーブル信号Φ９がロウレベルとなる。
るクロック信号ＣＬＫがロウレベルからハイレベルへ遷
移するとき、リードコマンドを入力すると、コマンドデ
コーダによりリードコマンドが入力されたことを示す信
号が出力され、ラッチ回路１１３へ入力される。クロッ
クサイクルＣ２のとき、内部同期信号Φ２に同期して、
リード動作を制御する信号Φ８がロウレベルとなり、さ
らに内部同期信号Φ４の立ち下がりに同期して出力イネ
ーブル信号Φ９がロウレベルとなる。
【００１５】一方、メモリセルから読み出されたデータ
は、クロックサイクルＣ２の時、内部同期信号Φ３に同
期してラッチ回路１１６から出力され、データアンプ１
１７で増幅され、データ信号Ｄ１Ｔ及びＤ１Ｎとなる。
クロックサイクルＣ２において出力データイネーブル信
号Φ９がロウレベルになった後は、データＤ１Ｔ及びＤ
１ＮはナンドゲートＡＮ１及びＡＮ２を通過してデータ
信号Ｄ２Ｔ及びＤ２Ｎとなりラッチ回路１１９及び１２
０へ入力される。クロックサイクルＣ３時に、内部同期
信号Φ４に同期してラッチ回路１１９及び１２０からデ
ータが出力され、出力ピンよりデータが出力される。
は、クロックサイクルＣ２の時、内部同期信号Φ３に同
期してラッチ回路１１６から出力され、データアンプ１
１７で増幅され、データ信号Ｄ１Ｔ及びＤ１Ｎとなる。
クロックサイクルＣ２において出力データイネーブル信
号Φ９がロウレベルになった後は、データＤ１Ｔ及びＤ
１ＮはナンドゲートＡＮ１及びＡＮ２を通過してデータ
信号Ｄ２Ｔ及びＤ２Ｎとなりラッチ回路１１９及び１２
０へ入力される。クロックサイクルＣ３時に、内部同期
信号Φ４に同期してラッチ回路１１９及び１２０からデ
ータが出力され、出力ピンよりデータが出力される。
【００１６】
【発明が解決しようとする課題】一般的に、半導体記憶
装置におけるデータ出力時間、すなわちアクセスは、短
い方がよいとされている。例えば、半導体集積回路を部
品とした電気回路システムの多くは、クロック信号に同
期して全体の制御を行っているのが一般的であるが、半
導体記憶装置から出力されたデータを入力するデバイス
にとって、半導体記憶装置のアクセスが短いほどセット
アップ時間が長くなり、システム全体の設計が容易にな
るからである。図４において、ｔ１で示された時間が同
期式半導体記憶装置のクロックアクセス時間であり、ｔ
２で示された時間が半導体記憶装置から出力されたデー
タを入力するデバイスにとってのセットアップ時間とな
る。すなわち時間ｔ１を短縮することが求められてい
る。
装置におけるデータ出力時間、すなわちアクセスは、短
い方がよいとされている。例えば、半導体集積回路を部
品とした電気回路システムの多くは、クロック信号に同
期して全体の制御を行っているのが一般的であるが、半
導体記憶装置から出力されたデータを入力するデバイス
にとって、半導体記憶装置のアクセスが短いほどセット
アップ時間が長くなり、システム全体の設計が容易にな
るからである。図４において、ｔ１で示された時間が同
期式半導体記憶装置のクロックアクセス時間であり、ｔ
２で示された時間が半導体記憶装置から出力されたデー
タを入力するデバイスにとってのセットアップ時間とな
る。すなわち時間ｔ１を短縮することが求められてい
る。
【００１７】時間ｔ１は、外部入力されるクロック信号
ＣＬＫから、入力回路１０６、同期信号発生回路１１５
を経て同期信号Φ４がハイレベルになるまでの時間と、
同期信号Φ４がハイレベルとなりデータ信号がラッチ回
路１１９及び１２０から出力され、出力トランジスタＴ
Ｒ１及びＴＲ２を駆動し、出力ピンからデータが出力さ
れるまでの時間で決まることとなる。
ＣＬＫから、入力回路１０６、同期信号発生回路１１５
を経て同期信号Φ４がハイレベルになるまでの時間と、
同期信号Φ４がハイレベルとなりデータ信号がラッチ回
路１１９及び１２０から出力され、出力トランジスタＴ
Ｒ１及びＴＲ２を駆動し、出力ピンからデータが出力さ
れるまでの時間で決まることとなる。
【００１８】このうち、入力回路１０６から内部同期信
号Φ４までのパスについては、高速化のために、なるべ
くバッファリングの段数を少なく、またファンアウトを
よくすることが要求されるが、前述したように信号Φ４
の配線容量が大きいために、バッファリングの段数を減
らすとファンアウトが悪化し、信号の伝達が遅くなり、
クロックアクセス時間が長くなるという問題がある。
号Φ４までのパスについては、高速化のために、なるべ
くバッファリングの段数を少なく、またファンアウトを
よくすることが要求されるが、前述したように信号Φ４
の配線容量が大きいために、バッファリングの段数を減
らすとファンアウトが悪化し、信号の伝達が遅くなり、
クロックアクセス時間が長くなるという問題がある。
【００１９】また、データパスのうち、点９２から点９
１へ信号が伝達する時間は、途中の電圧変換回路にて電
圧変換動作を介するため、電圧変換を必要としない信号
伝達（例えば図３における点９７から点９６への信号伝
達）時間に比べて長くなることは明らかである。
１へ信号が伝達する時間は、途中の電圧変換回路にて電
圧変換動作を介するため、電圧変換を必要としない信号
伝達（例えば図３における点９７から点９６への信号伝
達）時間に比べて長くなることは明らかである。
【００２０】このことにより、クロックアクセス時間が
長くなるという問題がある。
長くなるという問題がある。
【００２１】さらに、データ信号対の伝達時間が異なる
こととなり、ハイレベル出力時からロウレベル出力時に
おいて点９１がハイレベルからロウレベルへ遷移する時
刻と、点９６がロウレベルからハイレベルへ遷移する時
間が逆転し、出力トランジスタＴＲ１及びＴＲ２がとも
にオン状態となって貫通電流が流れる可能性があり、こ
れを防止するためには、インバータ６１、６２、６３、
７１のトランジスタサイズの調整等が必要であるが、プ
ロセス等のばらつき等を考慮すると、設計上の困難を伴
う場合がある。
こととなり、ハイレベル出力時からロウレベル出力時に
おいて点９１がハイレベルからロウレベルへ遷移する時
刻と、点９６がロウレベルからハイレベルへ遷移する時
間が逆転し、出力トランジスタＴＲ１及びＴＲ２がとも
にオン状態となって貫通電流が流れる可能性があり、こ
れを防止するためには、インバータ６１、６２、６３、
７１のトランジスタサイズの調整等が必要であるが、プ
ロセス等のばらつき等を考慮すると、設計上の困難を伴
う場合がある。
【００２２】本発明の目的は、上記のクロックアクセス
時間ｔ１を短縮し、また、出力トランジスタにおける貫
通電流の防止を容易にした半導体記憶装置を提供するこ
とにある。
時間ｔ１を短縮し、また、出力トランジスタにおける貫
通電流の防止を容易にした半導体記憶装置を提供するこ
とにある。
【００２３】
【課題を解決するための手段】本発明によれば、外部入
力されたクロック信号に同期して動作する半導体記憶装
置において、出力トランジスタの制御を行うラッチ回路
と、前記クロック信号から内部同期信号を発生する手段
と、この内部同期信号をレベル変換し、レベル変換され
た内部同期信号を出力する電圧変換回路とを備え、前記
レベル変換された内部同期信号にて前記ラッチ回路を制
御することを特徴とする半導体記憶装置が得られる。
力されたクロック信号に同期して動作する半導体記憶装
置において、出力トランジスタの制御を行うラッチ回路
と、前記クロック信号から内部同期信号を発生する手段
と、この内部同期信号をレベル変換し、レベル変換され
た内部同期信号を出力する電圧変換回路とを備え、前記
レベル変換された内部同期信号にて前記ラッチ回路を制
御することを特徴とする半導体記憶装置が得られる。
【００２４】更に本発明によれば、上記半導体記憶装置
において、データをレベル変換し、レベル変換されたデ
ータを出力する別の電圧変換回路を有し、前記ラッチ回
路は、前記レベル変換されたデータをラッチし、ラッチ
されたデータによって前記出力トランジスタを制御する
ことを特徴とする半導体記憶装置が得られる。
において、データをレベル変換し、レベル変換されたデ
ータを出力する別の電圧変換回路を有し、前記ラッチ回
路は、前記レベル変換されたデータをラッチし、ラッチ
されたデータによって前記出力トランジスタを制御する
ことを特徴とする半導体記憶装置が得られる。
【００２５】また本発明によれば、外部入力されたクロ
ック信号に同期して動作する半導体記憶装置において、
出力制御トランジスタの制御を行うラッチ回路を制御す
るために、前記クロック信号から生成された内部同期信
号のパス上に、電圧変換回路を有し、この電圧変換回路
から出力された、レベル変換された内部同期信号にて前
記ラッチ回路を制御することを特徴とする半導体記憶装
置が得られる。
ック信号に同期して動作する半導体記憶装置において、
出力制御トランジスタの制御を行うラッチ回路を制御す
るために、前記クロック信号から生成された内部同期信
号のパス上に、電圧変換回路を有し、この電圧変換回路
から出力された、レベル変換された内部同期信号にて前
記ラッチ回路を制御することを特徴とする半導体記憶装
置が得られる。
【００２６】更に本発明によれば、上記半導体記憶装置
において、データパス上に別の電圧変換回路を有し、前
記ラッチ回路は、前記別の電圧変換回路によってレベル
変換されたデータをラッチし、ラッチされたデータによ
って前記出力トランジスタを制御することを特徴とする
半導体記憶装置が得られる。
において、データパス上に別の電圧変換回路を有し、前
記ラッチ回路は、前記別の電圧変換回路によってレベル
変換されたデータをラッチし、ラッチされたデータによ
って前記出力トランジスタを制御することを特徴とする
半導体記憶装置が得られる。
【００２７】本発明の半導体記憶装置は、アクセス時間
を決めるパスとなる、出力を制御する内部同期信号のパ
ス上に電圧変換回路を設けるとともに、データパス上の
電圧変換回路を出力のタイミングを決めるラッチ回路よ
り前に設置し、上記レベル変換された内部同期信号によ
ってラッチ回路を駆動し、レベル変換されたデータ信号
をラッチ回路から出力する手段を有している。
を決めるパスとなる、出力を制御する内部同期信号のパ
ス上に電圧変換回路を設けるとともに、データパス上の
電圧変換回路を出力のタイミングを決めるラッチ回路よ
り前に設置し、上記レベル変換された内部同期信号によ
ってラッチ回路を駆動し、レベル変換されたデータ信号
をラッチ回路から出力する手段を有している。
【００２８】
【発明の実施の形態】次に、本発明の実施例について、
図面を参照して説明する。
図面を参照して説明する。
【００２９】図１は、本発明の一実施例を示す回路図で
あり、図３の従来の回路に対応している。
あり、図３の従来の回路に対応している。
【００３０】図１及び図２を参照して、データのパス上
の回路は、データ信号Ｄ２Ｔを入力し、データ信号ＶＤ
２Ｔを出力する電圧変換回路５２と、データ信号ＶＤ２
Ｔ及びＤ２Ｎを入力しＤ３Ｔ及びＤ３Ｎを出力するデー
タラッチ回路１１９及び１２０と、インバータ６１と、
電源ＶＴＴに接続されたインバータ７１と、出力トラン
ジスタＴＲ１及びＴＲ２から構成されており、ラッチ回
路１１９及び１２０は図２に対応する。これらの回路
は、データ出力ピンの本数に応じて複数設置されてい
る。
の回路は、データ信号Ｄ２Ｔを入力し、データ信号ＶＤ
２Ｔを出力する電圧変換回路５２と、データ信号ＶＤ２
Ｔ及びＤ２Ｎを入力しＤ３Ｔ及びＤ３Ｎを出力するデー
タラッチ回路１１９及び１２０と、インバータ６１と、
電源ＶＴＴに接続されたインバータ７１と、出力トラン
ジスタＴＲ１及びＴＲ２から構成されており、ラッチ回
路１１９及び１２０は図２に対応する。これらの回路
は、データ出力ピンの本数に応じて複数設置されてい
る。
【００３１】また、出力を制御する内部同期信号Φ４の
パスには、信号Φ１を入力し、内部同期信号Φ４を出力
する、電圧変換回路５６を含んだ同期信号発生回路１１
５があり、ここで作られた出力制御用の内部同期信号
は、上記各ラッチ回路へ入力される。
パスには、信号Φ１を入力し、内部同期信号Φ４を出力
する、電圧変換回路５６を含んだ同期信号発生回路１１
５があり、ここで作られた出力制御用の内部同期信号
は、上記各ラッチ回路へ入力される。
【００３２】さらに、従来例とは異なり、出力を制御す
るラッチ回路から、出力トランジスタの間のデータパス
上には、出力変換回路が設けられていない構成となって
いる。
るラッチ回路から、出力トランジスタの間のデータパス
上には、出力変換回路が設けられていない構成となって
いる。
【００３３】図１、図２及び図４を用いて、本発明の動
作を説明する。
作を説明する。
【００３４】図４は、図１及び図２に示す例の動作を説
明する波形図であり、同期式半導体記憶装置の「ＣＡＳ
レイテンシ＝３」で、リードバースト動作中の状態を示
している。
明する波形図であり、同期式半導体記憶装置の「ＣＡＳ
レイテンシ＝３」で、リードバースト動作中の状態を示
している。
【００３５】クロックサイクルＣ１時に、外部入力され
るクロック信号ＣＬＫがロウレベルからハイレベルへ遷
移するとき、リードコマンドを入力すると、コマンドデ
コーダによりリードコマンドが入力されたことを示す信
号が出力され、ラッチ回路１１３へ入力される。クロッ
クサイクルＣ２のとき、内部同期信号Φ２に同期して、
リード動作を制御する信号Φ８がロウレベルとなり、さ
らに内部同期信号Φ４の立ち下がりに同期して出力イネ
ーブル信号Φ９がロウレベルとなる。
るクロック信号ＣＬＫがロウレベルからハイレベルへ遷
移するとき、リードコマンドを入力すると、コマンドデ
コーダによりリードコマンドが入力されたことを示す信
号が出力され、ラッチ回路１１３へ入力される。クロッ
クサイクルＣ２のとき、内部同期信号Φ２に同期して、
リード動作を制御する信号Φ８がロウレベルとなり、さ
らに内部同期信号Φ４の立ち下がりに同期して出力イネ
ーブル信号Φ９がロウレベルとなる。
【００３６】一方、メモリセルから読み出されたデータ
は、クロックサイクルＣ２の時、内部同期信号Φ３に同
期してラッチ回路１１６から出力され、データアンプ１
１７で増幅され、データ信号Ｄ１Ｔ及びＤ１Ｎとなる。
クロックサイクルＣ２において出力データイネーブル信
号Φ９がロウレベルになった後は、データ信号Ｄ１Ｔ及
びＤ１ＮはナンドゲートＡＮ１及びＡＮ２を通過してデ
ータ信号Ｄ２Ｔ及びＤ２Ｎとなりラッチ回路１１９及び
１２０へ入力される。クロックサイクルＣ３時に、内部
同期信号Φ４に同期してラッチ回路１１９及び１２０か
らデータが出力され、出力ピンよりデータが出力され
る。
は、クロックサイクルＣ２の時、内部同期信号Φ３に同
期してラッチ回路１１６から出力され、データアンプ１
１７で増幅され、データ信号Ｄ１Ｔ及びＤ１Ｎとなる。
クロックサイクルＣ２において出力データイネーブル信
号Φ９がロウレベルになった後は、データ信号Ｄ１Ｔ及
びＤ１ＮはナンドゲートＡＮ１及びＡＮ２を通過してデ
ータ信号Ｄ２Ｔ及びＤ２Ｎとなりラッチ回路１１９及び
１２０へ入力される。クロックサイクルＣ３時に、内部
同期信号Φ４に同期してラッチ回路１１９及び１２０か
らデータが出力され、出力ピンよりデータが出力され
る。
【００３７】さらに詳細に、クロックアクセスパスの信
号の流れについて説明する。
号の流れについて説明する。
【００３８】入力回路１０６から出力されたクロック信
号Φ１は、図１に示すインバータ列８５、８６、８７、
８８、８９及びナンド回路ＮＡＮ１により、クロック信
号と逆相の１ショット信号Φ４１となり、電圧変換回路
５６及びインバータにより、内部同期信号Φ４が作られ
る。
号Φ１は、図１に示すインバータ列８５、８６、８７、
８８、８９及びナンド回路ＮＡＮ１により、クロック信
号と逆相の１ショット信号Φ４１となり、電圧変換回路
５６及びインバータにより、内部同期信号Φ４が作られ
る。
【００３９】従来例とは異なり、ナンド回路ＮＡＮ１か
ら信号Φ４を作る間に、電圧変換回路５６が設けられて
いるため、従来回路に比較して、信号Φ４の入力回路側
の点での動作は、少々遅くなるが、このΦ４信号を伝達
する配線は、従来例のところで述べたように配線容量が
大きく、信号の伝達先、すなわち本発明におけるラッチ
回路１１９のトランスファゲートへの入力点においては
波形がなまり、ラッチ回路の動作が遅くなるので、本発
明のように、電圧変換を行った大振幅の信号で伝達して
いるほうが、ラッチ回路のトランスファーゲートを駆動
するには有利であり、信号Φ４の入力回路側点から、ラ
ッチ回路側点の間の信号伝達時間は短くなる。
ら信号Φ４を作る間に、電圧変換回路５６が設けられて
いるため、従来回路に比較して、信号Φ４の入力回路側
の点での動作は、少々遅くなるが、このΦ４信号を伝達
する配線は、従来例のところで述べたように配線容量が
大きく、信号の伝達先、すなわち本発明におけるラッチ
回路１１９のトランスファゲートへの入力点においては
波形がなまり、ラッチ回路の動作が遅くなるので、本発
明のように、電圧変換を行った大振幅の信号で伝達して
いるほうが、ラッチ回路のトランスファーゲートを駆動
するには有利であり、信号Φ４の入力回路側点から、ラ
ッチ回路側点の間の信号伝達時間は短くなる。
【００４０】また、データパス上のデータ信号Ｄ２Ｔ
は、電圧変換回路５２によって、電圧を変換されたデー
タ信号ＶＤ２Ｔとなり、ラッチ回路１１９へ入力される
信号の流れとなっているが、図４の例で示すように、ク
ロックサイクルＣ３のクロック信号により出力されるデ
ータは、クロックサイクルＣ２のクロック信号により、
データ信号Ｄ２Ｔとなってラッチ回路へ入力され、クロ
ックサイクルＣ３のクロック信号を待つような構成とな
っているため、電圧変換回路５２による、信号伝達時間
の遅れは、クロックアクセスには関係しない。
は、電圧変換回路５２によって、電圧を変換されたデー
タ信号ＶＤ２Ｔとなり、ラッチ回路１１９へ入力される
信号の流れとなっているが、図４の例で示すように、ク
ロックサイクルＣ３のクロック信号により出力されるデ
ータは、クロックサイクルＣ２のクロック信号により、
データ信号Ｄ２Ｔとなってラッチ回路へ入力され、クロ
ックサイクルＣ３のクロック信号を待つような構成とな
っているため、電圧変換回路５２による、信号伝達時間
の遅れは、クロックアクセスには関係しない。
【００４１】上記実施例では、「ＣＡＳレイテンシ＝
３」の一例を示しているが、同期式半導体記憶装置で、
レイテンシが２以上の動作モードであれば、上記実施例
と同様に出力を制御するクロック信号を発生させるクロ
ックサイクルより前に、データ信号が出力を制御するラ
ッチ信号へ入力され、出力を制御するクロックサイクル
でのクロック信号による出力制御を待つ構成となるた
め、上記実施例と同様に、上記電圧変換回路による信号
伝達時間の遅れはクロックアクセスに関係しないことと
なる。
３」の一例を示しているが、同期式半導体記憶装置で、
レイテンシが２以上の動作モードであれば、上記実施例
と同様に出力を制御するクロック信号を発生させるクロ
ックサイクルより前に、データ信号が出力を制御するラ
ッチ信号へ入力され、出力を制御するクロックサイクル
でのクロック信号による出力制御を待つ構成となるた
め、上記実施例と同様に、上記電圧変換回路による信号
伝達時間の遅れはクロックアクセスに関係しないことと
なる。
【００４２】出力制御するクロック信号により、ラッチ
回路から出力され、出力トランジスタへ伝達されるデー
タ信号のパスには、電圧変換回路は設けられておらず、
電圧変換による信号伝達時間の遅れがないので、従来回
路に比較して、ラッチ回路からデータ信号が出力され出
力トランジスタを駆動するまでの時間は短くなる。
回路から出力され、出力トランジスタへ伝達されるデー
タ信号のパスには、電圧変換回路は設けられておらず、
電圧変換による信号伝達時間の遅れがないので、従来回
路に比較して、ラッチ回路からデータ信号が出力され出
力トランジスタを駆動するまでの時間は短くなる。
【００４３】さらに、従来例とは異なり電圧変換回路が
ないことにより、ラッチ回路から、出力トランジスタを
駆動するゲート節点までの、データ信号対の伝達時間が
ほぼ同じ時間となるため、出力トランジスタＴＲ１及び
ＴＲ２が、ともにオン状態となり、貫通電流を流すこと
が無くなる。
ないことにより、ラッチ回路から、出力トランジスタを
駆動するゲート節点までの、データ信号対の伝達時間が
ほぼ同じ時間となるため、出力トランジスタＴＲ１及び
ＴＲ２が、ともにオン状態となり、貫通電流を流すこと
が無くなる。
【００４４】
【発明の効果】以上説明したように、本発明は、内部同
期信号のパス上に電圧変換回路を設けるとともに、デー
タパス上の電圧変換回路をデータ出力のタイミングを決
めるラッチ回路より前に備えることにより、外部クロッ
ク信号の入力からデータが出力される間でのクロックア
クセス時間が短くなるとともに、出力トランジスタにお
ける貫通電流を縮減するという効果を有する事となる。
期信号のパス上に電圧変換回路を設けるとともに、デー
タパス上の電圧変換回路をデータ出力のタイミングを決
めるラッチ回路より前に備えることにより、外部クロッ
ク信号の入力からデータが出力される間でのクロックア
クセス時間が短くなるとともに、出力トランジスタにお
ける貫通電流を縮減するという効果を有する事となる。
【図１】本発明の一実施例による同期式半導体記憶装置
の要部を示す回路図である。
の要部を示す回路図である。
【図２】同期式半導体記憶装置の一例を示す回路図であ
る。
る。
【図３】従来の同期式半導体記憶装置の要部を示す回路
図である。
図である。
【図４】図１及び図２の動作を説明するためのタイムチ
ャートである。
ャートである。
５１、５２、５６ 電圧変換回路 ６１、６２、６３、７１、８５、８６、８７、８８、８
９ インバータ １０１、１０２、１０３、１０４、１０５、１０６
入力回路 １０７ バーストカウンタ １０８ カラムデコーダ １０９ センスアンプ １１０ ロウデコーダ １１１ メモリセル １１２ コマンドデコーダ １１３、１１６ ラッチ回路 １１４、１１５ 同期信号発生回路 １１７ データアンプ １１８、１１９、１２０ ラッチ回路 ＴＲ１、ＴＲ２ 出力トランジスタ ＡＮ１、ＡＮ２ アンドゲート ＮＡＮ１ ナンドゲート Φ１、Φ２、Φ３、Φ４ 内部同期信号 Φ５ 内部アドレス信号 Φ６ カラム選択線スイッチ信号 Φ７ ロウアドレス選択信号 Φ８ リード動作制御信号 Φ９ 出力イネーブル信号 Ｄ１Ｔ、Ｄ１Ｎ、Ｄ２Ｔ、Ｄ２Ｎ、ＶＤ２Ｔ、Ｄ３Ｔ、
Ｄ３Ｎ データ信号
９ インバータ １０１、１０２、１０３、１０４、１０５、１０６
入力回路 １０７ バーストカウンタ １０８ カラムデコーダ １０９ センスアンプ １１０ ロウデコーダ １１１ メモリセル １１２ コマンドデコーダ １１３、１１６ ラッチ回路 １１４、１１５ 同期信号発生回路 １１７ データアンプ １１８、１１９、１２０ ラッチ回路 ＴＲ１、ＴＲ２ 出力トランジスタ ＡＮ１、ＡＮ２ アンドゲート ＮＡＮ１ ナンドゲート Φ１、Φ２、Φ３、Φ４ 内部同期信号 Φ５ 内部アドレス信号 Φ６ カラム選択線スイッチ信号 Φ７ ロウアドレス選択信号 Φ８ リード動作制御信号 Φ９ 出力イネーブル信号 Ｄ１Ｔ、Ｄ１Ｎ、Ｄ２Ｔ、Ｄ２Ｎ、ＶＤ２Ｔ、Ｄ３Ｔ、
Ｄ３Ｎ データ信号
Claims (4)
- 【請求項１】 外部入力されたクロック信号に同期して
動作する半導体記憶装置において、出力トランジスタの
制御を行うラッチ回路と、前記クロック信号から内部同
期信号を発生する手段と、この内部同期信号をレベル変
換し、レベル変換された内部同期信号を出力する電圧変
換回路とを備え、前記レベル変換された内部同期信号に
て前記ラッチ回路を制御することを特徴とする半導体記
憶装置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、データをレベル変換し、レベル変換されたデータを
出力する別の電圧変換回路を有し、前記ラッチ回路は、
前記レベル変換されたデータをラッチし、ラッチされた
データによって前記出力トランジスタを制御することを
特徴とする半導体記憶装置。 - 【請求項３】 外部入力されたクロック信号に同期して
動作する半導体記憶装置において、出力制御トランジス
タの制御を行うラッチ回路を制御するために、前記クロ
ック信号から生成された内部同期信号のパス上に、電圧
変換回路を有し、この電圧変換回路から出力された、レ
ベル変換された内部同期信号にて前記ラッチ回路を制御
することを特徴とする半導体記憶装置。 - 【請求項４】 請求項３の半導体記憶装置において、デ
ータパス上に別の電圧変換回路を有し、前記ラッチ回路
は、前記別の電圧変換回路によってレベル変換されたデ
ータをラッチし、ラッチされたデータによって前記出力
トランジスタを制御することを特徴とする半導体記憶装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8320375A JPH10162573A (ja) | 1996-11-29 | 1996-11-29 | 半導体記憶装置 |
| US08/969,340 US5872741A (en) | 1996-11-29 | 1997-11-28 | Semiconductor memory device having voltage converters |
| KR1019970065762A KR100304749B1 (ko) | 1996-11-29 | 1997-11-29 | 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8320375A JPH10162573A (ja) | 1996-11-29 | 1996-11-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10162573A true JPH10162573A (ja) | 1998-06-19 |
Family
ID=18120778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8320375A Pending JPH10162573A (ja) | 1996-11-29 | 1996-11-29 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5872741A (ja) |
| JP (1) | JPH10162573A (ja) |
| KR (1) | KR100304749B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333895B1 (en) | 1999-10-07 | 2001-12-25 | Mitsubishi Denki Kabushiki Kaisha | Clock synchronous semiconductor device having a reduced clock access time |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3624848B2 (ja) * | 2000-10-19 | 2005-03-02 | セイコーエプソン株式会社 | クロック生成回路、データ転送制御装置及び電子機器 |
| TWI625618B (zh) * | 2017-07-11 | 2018-06-01 | 新唐科技股份有限公司 | 可程式化接腳位準的控制電路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02246151A (ja) * | 1989-03-20 | 1990-10-01 | Hitachi Ltd | 抵抗手段と論理回路、入力回路、ヒューズ切断回路、駆動回路、電源回路、静電保護回路及びこれらを含む半導体記憶装置ならびにそのレイアウト方式及びテスト方式 |
| US5450341A (en) * | 1992-08-31 | 1995-09-12 | Nippon Steel Corporation | Non-volatile semiconductor memory device having memory cells, each for at least three different data writable thereinto selectively and a method of using the same |
| JPH07326191A (ja) * | 1994-05-31 | 1995-12-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2907081B2 (ja) * | 1995-09-26 | 1999-06-21 | 日本電気株式会社 | 半導体記憶装置 |
| JP3183321B2 (ja) * | 1995-11-10 | 2001-07-09 | 日本電気株式会社 | 半導体記憶装置 |
| US5729493A (en) * | 1996-08-23 | 1998-03-17 | Motorola Inc. | Memory suitable for operation at low power supply voltages and sense amplifier therefor |
| US5715198A (en) * | 1997-02-03 | 1998-02-03 | International Business Machines Corporation | Output latching circuit for static memory devices |
-
1996
- 1996-11-29 JP JP8320375A patent/JPH10162573A/ja active Pending
-
1997
- 1997-11-28 US US08/969,340 patent/US5872741A/en not_active Expired - Lifetime
- 1997-11-29 KR KR1019970065762A patent/KR100304749B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333895B1 (en) | 1999-10-07 | 2001-12-25 | Mitsubishi Denki Kabushiki Kaisha | Clock synchronous semiconductor device having a reduced clock access time |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100304749B1 (ko) | 2001-11-22 |
| US5872741A (en) | 1999-02-16 |
| KR19980042948A (ko) | 1998-08-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010711 |