JP2001084773A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2001084773A JP2001084773A JP26255599A JP26255599A JP2001084773A JP 2001084773 A JP2001084773 A JP 2001084773A JP 26255599 A JP26255599 A JP 26255599A JP 26255599 A JP26255599 A JP 26255599A JP 2001084773 A JP2001084773 A JP 2001084773A
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- clock signal
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Abstract
(57)【要約】
【課題】 ＤＯＵＴ出力及びＤＯＵＴＳＴＲＢ出力を高
速化した半導体記憶装置を提供する。 【解決手段】 ＤＯＵＴＳＴＲＢ出力回路は、出力スト
ローブアウトデータＤ２を２系統Ｔ，Ｂに分けてＯＥ信
号との論理をとり、Ｔ側はそのままストローブバッファ
クロック信号ＳＴＲＢＣＬＫに同期するレジスタ７ａに
入力し、Ｂ側は再び論理を反転させ、ストローブバッフ
ァクロック信号ＳＴＲＢＣＬＫに同期するレジスタ７ｂ
に入力し、Ｔ側のレジスタ出力を最終ＤＯＵＴＳＴＲＢ
バッファのＰｃｈトランジスタ９のゲートに入力し、Ｂ
側のレジスタ出力を最終ＤＯＵＴＳＴＲＢバッファのＮ
ｃｈトランジスタ１２のゲートに入力する。Ｔ側、Ｂ側
それぞれのレジスタ７ａ，７ｂはクロック信号ＣＬＫと
ストローブクロック信号ＳＣＬＫをＯＥ２信号によって
切り替えて発生するストローブバッファクロック信号Ｓ
ＴＲＢＣＬＫによって制御される。
速化した半導体記憶装置を提供する。 【解決手段】 ＤＯＵＴＳＴＲＢ出力回路は、出力スト
ローブアウトデータＤ２を２系統Ｔ，Ｂに分けてＯＥ信
号との論理をとり、Ｔ側はそのままストローブバッファ
クロック信号ＳＴＲＢＣＬＫに同期するレジスタ７ａに
入力し、Ｂ側は再び論理を反転させ、ストローブバッフ
ァクロック信号ＳＴＲＢＣＬＫに同期するレジスタ７ｂ
に入力し、Ｔ側のレジスタ出力を最終ＤＯＵＴＳＴＲＢ
バッファのＰｃｈトランジスタ９のゲートに入力し、Ｂ
側のレジスタ出力を最終ＤＯＵＴＳＴＲＢバッファのＮ
ｃｈトランジスタ１２のゲートに入力する。Ｔ側、Ｂ側
それぞれのレジスタ７ａ，７ｂはクロック信号ＣＬＫと
ストローブクロック信号ＳＣＬＫをＯＥ２信号によって
切り替えて発生するストローブバッファクロック信号Ｓ
ＴＲＢＣＬＫによって制御される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置、
特にデータアウト出力信号（ＤＯＵＴ）及びデータアウ
トストローブ出力信号（ＤＯＵＴＳＴＲＢ）を出力する
同期式パイプラインバーストメモリに関するものであ
る。
特にデータアウト出力信号（ＤＯＵＴ）及びデータアウ
トストローブ出力信号（ＤＯＵＴＳＴＲＢ）を出力する
同期式パイプラインバーストメモリに関するものであ
る。
【０００２】
【従来の技術】半導体記憶装置の一つに同期式パイプラ
インバーストメモリがあり、この同期式パイプラインバ
ーストメモリは、データアウト出力信号（ＤＯＵＴ）を
出力するＤＯＵＴ回路と、データアウトストローブ出力
信号（ＤＯＵＴＳＴＲＢ）を出力するＤＯＵＴＳＴＲＢ
回路とから構成されている。
インバーストメモリがあり、この同期式パイプラインバ
ーストメモリは、データアウト出力信号（ＤＯＵＴ）を
出力するＤＯＵＴ回路と、データアウトストローブ出力
信号（ＤＯＵＴＳＴＲＢ）を出力するＤＯＵＴＳＴＲＢ
回路とから構成されている。
【０００３】従来例の同期式パイプラインバーストメモ
リに用いるＤＯＵＴ出力回路は図４に示すように、出力
データＤ１をクロック信号ＣＬＫに同期するレジスタ１
に入力し、レジスタ１の出力信号とＯＥ信号とをＮＡＮ
Ｄ回路２で論理をとり、その出力信号を最終ＤＯＵＴバ
ッファをなすＰｃｈトランジスタ４のゲートに入力し、
またクロック信号ＣＬＫに同期するレジスタ１の出力信
号と、ＯＥ信号をインバータ６で反転した反転信号とを
ＮＯＲ回路３で論理をとり、その出力を最終ＤＯＵＴバ
ッファをなすＮｃｈトランジスタ５に入力するようにな
っている。
リに用いるＤＯＵＴ出力回路は図４に示すように、出力
データＤ１をクロック信号ＣＬＫに同期するレジスタ１
に入力し、レジスタ１の出力信号とＯＥ信号とをＮＡＮ
Ｄ回路２で論理をとり、その出力信号を最終ＤＯＵＴバ
ッファをなすＰｃｈトランジスタ４のゲートに入力し、
またクロック信号ＣＬＫに同期するレジスタ１の出力信
号と、ＯＥ信号をインバータ６で反転した反転信号とを
ＮＯＲ回路３で論理をとり、その出力を最終ＤＯＵＴバ
ッファをなすＮｃｈトランジスタ５に入力するようにな
っている。
【０００４】一方、従来例の同期式パイプラインバース
トメモリに用いるＤＯＵＴＳＴＲＢ出力回路は図５に示
すように、出力ストローブアウトデータＤ２をストロー
ブクロック信号ＳＣＬＫに同期するレジスタ７に入力
し、レジスタ７の出力信号とＯＥ信号とをＮＡＮＤ回路
８で論理をとり、その出力を最終ＤＯＵＴＳＴＲＢバッ
ファをなすＰｃｈトランジスタ９のゲートに入力し、ス
トローブクロック信号ＳＣＬＫに同期するレジスタ７の
出力信号と、ＯＥ信号をインバータ１０で反転させた反
転信号とをＮＯＲ回路１１で論理をとり、その出力を最
終ＤＯＵＴＳＴＲＢバッファをなすＮｃｈトランジスタ
１２に入力するようになっている。
トメモリに用いるＤＯＵＴＳＴＲＢ出力回路は図５に示
すように、出力ストローブアウトデータＤ２をストロー
ブクロック信号ＳＣＬＫに同期するレジスタ７に入力
し、レジスタ７の出力信号とＯＥ信号とをＮＡＮＤ回路
８で論理をとり、その出力を最終ＤＯＵＴＳＴＲＢバッ
ファをなすＰｃｈトランジスタ９のゲートに入力し、ス
トローブクロック信号ＳＣＬＫに同期するレジスタ７の
出力信号と、ＯＥ信号をインバータ１０で反転させた反
転信号とをＮＯＲ回路１１で論理をとり、その出力を最
終ＤＯＵＴＳＴＲＢバッファをなすＮｃｈトランジスタ
１２に入力するようになっている。
【０００５】図４において、ＯＥ信号がローレベル（Ｌ
ＯＷ）の場合、ＮＡＮＤ回路２の出力信号はハイレベル
（ＨＩＧＨ）となり、そのハイレベルの出力信号が最終
ＤＯＵＴバッファのＰｃｈトランジスタ４のゲートに入
力され、Ｐｃｈトランジスタ４はオフ状態になる。
ＯＷ）の場合、ＮＡＮＤ回路２の出力信号はハイレベル
（ＨＩＧＨ）となり、そのハイレベルの出力信号が最終
ＤＯＵＴバッファのＰｃｈトランジスタ４のゲートに入
力され、Ｐｃｈトランジスタ４はオフ状態になる。
【０００６】同様にＮＯＲ回路３には、ＯＥ信号の反転
信号がハイレベルとして入力されるため、ＮＯＲ回路３
の出力はローレベルとなり、そのローレベルの出力信号
が最終ＤＯＵＴバッファのＮｃｈトランジスタ５のゲー
トに入力され、Ｎｃｈトランジスタ５はオフ状態にな
る。
信号がハイレベルとして入力されるため、ＮＯＲ回路３
の出力はローレベルとなり、そのローレベルの出力信号
が最終ＤＯＵＴバッファのＮｃｈトランジスタ５のゲー
トに入力され、Ｎｃｈトランジスタ５はオフ状態にな
る。
【０００７】したがって、ＯＥ信号がローレベルの場
合、最終ＤＯＵＴバッファからのＤＯＵＴ出力はハイイ
ンピーダンス（Ｈｚ）状態となる。
合、最終ＤＯＵＴバッファからのＤＯＵＴ出力はハイイ
ンピーダンス（Ｈｚ）状態となる。
【０００８】図４において、ＯＥ信号がハイレベルで、
かつ出力データＤ１がハイレベルである場合、クロック
信号がローレベルのときに、レジスタ１にはハイレベル
の出力データＤ１が取り込まれ、クロック信号ＣＬＫが
ハイレベルのときに、レジスタ１の出力信号がハイレベ
ルとなる。
かつ出力データＤ１がハイレベルである場合、クロック
信号がローレベルのときに、レジスタ１にはハイレベル
の出力データＤ１が取り込まれ、クロック信号ＣＬＫが
ハイレベルのときに、レジスタ１の出力信号がハイレベ
ルとなる。
【０００９】この場合、ＮＡＮＤ回路２は二つの入力が
ハイレベルとなるため、そのロウレベルの出力信号が最
終ＤＯＵＴバッファのＰｃｈトランジスタ４のゲートに
入力されて、Ｐｃｈトランジスタ４はオン状態となる。
ハイレベルとなるため、そのロウレベルの出力信号が最
終ＤＯＵＴバッファのＰｃｈトランジスタ４のゲートに
入力されて、Ｐｃｈトランジスタ４はオン状態となる。
【００１０】一方、ＮＯＲ回路３は、片側の入力がハイ
レベルとなるため、そのローレベルの信号が最終ＤＯＵ
ＴバッファのＮｃｈトランジスタ５のゲートに入力さ
れ、Ｎｃｈトランジスタ５はオフ状態となる。
レベルとなるため、そのローレベルの信号が最終ＤＯＵ
ＴバッファのＮｃｈトランジスタ５のゲートに入力さ
れ、Ｎｃｈトランジスタ５はオフ状態となる。
【００１１】したがって、ＯＥ信号がハイレベルで、か
つ出力データＤ１がハイレベルの場合、最終ＤＯＵＴバ
ッファからのＤＯＵＴ出力はハイレベル出力状態とな
る。
つ出力データＤ１がハイレベルの場合、最終ＤＯＵＴバ
ッファからのＤＯＵＴ出力はハイレベル出力状態とな
る。
【００１２】図４において、ＯＥ信号がハイレベルで、
かつ出力データＤ１がローレベルの場合、クロック信号
ＣＬＫがローレベルのとき、レジスタ１にはローレベル
のデータが取り込まれ、クロック信号ＣＬＫがハイレベ
ルのとき、レジスタ１の出力信号がローレベルとなる。
かつ出力データＤ１がローレベルの場合、クロック信号
ＣＬＫがローレベルのとき、レジスタ１にはローレベル
のデータが取り込まれ、クロック信号ＣＬＫがハイレベ
ルのとき、レジスタ１の出力信号がローレベルとなる。
【００１３】またＮＡＮＤ回路２は片側の入力がローレ
ベルとなるため、最終ＤＯＵＴバッファのＰｃｈトラン
ジスタ４のゲートにハイレベルの信号が出力されて、Ｐ
ｃｈトランジスタ４はオフ状態となる。
ベルとなるため、最終ＤＯＵＴバッファのＰｃｈトラン
ジスタ４のゲートにハイレベルの信号が出力されて、Ｐ
ｃｈトランジスタ４はオフ状態となる。
【００１４】またＮＯＲ回路３は二つの入力がローレベ
ルとなるため、最終ＤＯＵＴバッファのＮｃｈトランジ
スタ５のゲートにハイレベルの信号が入力されて、Ｎｃ
ｈトランジスタ５はオン状態となる。
ルとなるため、最終ＤＯＵＴバッファのＮｃｈトランジ
スタ５のゲートにハイレベルの信号が入力されて、Ｎｃ
ｈトランジスタ５はオン状態となる。
【００１５】したがって、ＯＥ信号がハイレベルで、か
つ出力データＤ１がローレベルのとき、最終ＤＯＵＴバ
ッファのＤＯＵＴ出力はローレベル出力状態となる。
つ出力データＤ１がローレベルのとき、最終ＤＯＵＴバ
ッファのＤＯＵＴ出力はローレベル出力状態となる。
【００１６】図５において、ＯＥ信号がローレベルのと
き、ＮＡＮＤ出力８はハイレベルとなり、そのハイレベ
ルの信号が最終ＤＯＵＴＳＴＲＢバッファのＰｃｈトラ
ンジスタ９のゲートに入力されて、Ｐｃｈトランジスタ
９はオフ状態となる。
き、ＮＡＮＤ出力８はハイレベルとなり、そのハイレベ
ルの信号が最終ＤＯＵＴＳＴＲＢバッファのＰｃｈトラ
ンジスタ９のゲートに入力されて、Ｐｃｈトランジスタ
９はオフ状態となる。
【００１７】同様にＮＯＲ回路１１は、ＯＥ信号が反転
したハイレベルの反転信号が入力するため、ＮＯＲ回路
１１の出力信号がローレベルとなり、そのローレベルの
信号が最終ＤＯＵＴＳＴＲＢバッファのＮｃｈトランジ
スタ１２のゲートに入力されて、Ｎｃｈトランジスタ１
２はオフ状態となる。
したハイレベルの反転信号が入力するため、ＮＯＲ回路
１１の出力信号がローレベルとなり、そのローレベルの
信号が最終ＤＯＵＴＳＴＲＢバッファのＮｃｈトランジ
スタ１２のゲートに入力されて、Ｎｃｈトランジスタ１
２はオフ状態となる。
【００１８】したがって、ＯＥ信号がローレベルのと
き、ＤＯＵＴＳＴＲＢ出力信号はハイインピーダンス
（Ｈｚ）状態となる。
き、ＤＯＵＴＳＴＲＢ出力信号はハイインピーダンス
（Ｈｚ）状態となる。
【００１９】図５において、ＯＥ信号がハイレベルで、
かつ出力ストローブアウトデータＤ２がハイレベルの場
合、ストローブクロック信号ＳＣＬＫがローレベルのと
き、レジスタ７にはハイレベルのデータが取り込まれ、
ストローブクロック信号ＳＣＬＫがハイレベルで、レジ
スタ７の出力信号がハイレベルとなる。
かつ出力ストローブアウトデータＤ２がハイレベルの場
合、ストローブクロック信号ＳＣＬＫがローレベルのと
き、レジスタ７にはハイレベルのデータが取り込まれ、
ストローブクロック信号ＳＣＬＫがハイレベルで、レジ
スタ７の出力信号がハイレベルとなる。
【００２０】ＮＡＮＤ回路８は二つの入力がハイレベル
となるため、そのローレベルの信号が最終ＤＯＵＴＳＴ
ＲＢバッファのＰｃｈトランジスタ９のゲートに入力さ
れて、Ｐｃｈトランジスタ９はオン状態となる。
となるため、そのローレベルの信号が最終ＤＯＵＴＳＴ
ＲＢバッファのＰｃｈトランジスタ９のゲートに入力さ
れて、Ｐｃｈトランジスタ９はオン状態となる。
【００２１】ＮＯＲ回路１１は片側の入力がハイレベル
となるため、そのローレベルの信号が最終ＤＯＵＴＳＴ
ＲＢバッファのＮｃｈトランジスタ１２のゲートに入力
されて、Ｎｃｈトランジスタ１２はオフ状態となる。
となるため、そのローレベルの信号が最終ＤＯＵＴＳＴ
ＲＢバッファのＮｃｈトランジスタ１２のゲートに入力
されて、Ｎｃｈトランジスタ１２はオフ状態となる。
【００２２】したがって、ＯＥ信号がハイレベルで、か
つ出力ストローブアウトデータＤ２がハイレベルのと
き、ＤＯＵＴＳＴＲＢ出力信号は、ハイレベル状態とな
る。
つ出力ストローブアウトデータＤ２がハイレベルのと
き、ＤＯＵＴＳＴＲＢ出力信号は、ハイレベル状態とな
る。
【００２３】図５において、ＯＥ信号がハイレベルで、
かつ出力ストローブアウトデータＤ２がローレベルのと
き、ストローブクロック信号ＳＣＬＫがローレベルで、
かつレジスタ７にはローレベルの出力ストローブアウト
データＤ２が取り込まれ、ストローブクロック信号ＳＣ
ＬＫがハイレベルでレジスタ７の出力信号がローレベル
となる。
かつ出力ストローブアウトデータＤ２がローレベルのと
き、ストローブクロック信号ＳＣＬＫがローレベルで、
かつレジスタ７にはローレベルの出力ストローブアウト
データＤ２が取り込まれ、ストローブクロック信号ＳＣ
ＬＫがハイレベルでレジスタ７の出力信号がローレベル
となる。
【００２４】ＮＡＮＤ回路８は片側の入力がローレベル
となるため、そのハイレベルの信号が最終ＤＯＵＴＳＴ
ＲＢバッファのＰｃｈトランジスタ９のゲートに入力さ
れて、Ｐｃｈトランジスタ９はオフ状態となる。
となるため、そのハイレベルの信号が最終ＤＯＵＴＳＴ
ＲＢバッファのＰｃｈトランジスタ９のゲートに入力さ
れて、Ｐｃｈトランジスタ９はオフ状態となる。
【００２５】ＮＯＲ回路１１は二つの入力がローレベル
となるため、そのハイレベルの信号が最終ＤＯＵＴＳＴ
ＲＢバッファのＮｃｈトランジスタ１２のゲートに入力
されて、Ｎｃｈトランジスタ１２はオン状態となる。
となるため、そのハイレベルの信号が最終ＤＯＵＴＳＴ
ＲＢバッファのＮｃｈトランジスタ１２のゲートに入力
されて、Ｎｃｈトランジスタ１２はオン状態となる。
【００２６】したがって、ＯＥ信号がハイレベルで、か
つ出力ストローブアウトデータＤ２がローレベルのと
き、ＤＯＵＴＳＴＲＢ出力信号は、ローレベル出力状態
となる。
つ出力ストローブアウトデータＤ２がローレベルのと
き、ＤＯＵＴＳＴＲＢ出力信号は、ローレベル出力状態
となる。
【００２７】図６は、従来例の回路におけるタイミング
チャートを示す図である。図６において、クロック信号
ＣＬＫがハイレベルとなる時刻は、それぞれｔ１〜ｔ９
であるとする。
チャートを示す図である。図６において、クロック信号
ＣＬＫがハイレベルとなる時刻は、それぞれｔ１〜ｔ９
であるとする。
【００２８】ＯＥ信号はｔ＝ｔ３に同期してローレベル
からハイレベルとなり、ｔ＝ｔ７に同期してハイレベル
からローレベルになるとすると、ｔ＝ｔ３に同期してＯ
Ｅ信号がローレベルからハイレベルになることにより、
ＤＯＵＴ信号はハイインピーダンス（Ｈｚ）からローイ
ンピーダンス（Ｌｚ）状態に遷移し、ｔ＝ｔ３，ｔ４，
ｔ５，ｔ６に同期してデータを出力し、ｔ＝ｔ７に同期
してＯＥ信号がハイレベルからローレベルになることに
より、ハイインピーダンス（Ｈｚ）状態に遷移する。
からハイレベルとなり、ｔ＝ｔ７に同期してハイレベル
からローレベルになるとすると、ｔ＝ｔ３に同期してＯ
Ｅ信号がローレベルからハイレベルになることにより、
ＤＯＵＴ信号はハイインピーダンス（Ｈｚ）からローイ
ンピーダンス（Ｌｚ）状態に遷移し、ｔ＝ｔ３，ｔ４，
ｔ５，ｔ６に同期してデータを出力し、ｔ＝ｔ７に同期
してＯＥ信号がハイレベルからローレベルになることに
より、ハイインピーダンス（Ｈｚ）状態に遷移する。
【００２９】また図６において、ストローブクロック信
号ＳＣＬＫがハイレベルになる時刻をそれぞれｔ１’〜
ｔ８’とすると、ＤＯＵＴＳＴＲＢ出力信号は、ｔ＝ｔ
３に同期してＯＥ信号がローレベルからハイレベルにな
ることにより、ハイインピーダンス（Ｈｚ）からローイ
ンピーダンス（Ｌｚ）状態に遷移し、ｔ＝ｔ３’，ｔ
４’，ｔ５’，ｔ６’に同期してデータを出力し、ｔ＝
ｔ７に同期してＯＥ信号がハイレベルからローレベルに
なることにより、ハイインピーダンス（Ｈｚ）状態に遷
移する。
号ＳＣＬＫがハイレベルになる時刻をそれぞれｔ１’〜
ｔ８’とすると、ＤＯＵＴＳＴＲＢ出力信号は、ｔ＝ｔ
３に同期してＯＥ信号がローレベルからハイレベルにな
ることにより、ハイインピーダンス（Ｈｚ）からローイ
ンピーダンス（Ｌｚ）状態に遷移し、ｔ＝ｔ３’，ｔ
４’，ｔ５’，ｔ６’に同期してデータを出力し、ｔ＝
ｔ７に同期してＯＥ信号がハイレベルからローレベルに
なることにより、ハイインピーダンス（Ｈｚ）状態に遷
移する。
【００３０】
【発明が解決しようとする課題】しかしながら図４〜図
６に示す従来例では、ＤＯＵＴ出力信号及びＤＯＵＴＳ
ＴＲＢ出力信号がハイインピーダンスからローインピー
ダンスに遷移するときのスピードは、ｔ＝ｔ３に同期し
たＯＥ信号がローレベルからハイレベルになる時刻に依
存する。
６に示す従来例では、ＤＯＵＴ出力信号及びＤＯＵＴＳ
ＴＲＢ出力信号がハイインピーダンスからローインピー
ダンスに遷移するときのスピードは、ｔ＝ｔ３に同期し
たＯＥ信号がローレベルからハイレベルになる時刻に依
存する。
【００３１】一方、ｔ＝ｔ４，ｔ５，ｔ６では、ＤＯＵ
Ｔ出力信号のスピードは、クロック信号ＣＬＫがローレ
ベルからハイレベルになる時刻に依存するため、ＤＯＵ
Ｔ出力信号は、クロック信号ＣＬＫのアクセスが１回目
と２〜４回目とでスピードが異なり、１回目が最も遅く
なるという問題がある。
Ｔ出力信号のスピードは、クロック信号ＣＬＫがローレ
ベルからハイレベルになる時刻に依存するため、ＤＯＵ
Ｔ出力信号は、クロック信号ＣＬＫのアクセスが１回目
と２〜４回目とでスピードが異なり、１回目が最も遅く
なるという問題がある。
【００３２】上述した問題を解決するため、図７及び図
８に示す従来の技術が開発されている。すなわち、図７
に示す従来例の同期式パイプラインバーストメモリに用
いるＤＯＵＴ出力回路は出力データＤ１を２系統Ｔ，Ｂ
に分けて、ＯＥ信号との論理をとるようになっている。
８に示す従来の技術が開発されている。すなわち、図７
に示す従来例の同期式パイプラインバーストメモリに用
いるＤＯＵＴ出力回路は出力データＤ１を２系統Ｔ，Ｂ
に分けて、ＯＥ信号との論理をとるようになっている。
【００３３】具体的に説明すると、図７に示す従来例の
同期式パイプラインバーストメモリに用いるＤＯＵＴ出
力回路における一方の系統Ｔ側では、出力データＤ１と
ＯＥ信号との論理をとった信号をそのままクロック信号
ＣＬＫに同期するレジスタ１ａに入力し、また他方の系
統Ｂ側では、再び論理を反転させて、クロック信号ＣＬ
Ｋに同期するレジスタ１ｂに入力するようになってい
る。
同期式パイプラインバーストメモリに用いるＤＯＵＴ出
力回路における一方の系統Ｔ側では、出力データＤ１と
ＯＥ信号との論理をとった信号をそのままクロック信号
ＣＬＫに同期するレジスタ１ａに入力し、また他方の系
統Ｂ側では、再び論理を反転させて、クロック信号ＣＬ
Ｋに同期するレジスタ１ｂに入力するようになってい
る。
【００３４】さらに一方の系統Ｔ側のレジスタ１ａの出
力信号を最終ＤＯＵＴバッファのＰｃｈトランジスタ４
のゲートに入力し、また他方の系統Ｂ側のレジスタ１ｂ
の出力信号を最終ＤＯＵＴバッファのＮｃｈトランジス
タ５のゲートに入力するようになっている。
力信号を最終ＤＯＵＴバッファのＰｃｈトランジスタ４
のゲートに入力し、また他方の系統Ｂ側のレジスタ１ｂ
の出力信号を最終ＤＯＵＴバッファのＮｃｈトランジス
タ５のゲートに入力するようになっている。
【００３５】図８に示す従来例の同期式パイプラインバ
ーストメモリに用いるＤＯＵＴＳＴＲＢ出力回路は、出
力ストローブアウトデータＤ２を２系統Ｔ，Ｂに分け
て、ＯＥ信号との論理をとるようになっている。
ーストメモリに用いるＤＯＵＴＳＴＲＢ出力回路は、出
力ストローブアウトデータＤ２を２系統Ｔ，Ｂに分け
て、ＯＥ信号との論理をとるようになっている。
【００３６】具体的に説明すると、従来例の同期式パイ
プラインバーストメモリに用いるＤＯＵＴＳＴＲＢ出力
回路における一方の系統Ｔ側では、そのままストローブ
クロック信号ＳＣＬＫに同期するレジスタ７ａに入力
し、また他方の系統Ｂ側では、再び論理を反転させて、
ストローブクロック信号ＳＣＬＫに同期するレジスタ７
ｂに入力するようになっている。
プラインバーストメモリに用いるＤＯＵＴＳＴＲＢ出力
回路における一方の系統Ｔ側では、そのままストローブ
クロック信号ＳＣＬＫに同期するレジスタ７ａに入力
し、また他方の系統Ｂ側では、再び論理を反転させて、
ストローブクロック信号ＳＣＬＫに同期するレジスタ７
ｂに入力するようになっている。
【００３７】さらにＴ側のレジスタ７ａの出力信号を最
終ＤＯＵＴＳＴＲＢバッファのＰｃｈトランジスタ９の
ゲートに入力し、またＢ側のレジスタ７ｂの出力信号を
最終ＤＯＵＴＳＴＲＢバッファのＮｃｈトランジスタ１
２のゲートに入力するようになっている。
終ＤＯＵＴＳＴＲＢバッファのＰｃｈトランジスタ９の
ゲートに入力し、またＢ側のレジスタ７ｂの出力信号を
最終ＤＯＵＴＳＴＲＢバッファのＮｃｈトランジスタ１
２のゲートに入力するようになっている。
【００３８】図７及び図８に示す従来例の回路は、出力
データ信号Ｄ１及び出力ストローブアウトデータ信号Ｄ
２とＯＥ信号との論理を、レジスタ１ａ，１ｂ、７ａ，
７ｂに入力する前にとることによって、ＤＯＵＴ出力信
号及びＤＯＵＴＳＴＲＢ出力信号のスピードが、クロッ
ク信号ＣＬＫ及びストローブクロック信号ＳＣＬＫで決
まるようにし、ＯＥ信号との論理をとることによる遅延
時間がアクセスに影響を与えないようにしている。
データ信号Ｄ１及び出力ストローブアウトデータ信号Ｄ
２とＯＥ信号との論理を、レジスタ１ａ，１ｂ、７ａ，
７ｂに入力する前にとることによって、ＤＯＵＴ出力信
号及びＤＯＵＴＳＴＲＢ出力信号のスピードが、クロッ
ク信号ＣＬＫ及びストローブクロック信号ＳＣＬＫで決
まるようにし、ＯＥ信号との論理をとることによる遅延
時間がアクセスに影響を与えないようにしている。
【００３９】図７及び図８に示す従来例の回路のタイミ
ングチャートを図９に示す。図９において、クロック信
号ＣＬＫがハイレベルになる時刻をそれぞれｔ１〜ｔ
９、ストローブクロック信号ＳＣＬＫがハイレベルにな
る時刻をそれぞれｔ１’〜ｔ８’とする。
ングチャートを図９に示す。図９において、クロック信
号ＣＬＫがハイレベルになる時刻をそれぞれｔ１〜ｔ
９、ストローブクロック信号ＳＣＬＫがハイレベルにな
る時刻をそれぞれｔ１’〜ｔ８’とする。
【００４０】ＯＥ信号がｔ＝ｔ２’に同期してローレベ
ルからハイレベルに、ｔ＝ｔ６’に同期してハイレベル
からローレベルになるとすると、ｔ＝ｔ３に同期して、
ＤＯＵＴ信号はハイインピーダンス（Ｈｚ）からローイ
ンピーダンス（Ｌｚ）状態に遷移し、ｔ＝ｔ３，ｔ４，
ｔ５，ｔ６に同期してデータを出力し、ｔ＝ｔ７に同期
してハイインピーダンス（Ｈｚ）状態に遷移する。
ルからハイレベルに、ｔ＝ｔ６’に同期してハイレベル
からローレベルになるとすると、ｔ＝ｔ３に同期して、
ＤＯＵＴ信号はハイインピーダンス（Ｈｚ）からローイ
ンピーダンス（Ｌｚ）状態に遷移し、ｔ＝ｔ３，ｔ４，
ｔ５，ｔ６に同期してデータを出力し、ｔ＝ｔ７に同期
してハイインピーダンス（Ｈｚ）状態に遷移する。
【００４１】またｔ＝ｔ３’に同期して、ＤＯＵＴＳＴ
ＲＢ出力信号はハイインピーダンス（Ｈｚ）からローイ
ンピーダンス（Ｌｚ）状態に遷移し、ｔ＝ｔ３’，ｔ
４’，ｔ５’，ｔ６’に同期してデータを出力し、ｔ＝
ｔ７’に同期してハイインピーダンス（Ｈｚ）状態に遷
移する。
ＲＢ出力信号はハイインピーダンス（Ｈｚ）からローイ
ンピーダンス（Ｌｚ）状態に遷移し、ｔ＝ｔ３’，ｔ
４’，ｔ５’，ｔ６’に同期してデータを出力し、ｔ＝
ｔ７’に同期してハイインピーダンス（Ｈｚ）状態に遷
移する。
【００４２】したがって、ＤＯＵＴ出力信号がハイイン
ピーダンス（Ｈｚ）からローインピーダンス（Ｌｚ）に
なる時刻と、ＤＯＵＴＳＴＲＢ出力信号がハイインピー
ダンス（Ｈｚ）からローインピーダンス（Ｌｚ）になる
時刻が半周期ずれるという問題がある。
ピーダンス（Ｈｚ）からローインピーダンス（Ｌｚ）に
なる時刻と、ＤＯＵＴＳＴＲＢ出力信号がハイインピー
ダンス（Ｈｚ）からローインピーダンス（Ｌｚ）になる
時刻が半周期ずれるという問題がある。
【００４３】また同様に、ＤＯＵＴ出力信号がローイン
ピーダンスからハイインピーダンスになる時刻と、ＤＯ
ＵＴＳＴＲＢ出力信号がローインピーダンスからハイイ
ンピーダンスになる時刻も半周期ずれてしまうため、動
作上不具合を生じるという問題がある。
ピーダンスからハイインピーダンスになる時刻と、ＤＯ
ＵＴＳＴＲＢ出力信号がローインピーダンスからハイイ
ンピーダンスになる時刻も半周期ずれてしまうため、動
作上不具合を生じるという問題がある。
【００４４】本発明の目的は、ＤＯＵＴ出力及びＤＯＵ
ＴＳＴＲＢ出力を高速化した半導体記憶装置を提供する
ことにある。
ＴＳＴＲＢ出力を高速化した半導体記憶装置を提供する
ことにある。
【００４５】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体記憶装置は、データアウト出力
信号（ＤＯＵＴ）及びデータアウトストローブ出力信号
（ＤＯＵＴＳＴＲＢ）を出力する同期式パイプラインバ
ーストメモリであって、
め、本発明に係る半導体記憶装置は、データアウト出力
信号（ＤＯＵＴ）及びデータアウトストローブ出力信号
（ＤＯＵＴＳＴＲＢ）を出力する同期式パイプラインバ
ーストメモリであって、
【００４６】前記ＤＯＵＴ出力回路は、出力データを二
系統に分けてＯＥ信号との論理をとり、一方の系統側は
そのままクロック信号に同期するレジスタに入力し、他
方の系統側は再び論理を反転させ、クロック信号に同期
するレジスタに入力し、一方の系統側のレジスタ出力を
最終ＤＯＵＴバッファのトランジスタのゲートに入力
し、他方の系統側のレジスタ出力を最終ＤＯＵＴバッフ
ァのトランジスタのゲートに入力するように構成された
ものであり、
系統に分けてＯＥ信号との論理をとり、一方の系統側は
そのままクロック信号に同期するレジスタに入力し、他
方の系統側は再び論理を反転させ、クロック信号に同期
するレジスタに入力し、一方の系統側のレジスタ出力を
最終ＤＯＵＴバッファのトランジスタのゲートに入力
し、他方の系統側のレジスタ出力を最終ＤＯＵＴバッフ
ァのトランジスタのゲートに入力するように構成された
ものであり、
【００４７】前記ＤＯＵＴＳＴＲＢ出力回路は、出力ス
トローブアウトデータを二系統に分けてＯＥ信号との論
理をとり、一方の系統側はそのままストローブバッファ
クロック信号に同期するレジスタに入力し、他方の系統
側は再び論理を反転させ、ストローブバッファクロック
信号に同期するレジスタに入力し、一方の系統側のレジ
スタ出力を最終ＤＯＵＴＳＴＲＢバッファのトランジス
タのゲートに入力し、他方の系統側のレジスタ出力を最
終ＤＯＵＴＳＴＲＢバッファのトランジスタのゲートに
入力するように構成されたものである。
トローブアウトデータを二系統に分けてＯＥ信号との論
理をとり、一方の系統側はそのままストローブバッファ
クロック信号に同期するレジスタに入力し、他方の系統
側は再び論理を反転させ、ストローブバッファクロック
信号に同期するレジスタに入力し、一方の系統側のレジ
スタ出力を最終ＤＯＵＴＳＴＲＢバッファのトランジス
タのゲートに入力し、他方の系統側のレジスタ出力を最
終ＤＯＵＴＳＴＲＢバッファのトランジスタのゲートに
入力するように構成されたものである。
【００４８】また前記ＤＯＵＴＳＴＲＢ出力回路の２系
統のレジスタは、クロック信号とストローブクロック信
号とをＯＥ２信号によって切替えて発生する前記ストロ
ーブバッファクロック信号によって制御され、
統のレジスタは、クロック信号とストローブクロック信
号とをＯＥ２信号によって切替えて発生する前記ストロ
ーブバッファクロック信号によって制御され、
【００４９】さらに前記ストローブバッファクロック信
号により最終ＤＯＵＴＳＴＲＢバッファの出力信号をハ
イインピーダンスからローインピーダンス状態に切替る
場合及びローインピーダンスからハイインピーダンス状
態に切替る場合は、最終ＤＯＵＴバッファの出力信号を
ハイインピーダンスからローインピーダンス状態に切替
る場合及びローインピーダンスからハイインピーダンス
状態に切替る場合とタイミングを同じにするために、前
記レジスタをクロック信号同期でコントロールし、ＤＯ
ＵＴＳＴＲＢ出力時は、前記レジスタをストローブクロ
ック信号同期でコントロールするものである。
号により最終ＤＯＵＴＳＴＲＢバッファの出力信号をハ
イインピーダンスからローインピーダンス状態に切替る
場合及びローインピーダンスからハイインピーダンス状
態に切替る場合は、最終ＤＯＵＴバッファの出力信号を
ハイインピーダンスからローインピーダンス状態に切替
る場合及びローインピーダンスからハイインピーダンス
状態に切替る場合とタイミングを同じにするために、前
記レジスタをクロック信号同期でコントロールし、ＤＯ
ＵＴＳＴＲＢ出力時は、前記レジスタをストローブクロ
ック信号同期でコントロールするものである。
【００５０】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００５１】図１は、本発明の一実施形態に係る半導体
記憶装置、特に同期式パイプラインバーストメモリに用
いるＤＯＵＴ出力回路を示す構成図、図２は、本発明の
実施形態に係る半導体記憶装置、特に同期式パイプライ
ンバーストメモリに用いるＤＯＵＴＳＴＲＢ出力回路を
示す構成図である。
記憶装置、特に同期式パイプラインバーストメモリに用
いるＤＯＵＴ出力回路を示す構成図、図２は、本発明の
実施形態に係る半導体記憶装置、特に同期式パイプライ
ンバーストメモリに用いるＤＯＵＴＳＴＲＢ出力回路を
示す構成図である。
【００５２】図１に示す本発明の実施形態に係る同期式
パイプラインバーストメモリは、データアウト出力信号
（ＤＯＵＴ）を出力するＤＯＵＴ回路と、データアウト
ストローブ出力信号（ＤＯＵＴＳＴＲＢ）を出力するＤ
ＯＵＴＳＴＲＢ回路とから構成されている。
パイプラインバーストメモリは、データアウト出力信号
（ＤＯＵＴ）を出力するＤＯＵＴ回路と、データアウト
ストローブ出力信号（ＤＯＵＴＳＴＲＢ）を出力するＤ
ＯＵＴＳＴＲＢ回路とから構成されている。
【００５３】図１に示す本発明の一実施形態に係る同期
式パイプラインバーストメモリに用いるＤＯＵＴ出力回
路は、出力データＤ１を２系統Ｔ，Ｂに分けて、ＯＥ信
号との論理を、後段のレジストリ１ａ，１ｂに入力する
前にとるように構成されている。
式パイプラインバーストメモリに用いるＤＯＵＴ出力回
路は、出力データＤ１を２系統Ｔ，Ｂに分けて、ＯＥ信
号との論理を、後段のレジストリ１ａ，１ｂに入力する
前にとるように構成されている。
【００５４】ここにＯＥ信号は、最終ＤＯＵＴバッファ
及び最終ＤＯＵＴＳＴＲＢバッファの出力信号をハイイ
ンピーダンス（Ｈｚ）とローインピーダンス（Ｌｚ）と
に切替える信号であり、通常は外部信号として入力させ
るか、或いは内部で論理的に発生させるものであるが、
本発明では内部で論理的に発生させる構成になってい
る。
及び最終ＤＯＵＴＳＴＲＢバッファの出力信号をハイイ
ンピーダンス（Ｈｚ）とローインピーダンス（Ｌｚ）と
に切替える信号であり、通常は外部信号として入力させ
るか、或いは内部で論理的に発生させるものであるが、
本発明では内部で論理的に発生させる構成になってい
る。
【００５５】具体的に説明すると、図１に示す本発明の
実施形態に係る同期式パイプラインバーストメモリに用
いるＤＯＵＴ出力回路における一方の系統Ｔ側では、出
力データＤ１とＯＥ信号との論理をとった信号をそのま
まクロック信号ＣＬＫに同期するレジスタ１ａに入力
し、また他方の系統Ｂ側では、再び論理を反転させて、
クロック信号ＣＬＫに同期するレジスタ１ｂに入力する
ようになっている。
実施形態に係る同期式パイプラインバーストメモリに用
いるＤＯＵＴ出力回路における一方の系統Ｔ側では、出
力データＤ１とＯＥ信号との論理をとった信号をそのま
まクロック信号ＣＬＫに同期するレジスタ１ａに入力
し、また他方の系統Ｂ側では、再び論理を反転させて、
クロック信号ＣＬＫに同期するレジスタ１ｂに入力する
ようになっている。
【００５６】さらに系統Ｔ，Ｂ側レジスタ１ａ，１ｂの
出力信号を最終ＤＯＵＴバッファのｐｃｈトランジスタ
４，Ｎｃｈトランジスタ５のゲートにそれぞれ入力する
ようになっている。また２ａ，２ｂはＮＡＮＤ回路であ
り、６ａ，６ｂは信号の論理レベルを反転させるインバ
ータである。
出力信号を最終ＤＯＵＴバッファのｐｃｈトランジスタ
４，Ｎｃｈトランジスタ５のゲートにそれぞれ入力する
ようになっている。また２ａ，２ｂはＮＡＮＤ回路であ
り、６ａ，６ｂは信号の論理レベルを反転させるインバ
ータである。
【００５７】一方、図２に示す本発明の一実施形態に係
る同期式パイプラインバーストメモリに用いるＤＯＵＴ
ＳＴＲＢ出力回路は、出力ストローブアウトデータＤ２
を２系統Ｔ，Ｂに分けて、ＯＥ信号との論理を、後段の
レジスタ７ａ，７ｂに入力する前にとるように構成され
ており、さらに最終バッファ（具体的には最終ＤＯＵＴ
ＳＴＲＢバッファ）を駆動するレジスタ７ａ，７ｂを、
クロック信号ＣＬＫとストローブクロック信号ＳＣＬＫ
とにより制御するようにしたことを特徴とするものであ
る。
る同期式パイプラインバーストメモリに用いるＤＯＵＴ
ＳＴＲＢ出力回路は、出力ストローブアウトデータＤ２
を２系統Ｔ，Ｂに分けて、ＯＥ信号との論理を、後段の
レジスタ７ａ，７ｂに入力する前にとるように構成され
ており、さらに最終バッファ（具体的には最終ＤＯＵＴ
ＳＴＲＢバッファ）を駆動するレジスタ７ａ，７ｂを、
クロック信号ＣＬＫとストローブクロック信号ＳＣＬＫ
とにより制御するようにしたことを特徴とするものであ
る。
【００５８】具体的に説明すると、図２に示すＤＯＵＴ
ＳＴＲＢ出力回路は、出力ストローブアウトデータＤ２
を２系統Ｔ，Ｂに分けてＯＥ信号との論理をとってお
り、一方の系統Ｔ側では、出力ストローブアウトデータ
Ｄ２とＯＥ信号との論理をとった信号をそのままストロ
ーブバッファクロック信号ＳＴＲＢＣＬＫ（クロック信
号ＣＬＫまたはストローブクロック信号ＳＣＬＫ）に同
期するレジスタ７ａに入力する。
ＳＴＲＢ出力回路は、出力ストローブアウトデータＤ２
を２系統Ｔ，Ｂに分けてＯＥ信号との論理をとってお
り、一方の系統Ｔ側では、出力ストローブアウトデータ
Ｄ２とＯＥ信号との論理をとった信号をそのままストロ
ーブバッファクロック信号ＳＴＲＢＣＬＫ（クロック信
号ＣＬＫまたはストローブクロック信号ＳＣＬＫ）に同
期するレジスタ７ａに入力する。
【００５９】他方の系統Ｂ側では、インバータ１０ｂに
より再び論理を反転させ、その反転信号をストローブバ
ッファクロック信号ＳＴＲＢＣＬＫ（クロック信号ＣＬ
Ｋまたはストローブクロック信号ＳＣＬＫ）に同期する
レジスタ７ｂに入力する。
より再び論理を反転させ、その反転信号をストローブバ
ッファクロック信号ＳＴＲＢＣＬＫ（クロック信号ＣＬ
Ｋまたはストローブクロック信号ＳＣＬＫ）に同期する
レジスタ７ｂに入力する。
【００６０】そして、一方の系統Ｔ側レジスタ７ａの出
力信号を最終ＤＯＵＴＳＴＲＢバッファのＰｃｈトラン
ジスタ９のゲートに入力し、他方の系統Ｂ側レジスタ７
ｂの出力信号を最終ＤＯＵＴＳＴＲＢバッファのＮｃｈ
トランジスタ１２のゲートに入力するようになってい
る。
力信号を最終ＤＯＵＴＳＴＲＢバッファのＰｃｈトラン
ジスタ９のゲートに入力し、他方の系統Ｂ側レジスタ７
ｂの出力信号を最終ＤＯＵＴＳＴＲＢバッファのＮｃｈ
トランジスタ１２のゲートに入力するようになってい
る。
【００６１】さらにクロック信号ＣＬＫ及びストローブ
クロック信号ＳＣＬＫは、切替スイッチ１３，１４の入
力側に接続されており、このクロック信号ＣＬＫとスト
ローブクロック信号ＳＣＬＫは、ＯＥ２信号により制御
される切替スイッチ１３又は１４を通して選択され、そ
れぞれがストローブバッファクロック信号ＳＴＲＢＣＬ
Ｋとしてレジスタ７ａ，７ｂに入力するようになってい
る。
クロック信号ＳＣＬＫは、切替スイッチ１３，１４の入
力側に接続されており、このクロック信号ＣＬＫとスト
ローブクロック信号ＳＣＬＫは、ＯＥ２信号により制御
される切替スイッチ１３又は１４を通して選択され、そ
れぞれがストローブバッファクロック信号ＳＴＲＢＣＬ
Ｋとしてレジスタ７ａ，７ｂに入力するようになってい
る。
【００６２】２系統Ｔ，Ｂ側それぞれのレジスタ７ａ，
７ｂは、ＯＥ２信号により選択されるクロック信号ＣＬ
Ｋとストローブクロック信号ＳＣＬＫのストローブバッ
ファクロック信号ＳＴＲＢＣＬＫによって制御される。
７ｂは、ＯＥ２信号により選択されるクロック信号ＣＬ
Ｋとストローブクロック信号ＳＣＬＫのストローブバッ
ファクロック信号ＳＴＲＢＣＬＫによって制御される。
【００６３】さらに図２に示すストローブバッファクロ
ック信号ＳＴＲＢＣＬＫにより最終ＤＯＵＴＳＴＲＢバ
ッファの出力信号をハイインピーダンス（Ｈｚ）からロ
ーインピーダンス（Ｌｚ）に切替る場合及びローインピ
ーダンス（Ｌｚ）からハイインピーダンス（Ｈｚ）に切
替る場合は、図１に示す最終ＤＯＵＴバッファの出力信
号をハイインピーダンス（Ｈｚ）からローインピーダン
ス（Ｌｚ）に切替る場合及びローインピーダンス（Ｌ
ｚ）からハイインピーダンス（Ｈｚ）に切替る場合とタ
イミングを同じにするために、レジスタ１ａ，１ｂ及び
７ａ，７ｂをクロック信号ＣＬＫ同期でコントロール
し、ＤＯＵＴＳＴＲＢ出力時は、レジスタ７ａ，７ｂを
ストローブクロック信号ＳＣＬＫ同期でコントロールす
る。
ック信号ＳＴＲＢＣＬＫにより最終ＤＯＵＴＳＴＲＢバ
ッファの出力信号をハイインピーダンス（Ｈｚ）からロ
ーインピーダンス（Ｌｚ）に切替る場合及びローインピ
ーダンス（Ｌｚ）からハイインピーダンス（Ｈｚ）に切
替る場合は、図１に示す最終ＤＯＵＴバッファの出力信
号をハイインピーダンス（Ｈｚ）からローインピーダン
ス（Ｌｚ）に切替る場合及びローインピーダンス（Ｌ
ｚ）からハイインピーダンス（Ｈｚ）に切替る場合とタ
イミングを同じにするために、レジスタ１ａ，１ｂ及び
７ａ，７ｂをクロック信号ＣＬＫ同期でコントロール
し、ＤＯＵＴＳＴＲＢ出力時は、レジスタ７ａ，７ｂを
ストローブクロック信号ＳＣＬＫ同期でコントロールす
る。
【００６４】次に本発明の一実施形態に係る半導体記憶
装置の動作について説明する。図１において、ＯＥ信号
がローレベルの場合、クロック信号ＣＬＫがローレベル
の場合には、一方の系統Ｔ側のレジスタ１ａには、ＮＡ
ＮＤ回路２ａからハイレベルのデータが取り込まれ、ク
ロック信号ＣＬＫがハイレベルの場合に、レジスタ１ａ
からのハイレベルの出力信号が最終ＤＯＵＴバッファの
Ｐｃｈトランジスタ４のゲートに入力されて、Ｐｃｈト
ランジスタ４はオフ状態となる。
装置の動作について説明する。図１において、ＯＥ信号
がローレベルの場合、クロック信号ＣＬＫがローレベル
の場合には、一方の系統Ｔ側のレジスタ１ａには、ＮＡ
ＮＤ回路２ａからハイレベルのデータが取り込まれ、ク
ロック信号ＣＬＫがハイレベルの場合に、レジスタ１ａ
からのハイレベルの出力信号が最終ＤＯＵＴバッファの
Ｐｃｈトランジスタ４のゲートに入力されて、Ｐｃｈト
ランジスタ４はオフ状態となる。
【００６５】同様にＯＥ信号がローレベルの場合、クロ
ック信号ＣＬＫがローレベルの場合には、他方の系統Ｂ
側のレジスタ１ｂには、ＮＡＮＤ回路２ｂからハイレベ
ルのデータがインバータ６ｂで反転されたローレベルの
反転信号が取り込まれ、クロック信号ＣＬＫがハイレベ
ルの場合に、レジスタ１ｂからのローレベルの出力信号
が最終ＤＯＵＴバッファのＮｃｈトランジスタ５のゲー
トに入力されて、Ｎｃｈトランジスタ５はオフ状態とな
る。
ック信号ＣＬＫがローレベルの場合には、他方の系統Ｂ
側のレジスタ１ｂには、ＮＡＮＤ回路２ｂからハイレベ
ルのデータがインバータ６ｂで反転されたローレベルの
反転信号が取り込まれ、クロック信号ＣＬＫがハイレベ
ルの場合に、レジスタ１ｂからのローレベルの出力信号
が最終ＤＯＵＴバッファのＮｃｈトランジスタ５のゲー
トに入力されて、Ｎｃｈトランジスタ５はオフ状態とな
る。
【００６６】したがって、ＯＥ信号がローレベルの場
合、ＤＯＵＴ出力はクロック信号ＣＬＫのハイレベルに
同期してハイインピーダンス（Ｈｚ）状態となる。
合、ＤＯＵＴ出力はクロック信号ＣＬＫのハイレベルに
同期してハイインピーダンス（Ｈｚ）状態となる。
【００６７】図１において、ＯＥ信号がハイレベルで、
かつ出力データＤ１がハイレベルの場合、クロック信号
ＣＬＫがローレベルのとき、一方の系統Ｔ側レジスタ１
ａには、ＮＡＮＤ回路２ａからローレベルのデータが取
り込まれ、クロック信号ＣＬＫがハイレベルの場合に、
レジスタ１ａからのローレベルの出力信号が最終ＤＯＵ
ＴバッファのＰｃｈトランジスタ４のゲートに入力され
て、Ｐｃｈトランジスタ４はオン状態となる。
かつ出力データＤ１がハイレベルの場合、クロック信号
ＣＬＫがローレベルのとき、一方の系統Ｔ側レジスタ１
ａには、ＮＡＮＤ回路２ａからローレベルのデータが取
り込まれ、クロック信号ＣＬＫがハイレベルの場合に、
レジスタ１ａからのローレベルの出力信号が最終ＤＯＵ
ＴバッファのＰｃｈトランジスタ４のゲートに入力され
て、Ｐｃｈトランジスタ４はオン状態となる。
【００６８】同様にＯＥ信号がハイレベルで、かつ出力
データＤ１がハイレベルの場合には、クロック信号ＣＬ
Ｋがローレベルのとき、他方の系統Ｂ側のレジスタ１ｂ
には、ＮＡＮＤ回路２ｂからハイレベルのデータがイン
バータ６ｂで反転されたローレベルの反転信号が取り込
まれ、クロック信号ＣＬＫがハイレベルの場合に、レジ
スタ１ｂからのローレベルの出力信号が最終ＤＯＵＴバ
ッファのＮｃｈトランジスタ５のゲートに入力されて、
Ｎｃｈトランジスタ５はオフ状態となる。
データＤ１がハイレベルの場合には、クロック信号ＣＬ
Ｋがローレベルのとき、他方の系統Ｂ側のレジスタ１ｂ
には、ＮＡＮＤ回路２ｂからハイレベルのデータがイン
バータ６ｂで反転されたローレベルの反転信号が取り込
まれ、クロック信号ＣＬＫがハイレベルの場合に、レジ
スタ１ｂからのローレベルの出力信号が最終ＤＯＵＴバ
ッファのＮｃｈトランジスタ５のゲートに入力されて、
Ｎｃｈトランジスタ５はオフ状態となる。
【００６９】したがって、ＯＥ信号がハイレベルで、か
つ出力データＤ１のハイレベルの場合、ＤＯＵＴ出力は
クロック信号ＣＬＫのハイレベルに同期してハイレベル
出力状態となる。
つ出力データＤ１のハイレベルの場合、ＤＯＵＴ出力は
クロック信号ＣＬＫのハイレベルに同期してハイレベル
出力状態となる。
【００７０】図１において、ＯＥ信号がハイレベルで、
かつ出力データＤ１がローレベルの場合、クロック信号
ＣＬＫがローレベルのとき、一方の系統Ｔ側レジスタ１
ａには、ＮＡＮＤ回路２ａからハイレベルのデータが取
り込まれ、クロック信号ＣＬＫがハイレベルの場合に、
レジスタ１ａからのハイレベルの出力信号が最終ＤＯＵ
ＴバッファのＰｃｈトランジスタ４のゲートに入力され
て、Ｐｃｈトランジスタ４はオフ状態となる。
かつ出力データＤ１がローレベルの場合、クロック信号
ＣＬＫがローレベルのとき、一方の系統Ｔ側レジスタ１
ａには、ＮＡＮＤ回路２ａからハイレベルのデータが取
り込まれ、クロック信号ＣＬＫがハイレベルの場合に、
レジスタ１ａからのハイレベルの出力信号が最終ＤＯＵ
ＴバッファのＰｃｈトランジスタ４のゲートに入力され
て、Ｐｃｈトランジスタ４はオフ状態となる。
【００７１】同様にＯＥ信号がハイレベルで、かつ出力
データＤ１がローレベルの場合には、クロック信号ＣＬ
Ｋがローレベルのとき、他方の系統Ｂ側のレジスタ１ｂ
には、ＮＡＮＤ回路２ｂからローレベルのデータがイン
バータ６ｂで反転されたハイレベルの反転信号が取り込
まれ、クロック信号ＣＬＫがハイレベルの場合に、レジ
スタ１ｂからのハイレベルの出力信号が最終ＤＯＵＴバ
ッファのＮｃｈトランジスタ５のゲートに入力されて、
Ｎｃｈトランジスタ５はオン状態となる。
データＤ１がローレベルの場合には、クロック信号ＣＬ
Ｋがローレベルのとき、他方の系統Ｂ側のレジスタ１ｂ
には、ＮＡＮＤ回路２ｂからローレベルのデータがイン
バータ６ｂで反転されたハイレベルの反転信号が取り込
まれ、クロック信号ＣＬＫがハイレベルの場合に、レジ
スタ１ｂからのハイレベルの出力信号が最終ＤＯＵＴバ
ッファのＮｃｈトランジスタ５のゲートに入力されて、
Ｎｃｈトランジスタ５はオン状態となる。
【００７２】したがって、ＯＥ信号がハイレベルで、か
つ出力データＤ１のローレベルの場合、ＤＯＵＴ出力は
クロック信号ＣＬＫのハイレベルに同期してローレベル
出力状態となる。
つ出力データＤ１のローレベルの場合、ＤＯＵＴ出力は
クロック信号ＣＬＫのハイレベルに同期してローレベル
出力状態となる。
【００７３】図３は、クロック信号ＣＬＫ，ＯＥ信号，
ＤＯＵＴ出力，ストローブクロック信号ＳＣＬＫ，スト
ローブバッファクロック信号ＳＴＲＢＣＬＫ，ＯＥ２信
号，ＤＯＵＴＳＴＲＢ出力のタイミングチャートを示
す。
ＤＯＵＴ出力，ストローブクロック信号ＳＣＬＫ，スト
ローブバッファクロック信号ＳＴＲＢＣＬＫ，ＯＥ２信
号，ＤＯＵＴＳＴＲＢ出力のタイミングチャートを示
す。
【００７４】図３において、クロック信号ＣＬＫがハイ
レベルになる時刻をそれぞれｔ１〜ｔ９とする。ＯＥ信
号はｔ＝ｔ２に同期してローレベルからハイレベルに、
ｔ＝ｔ６に同期してハイレベルからローレベルになると
すると、ｔ＝ｔ３に同期してＤＯＵＴ出力はハイインピ
ーダンス（Ｈｚ）からローインピーダンス（Ｌｚ）状態
に遷移し、ｔ＝ｔ３，ｔ４，ｔ５，ｔ６に同期してデー
タを出力し、ｔ＝ｔ７に同期してハイインピーダンス
（Ｈｚ）状態に遷移する。
レベルになる時刻をそれぞれｔ１〜ｔ９とする。ＯＥ信
号はｔ＝ｔ２に同期してローレベルからハイレベルに、
ｔ＝ｔ６に同期してハイレベルからローレベルになると
すると、ｔ＝ｔ３に同期してＤＯＵＴ出力はハイインピ
ーダンス（Ｈｚ）からローインピーダンス（Ｌｚ）状態
に遷移し、ｔ＝ｔ３，ｔ４，ｔ５，ｔ６に同期してデー
タを出力し、ｔ＝ｔ７に同期してハイインピーダンス
（Ｈｚ）状態に遷移する。
【００７５】図２において、ＯＥ信号がローレベルの場
合、ストローブバッファクロック信号ＳＴＲＢＣＬＫが
ローレベルのとき、一方の系統Ｔ側レジスタ７ａには、
ＮＡＮＤ回路８ａからのハイレベルデータが取り込ま
れ、ストローブバッファクロック信号ＳＴＲＢＣＬＫが
ハイレベルの場合、レジスタ７ａのハイレベルのデータ
が最終ＤＯＵＴＳＴＲＢバッファのＰｃｈトランジスタ
９のゲートに入力されてＰｃｈトランジスタ９はオフ状
態になる。
合、ストローブバッファクロック信号ＳＴＲＢＣＬＫが
ローレベルのとき、一方の系統Ｔ側レジスタ７ａには、
ＮＡＮＤ回路８ａからのハイレベルデータが取り込ま
れ、ストローブバッファクロック信号ＳＴＲＢＣＬＫが
ハイレベルの場合、レジスタ７ａのハイレベルのデータ
が最終ＤＯＵＴＳＴＲＢバッファのＰｃｈトランジスタ
９のゲートに入力されてＰｃｈトランジスタ９はオフ状
態になる。
【００７６】図２において、ＯＥ信号がローレベルの場
合、ストローブバッファクロック信号ＳＴＲＢＣＬＫが
ローレベルのとき、他方の系統Ｂ側レジスタ７ｂには、
ＮＡＮＤ回路８ｂからハイレベルのデータがインバータ
１０ｂで反転されたローレベルの反転信号が取り込ま
れ、ストローブバッファクロック信号ＳＴＲＢＣＬＫが
ハイレベルの場合、レジスタ７ｂのローレベルデータが
最終ＤＯＵＴＳＴＲＢバッファのＮｃｈトランジスタ１
２のゲートに入力されてＮｃｈトランジスタ１２はオフ
状態になる。
合、ストローブバッファクロック信号ＳＴＲＢＣＬＫが
ローレベルのとき、他方の系統Ｂ側レジスタ７ｂには、
ＮＡＮＤ回路８ｂからハイレベルのデータがインバータ
１０ｂで反転されたローレベルの反転信号が取り込ま
れ、ストローブバッファクロック信号ＳＴＲＢＣＬＫが
ハイレベルの場合、レジスタ７ｂのローレベルデータが
最終ＤＯＵＴＳＴＲＢバッファのＮｃｈトランジスタ１
２のゲートに入力されてＮｃｈトランジスタ１２はオフ
状態になる。
【００７７】したがって、ＯＥ信号がローレベルの場
合、ＤＯＵＴＳＴＲＢ出力はストローブクロック信号Ｓ
ＴＲＢＣＬＫのハイレベルに同期してハイインピーダン
ス（Ｈｚ）状態となる。
合、ＤＯＵＴＳＴＲＢ出力はストローブクロック信号Ｓ
ＴＲＢＣＬＫのハイレベルに同期してハイインピーダン
ス（Ｈｚ）状態となる。
【００７８】図２において、ＯＥ信号がハイレベルで、
かつ出力ストローブアウトデータＤ２がハイレベルの場
合、ストローブバッファクロック信号ＳＴＲＢＣＬＫが
ローレベルのとき、一方の系統Ｔ側のレジスタ７ａに
は、ＮＡＮＤ回路８ａからのローレベルデータが取り込
まれ、ストローブクロック信号ＳＴＲＢＣＬＫがハイレ
ベルのとき、レジスタ７ａのローレベルデータが最終Ｄ
ＯＵＴＳＴＲＢバッファのＰｃｈトランジスタ９のゲー
トに入力されてＰｃｈトランジスタ９はオン状態にな
る。
かつ出力ストローブアウトデータＤ２がハイレベルの場
合、ストローブバッファクロック信号ＳＴＲＢＣＬＫが
ローレベルのとき、一方の系統Ｔ側のレジスタ７ａに
は、ＮＡＮＤ回路８ａからのローレベルデータが取り込
まれ、ストローブクロック信号ＳＴＲＢＣＬＫがハイレ
ベルのとき、レジスタ７ａのローレベルデータが最終Ｄ
ＯＵＴＳＴＲＢバッファのＰｃｈトランジスタ９のゲー
トに入力されてＰｃｈトランジスタ９はオン状態にな
る。
【００７９】同様にＯＥ信号がハイレベルで、かつ出力
ストローブアウトデータＤ２がハイレベルの場合、スト
ローブクロック信号ＳＴＲＢＣＬＫがローレベルのと
き、他方の系統Ｂ側のレジスタ７ｂには、ＮＡＮＤ回路
８ｂからハイレベルのデータがインバータ１０ｂで反転
されたローレベルの反転信号が取り込まれ、ストローブ
クロック信号ＳＴＲＢＣＬＫがハイレベルのとき、レジ
スタ７ｂのローレベルデータが最終ＤＯＵＴＳＴＲＢバ
ッファのＮｃｈトランジスタ１２のゲートに入力されて
Ｎｃｈトランジスタ１２はオフ状態になる。
ストローブアウトデータＤ２がハイレベルの場合、スト
ローブクロック信号ＳＴＲＢＣＬＫがローレベルのと
き、他方の系統Ｂ側のレジスタ７ｂには、ＮＡＮＤ回路
８ｂからハイレベルのデータがインバータ１０ｂで反転
されたローレベルの反転信号が取り込まれ、ストローブ
クロック信号ＳＴＲＢＣＬＫがハイレベルのとき、レジ
スタ７ｂのローレベルデータが最終ＤＯＵＴＳＴＲＢバ
ッファのＮｃｈトランジスタ１２のゲートに入力されて
Ｎｃｈトランジスタ１２はオフ状態になる。
【００８０】したがって、ＯＥ信号がハイレベルで、か
つ出力ストローブアウトデータＤ２がハイレベルの場
合、ＤＯＵＴＳＴＲＢ出力は、ストローブバッファクロ
ック信号ＳＴＲＢＣＬＫのハイレベルに同期してハイレ
ベル出力状態となる。
つ出力ストローブアウトデータＤ２がハイレベルの場
合、ＤＯＵＴＳＴＲＢ出力は、ストローブバッファクロ
ック信号ＳＴＲＢＣＬＫのハイレベルに同期してハイレ
ベル出力状態となる。
【００８１】図２において、ＯＥ信号がハイレベルで、
かつ出力ストローブアウトデータＤ２がローレベルの場
合、ストローブバッファクロック信号ＳＴＲＢＣＬＫが
ローレベルのとき、一方の系統Ｔ側レジスタ７ａには、
ＮＡＮＤ回路８ａからのハイレベルデータが取り込ま
れ、ストローブバッファクロック信号ＳＴＲＢＣＬＫが
ハイレベルのとき、レジスタ７ａのハイレベルデータが
最終ＤＯＵＴＳＴＲＢバッファのＰｃｈトランジスタ９
のゲートに入力されてＰｃｈトランジスタ９はオフ状態
になる。
かつ出力ストローブアウトデータＤ２がローレベルの場
合、ストローブバッファクロック信号ＳＴＲＢＣＬＫが
ローレベルのとき、一方の系統Ｔ側レジスタ７ａには、
ＮＡＮＤ回路８ａからのハイレベルデータが取り込ま
れ、ストローブバッファクロック信号ＳＴＲＢＣＬＫが
ハイレベルのとき、レジスタ７ａのハイレベルデータが
最終ＤＯＵＴＳＴＲＢバッファのＰｃｈトランジスタ９
のゲートに入力されてＰｃｈトランジスタ９はオフ状態
になる。
【００８２】同様に、ＯＥ信号がハイレベルで、かつ出
力ストローブアウトデータＤ２がローレベルの場合、他
方の系統Ｂ側レジスタ７ｂには、ＮＡＮＤ回路８ｂから
ローレベルのデータがインバータ１０ｂで反転されたハ
イレベルの反転信号が取り込まれ、ストローブバッファ
クロック信号ＳＴＲＢＣＬＫがハイレベルのとき、レジ
スタ７ｂのハイレベルデータが最終ＤＯＵＴＳＴＲＢバ
ッファのＮｃｈトランジスタ１２のゲートに入力されて
Ｎｃｈトランジスタ１２はオン状態になる
力ストローブアウトデータＤ２がローレベルの場合、他
方の系統Ｂ側レジスタ７ｂには、ＮＡＮＤ回路８ｂから
ローレベルのデータがインバータ１０ｂで反転されたハ
イレベルの反転信号が取り込まれ、ストローブバッファ
クロック信号ＳＴＲＢＣＬＫがハイレベルのとき、レジ
スタ７ｂのハイレベルデータが最終ＤＯＵＴＳＴＲＢバ
ッファのＮｃｈトランジスタ１２のゲートに入力されて
Ｎｃｈトランジスタ１２はオン状態になる
【００８３】したがって、ＯＥ信号がハイレベルで、か
つ出力ストローブアウトデータＤ２がローレベルの場
合、ＤＯＵＴＳＴＲＢ出力は、ストローブバッファクロ
ック信号ＳＴＲＢＣＬＫのハイレベルに同期してローレ
ベル出力状態となる。
つ出力ストローブアウトデータＤ２がローレベルの場
合、ＤＯＵＴＳＴＲＢ出力は、ストローブバッファクロ
ック信号ＳＴＲＢＣＬＫのハイレベルに同期してローレ
ベル出力状態となる。
【００８４】図３において、ストローブクロック信号Ｓ
ＣＬＫがハイレベルになる時刻をそれぞれｔ１’〜ｔ
８’とする。ＯＥ２信号はｔ＝ｔ３に同期してローレベ
ルからハイレベルに、ｔ＝ｔ６’に同期してハイレベル
からローレベルになるとすると、ストローブバッファ信
号ＳＴＲＢＣＬＫは、ＯＥ２信号がローレベルの場合に
クロック信号ＣＬＫと同じ波形になり、ＯＥ２がハイレ
ベルの場合にストローブクロック信号ＳＣＬＫと同じ波
形になる。
ＣＬＫがハイレベルになる時刻をそれぞれｔ１’〜ｔ
８’とする。ＯＥ２信号はｔ＝ｔ３に同期してローレベ
ルからハイレベルに、ｔ＝ｔ６’に同期してハイレベル
からローレベルになるとすると、ストローブバッファ信
号ＳＴＲＢＣＬＫは、ＯＥ２信号がローレベルの場合に
クロック信号ＣＬＫと同じ波形になり、ＯＥ２がハイレ
ベルの場合にストローブクロック信号ＳＣＬＫと同じ波
形になる。
【００８５】したがって、ｔ＝ｔ３に同期してＤＯＵＴ
ＳＴＲＢ出力はハイインピーダンス（Ｈｚ）からローイ
ンピーダンス（Ｌｚ）状態に遷移し、ｔ＝ｔ３’，ｔ
４’，ｔ５’，ｔ６’に同期してストローブアウトデー
タを出力し、ｔ＝ｔ７に同期してハイインピーダンス
（Ｈｚ）状態に遷移する。
ＳＴＲＢ出力はハイインピーダンス（Ｈｚ）からローイ
ンピーダンス（Ｌｚ）状態に遷移し、ｔ＝ｔ３’，ｔ
４’，ｔ５’，ｔ６’に同期してストローブアウトデー
タを出力し、ｔ＝ｔ７に同期してハイインピーダンス
（Ｈｚ）状態に遷移する。
【００８６】
【発明の効果】以上説明したように本発明によれば、Ｏ
Ｅ信号との論理をレジスタの前でとるため、アクセスは
ＯＥ信号のタイミングに依存せず、クロック信号及びス
トローブクロック信号のみで決定することとなり、アク
セス時間を短縮することができ、レジスタをコントロー
ルするクロック信号及びストローブクロック信号をパッ
ドから最短の段数で構成すれば、最速にアクセスするこ
とができ、したがって、ＤＯＵＴ出力及びＤＯＵＴＳＴ
ＲＢ出力を高速にすることができる。
Ｅ信号との論理をレジスタの前でとるため、アクセスは
ＯＥ信号のタイミングに依存せず、クロック信号及びス
トローブクロック信号のみで決定することとなり、アク
セス時間を短縮することができ、レジスタをコントロー
ルするクロック信号及びストローブクロック信号をパッ
ドから最短の段数で構成すれば、最速にアクセスするこ
とができ、したがって、ＤＯＵＴ出力及びＤＯＵＴＳＴ
ＲＢ出力を高速にすることができる。
【図１】本発明の一実施形態に係る半導体記憶装置、特
に同期式パイプラインバーストメモリに用いるＤＯＵＴ
出力回路を示す構成図である。
に同期式パイプラインバーストメモリに用いるＤＯＵＴ
出力回路を示す構成図である。
【図２】本発明の実施形態に係る半導体記憶装置、特に
同期式パイプラインバーストメモリに用いるＤＯＵＴＳ
ＴＲＢ出力回路を示す構成図である。
同期式パイプラインバーストメモリに用いるＤＯＵＴＳ
ＴＲＢ出力回路を示す構成図である。
【図３】本発明の実施形態における、クロック信号，Ｏ
Ｅ信号，ＤＯＵＴ出力，ストローブクロック信号，スト
ローブバッファクロック信号，ＯＥ２信号，ＤＯＵＴＳ
ＴＲＢ出力のタイミングチャートを示す図である。
Ｅ信号，ＤＯＵＴ出力，ストローブクロック信号，スト
ローブバッファクロック信号，ＯＥ２信号，ＤＯＵＴＳ
ＴＲＢ出力のタイミングチャートを示す図である。
【図４】従来例に係る同期式パイプラインバーストメモ
リに用いるＤＯＵＴ出力回路を示す構成図である。
リに用いるＤＯＵＴ出力回路を示す構成図である。
【図５】従来例に係る同期式パイプラインバーストメモ
リに用いるＤＯＵＴＳＴＲＢ出力回路を示す構成図であ
る。
リに用いるＤＯＵＴＳＴＲＢ出力回路を示す構成図であ
る。
【図６】従来例における、クロック信号，ＯＥ信号，Ｄ
ＯＵＴ出力，ストローブクロック信号，ＤＯＵＴＳＴＲ
Ｂ出力のタイミングチャートを示す図である。
ＯＵＴ出力，ストローブクロック信号，ＤＯＵＴＳＴＲ
Ｂ出力のタイミングチャートを示す図である。
【図７】従来例に係る同期式パイプラインバーストメモ
リに用いるＤＯＵＴ出力回路を示す構成図である。
リに用いるＤＯＵＴ出力回路を示す構成図である。
【図８】従来例に係る同期式パイプラインバーストメモ
リに用いるＤＯＵＴＳＴＲＢ出力回路を示す構成図であ
る。
リに用いるＤＯＵＴＳＴＲＢ出力回路を示す構成図であ
る。
【図９】図７及び図８に示す従来例における、クロック
信号，ＯＥ信号，ＤＯＵＴ出力，ストローブクロック信
号，ＤＯＵＴＳＴＲＢ出力のタイミングチャートを示す
図である。
信号，ＯＥ信号，ＤＯＵＴ出力，ストローブクロック信
号，ＤＯＵＴＳＴＲＢ出力のタイミングチャートを示す
図である。
１ａ，１ｂ，７ａ，７ｂ レジスタ ２ａ，２ｂ，８ａ，８ｂ ＮＡＮＤ回路 ４，９ Ｐｃｈトランジスタ ５，１２ Ｎｃｈトランジスタ ６ａ，６ｂ インバータ １３，１４ 切替スイッチ Ｄ１ 出力データ Ｄ２ 出力ストーブアウトデータ
Claims (2)
- 【請求項１】 データアウト出力信号（ＤＯＵＴ）及び
データアウトストローブ出力信号（ＤＯＵＴＳＴＲＢ）
を出力する同期式パイプラインバーストメモリであっ
て、 前記ＤＯＵＴ出力回路は、出力データを二系統に分けて
ＯＥ信号との論理をとり、一方の系統側はそのままクロ
ック信号に同期するレジスタに入力し、他方の系統側は
再び論理を反転させ、クロック信号に同期するレジスタ
に入力し、一方の系統側のレジスタ出力を最終ＤＯＵＴ
バッファのトランジスタのゲートに入力し、他方の系統
側のレジスタ出力を最終ＤＯＵＴバッファのトランジス
タのゲートに入力するように構成されたものであり、 前記ＤＯＵＴＳＴＲＢ出力回路は、出力ストローブアウ
トデータを二系統に分けてＯＥ信号との論理をとり、一
方の系統側はそのままストローブバッファクロック信号
に同期するレジスタに入力し、他方の系統側は再び論理
を反転させ、ストローブバッファクロック信号に同期す
るレジスタに入力し、一方の系統側のレジスタ出力を最
終ＤＯＵＴＳＴＲＢバッファのトランジスタのゲートに
入力し、他方の系統側のレジスタ出力を最終ＤＯＵＴＳ
ＴＲＢバッファのトランジスタのゲートに入力するよう
に構成されたものであることを特徴とする半導体記憶装
置。 - 【請求項２】 前記ＤＯＵＴＳＴＲＢ出力回路の２系統
のレジスタは、クロック信号とストローブクロック信号
とをＯＥ２信号によって切替えて発生する前記ストロー
ブバッファクロック信号によって制御され、 さらに前記ストローブバッファクロック信号により最終
ＤＯＵＴＳＴＲＢバッファの出力信号をハイインピーダ
ンスからローインピーダンス状態に切替る場合及びロー
インピーダンスからハイインピーダンス状態に切替る場
合は、最終ＤＯＵＴバッファの出力信号をハイインピー
ダンスからローインピーダンス状態に切替る場合及びロ
ーインピーダンスからハイインピーダンス状態に切替る
場合とタイミングを同じにするために、前記レジスタを
クロック信号同期でコントロールし、ＤＯＵＴＳＴＲＢ
出力時は、前記レジスタをストローブクロック信号同期
でコントロールすることを特徴とする請求項１に記載の
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26255599A JP2001084773A (ja) | 1999-09-16 | 1999-09-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26255599A JP2001084773A (ja) | 1999-09-16 | 1999-09-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001084773A true JP2001084773A (ja) | 2001-03-30 |
Family
ID=17377443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26255599A Pending JP2001084773A (ja) | 1999-09-16 | 1999-09-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001084773A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100668829B1 (ko) | 2004-10-12 | 2007-01-16 | 주식회사 하이닉스반도체 | 메모리 장치용 데이타 출력 제어 회로 |
| JP2007305288A (ja) * | 2006-05-08 | 2007-11-22 | Hynix Semiconductor Inc | 半導体記憶装置のデータ出力回路 |
| US7440340B2 (en) | 2004-10-19 | 2008-10-21 | Samsung Electronics Co., Ltd. | Output buffer of a semiconductor memory device |
| JP2008544434A (ja) * | 2005-06-14 | 2008-12-04 | クゥアルコム・インコーポレイテッド | フル・スイング・メモリ・アレイを読み出すための方法及び装置 |
| JPWO2007116827A1 (ja) * | 2006-03-30 | 2009-08-20 | パナソニック株式会社 | 半導体記憶装置 |
-
1999
- 1999-09-16 JP JP26255599A patent/JP2001084773A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100668829B1 (ko) | 2004-10-12 | 2007-01-16 | 주식회사 하이닉스반도체 | 메모리 장치용 데이타 출력 제어 회로 |
| US7440340B2 (en) | 2004-10-19 | 2008-10-21 | Samsung Electronics Co., Ltd. | Output buffer of a semiconductor memory device |
| JP2008544434A (ja) * | 2005-06-14 | 2008-12-04 | クゥアルコム・インコーポレイテッド | フル・スイング・メモリ・アレイを読み出すための方法及び装置 |
| JPWO2007116827A1 (ja) * | 2006-03-30 | 2009-08-20 | パナソニック株式会社 | 半導体記憶装置 |
| JP2007305288A (ja) * | 2006-05-08 | 2007-11-22 | Hynix Semiconductor Inc | 半導体記憶装置のデータ出力回路 |
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