KR20010086910A - 반도체 메모리의 어드레스 디코딩 회로 - Google Patents

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Abstract

본 발명은 정전방전 보호회로에 관한 것으로, 종래의 기술에 있어서는 카운트 어드레스(caddress)가 제1 클럭(YCLK1)의 상승에지에 의해 전달되고, Y어드레스 인에이블 신호(YAE)의 상승에지에 의해 어드레스 비교부에서 어드레스 비교동작을 시작하므로 Y 디코더를 인에이블하는 Y디코드 인에이블 신호(YSE)가 Y어드레스 인에이블 신호(YAE)에 비해 비교 동작을 수행하는데 걸리는 지연 만큼 지연되며, 따라서 어드레스 선택신호(YSi) 또는 리던던시 어드레스 선택신호(RYSi)의 선택이 지연되는 문제점이 있었다. 따라서, 본 발명은 어드레스 및 명령 셋업 타임을 조절하는 것에 의해 카운트 어드레스(caddress)를 고속화하여 이를 어드레스 비교부에서 비동기 방식으로 비교하므로, Y디코드 인에이블 신호(YSE)의 발생 타이밍이 빠르게 되어 최종적으로 Y어드레스 인에이블 신호(YAE)의 상승에지에서 Y 디코더 또는 RYS 구동부를 인에이블시키므로 종래 방식에 비해 빠른 디코딩 동작을 수행시킬 수 있는 효과가 있다.

Description

반도체 메모리의 어드레스 디코딩 회로{ADDRESS DECODING CIRCUIT FOR SEMICONDUCTOR MEMORY}
본 발명은 반도체 메모리에 관한 것으로, 특히 어드레스 셋업 타이밍을 이용 메모리 내부의 Y어드레스를 고속화하여 종래의 리던던시 어드레스 비교에 의해 발생하는 디코딩 동작지연을 제거함으로써 Y어드레스 디코딩 동작을 고속화 시킬 수 있도록 하는 반도체 메모리의 어드레스 디코딩 회로에 관한 것이다.
도1은 종래 Y어드레스 디코딩 회로의 구성을 보인 블록도로서, 이에 도시된 바와 같이 외부 클럭(CLK)을 입력받아 버퍼링하여 내부 클럭(iCLK)을 출력하는 클럭 버퍼(10)와; 상기 내부 클럭(iCLK)에 동기하여 외부 어드레스를 버퍼링하여 출력하는 Y어드레스 버퍼(30)와; 명령을 입력받아 이를 해석하여 내부클럭(iCLK)에 동기된 클럭신호(YCLK1, YCLK2)를 생성하는 Y클럭 발생부(20)와; 외부 어드레스(External address)을 입력받아 버퍼링하여 내부 어드레스(iaddress)을 출력하는 Y어드레스 버퍼(30)와; 상기 클럭(YCLK1, YCLK2)에 의해 Y어드레스 인에이블 신호(YAE)를 출력하는 Y어드레스 인에이블 발생부(40)와; 상기 클럭(YCLK1, YCLK2)에 의해 내부 어드레스(iaddress)를 카운트하여 출력하는 Y어드레스 카운터(50)와; Y어드레스 인에이블 신호(YAE)가 논리 하이인 동안 카운트 어드레스(caddress)가 리던던시 리페어 어드레스 여부인지를 판정하는 어드레스 비교부(60)와; 카운트 어드레스(caddress)에 의한 디코딩 동작을 수행하는 Y디코더(70)와; 상기 어드레스 비교부(60)의 판정결과 리던던시 리페어 어드레스일 경우 리던던시 어드레스를 출력하는 RYS 구동부(80)로구성된 것으로, 여기서 생략된 명령 디코더(90)는 메모리(SDRAM)의 외부에서 입력된 명령(command)을 디코딩하여 출력하는 역할을 하는 것으로, 이하 상기와 같이 구성된 종래 기술의 동작을 도2의 타이밍도를 참조하여 설명하면 다음과 같다.
도2에서 클럭(CLK)의 상승에지를 기준으로 (e),(g)에 도시된 바와 같이 리드 또는 라이트와 같은 외부 명령(command) 및 외부 어드레스(External address)가 업타임(tCS, tDS) 홀드타임(tCH, tDH)을 만족하며 입력된다.
이때, 외부 클럭(CLK)은 클럭버퍼(10)를 거쳐 지연된 내부클럭 신호(iCLK)로 출력되어 Y클럭 발생부(20) 및 Y어드레스 버퍼(30)로 인가된다.
Y클럭 발생부(20)는 명령을 해석하여 리드 또는 라이트일 때 내부클럭(iCLK)에 동기된 클럭신호(YCLK1, YCLK2)를 생성하게 된다.
제1클럭(YCLK1)은 리드 또는 라이트 명령의 첫 번째 클럭에서만 발생하고, 그 후에는 발생하지 않는다.
제2클럭(YCLK2)은 제1클럭(YCLK1)이 발생하고 난 후 다음 클럭에서부터 버스트(burst) 기간동안 연속으로 생성된다.
이때 버스트 길이(burst length)의 제어는 리드 또는 라이트 명령 이전에 모드 레지스터 업에 의해 결정되어 그 제어신호가 Y클럭 발생부(20)로 인가되고 있는 상태이다.
내부 어드레스(iaddress)는 외부 어드레스(External address)가 Y어드레스 버퍼(30)를 거쳐 지연 전달되고, 내부 클럭(iCLK)이 논리 하이인 구간동인 Y어드레스 버퍼(30)에서 래치하여 내부 클럭(iCLK)이 논리 로우가 될 때까지 래치된 어드레스를 유지한다.
도2의 (e)∼(i)와 같이 명령, 외부 어드레스, 내부 어드레스, 카운트 어드레스(caddress)의 동작파형 중 빗금친 부분은 동작상의 돈케어(don't care) 구간이다.
제1,2 클럭(YCLK1,YCLK2) 및 내부 어드레스(iaddress)는 Y어드레스 카운터(50)로 전달되어 카운트된 어드레스인 카운트 어드레스(caddress)를 생성하게 된다.
상기 카운트 어드레스(caddress)는 제1,2 클럭(YCLK1,YCLK2)의 상승에지에 의해 인에이블되며, 도2,3,4에 나타낸 것과 같이 제1 클럭(YCLK1)의 상승에지에 의해 내부 어드레스(iaddress)가 카운트 어드레스(caddress)로 전달되어 1클럭 기간동안 유지되며 제2 클럭(YCLK2)의 상승에지에 의해 다음 어드레스로 카운트된다.
Y 어드레스 인에이블 발생부(40)는 도2의 (i)(j)와 같이 제1,2 클럭(YCLK1, YCLK2)을 논리 오아한 후 카운트 어드레스(caddress)의 인에이블 시점보다 늦도록 조절된 신호(YAE)를 출력한다.
이때 생성된 카운트 어드레스(caddress) 및 Y어드레스 인에이블 신호(YAE)는 어드레스 비교부(60)로 전달되고, Y어드레스 인에이블 신호(YAE)가 논리 하이인 동안 카운트 어드레스(caddress)가 리던던시 리페어 어드레스인지 여부를 판정하게 된다.
만약, 카운트 어드레스(caddress)가 리페어 어드레스가 아닐 경우 Y디코드 인에이블 신호(YSE)가 논리 하이 펄스로 생성되고, 리던던시 Y디코드 인에이블 신호(RYSEi)는 논리 로우를 계속 유지한다.
Y디코드 인에이블 신호(YSE)는 Y디코더(70)로 전달되어 카운트 어드레스(caddress)에 의한 디코딩 동작을 인에이블시키며, 최종출력 YSi(i=0~n)가 하이펄스로 선택된다.
만약, 카운트 어드레스(caddress)가 리페어 어드레스인 경우에는 Y디코드 인에이블 신호(YSE)는 논리 로우를 계속 유지하고, 리던던시 Y디코드 인에이블 신호(RYSEi)가 논리 하이가 되어 RYS 구동부(80)로 전달되며, 어드레스 비교부에서 어드레스 비교동작을 수행하는 만큼 Y어드레스 인에이블 신호(YAE)의 지연된 신호(YAED)에 동기되어 리던던시 어드레스 선택신호(RYSi)(i=0~m)가 하이펄스로 선택된다.
여기서, 도3은 Y어드레스 카운터(50)의 세부 구성을 보인 블록도이고, 도4는 상기 도3에서 각 카운터(CE(i))의 상세 구성을 보인 블록도이다.
이때, 도3의 Y어드레스 카운터(50)는 복수개의 카운터(CE(i))를 병렬 연결하여 그때 출력되는 캐리를 캐리 발생부(51)에서 입력받아 처리하는 것으로 일반적인 동작과 비슷하므로 그 설명은 생략하기로 한다.
다음, 도5와 도6은 상기 도4에서 카운터(CE(i))를 구성하는 각 래치(LT1,LT2,LT3)의 상세 구성을 보인 것으로, 이를 참조하여 그 동작을 다시 설명하면 다음과 같다.
먼저, 메모리의 외부에서 명령(read 또는 write)이 입력되면 명령 디코더(90)에 의해 디코딩되어 로우에서 하이로 펄스가 생성된다.
이때 명령은 클럭(CLK)에 대해 선행하여 입력하며 이를 셋업 타임이라고 하며, 내부클럭(iCLK)은 외부 클럭(CLK)이 클럭 버퍼(10)를 거쳐 생성된 클럭이며 제1,2 클럭(YCLK1,YCLK2)은 상기 내부클럭(iCLK)에 동기되어 생성된다.
이때, 외부 어드레스(External address)도 클럭(CLK)에 대해 선행하여 입력되는데이것 역시 셋업 타임을 만족하도록 선행되어야 한다.
다음, 내부 어드레스(iaddress)는 외부 어드레스(External address)가 Y어드레스 버퍼(30)를 거쳐 입력된 어드레스이며 내부클럭(iCLK)에 의해 제어되어 내부클럭(iCLK)이 로우에서 하이로 천이하는 순간 Y어드레스 버퍼(30)에 래치되어 내부클럭(iCLK)이 하이에서 로우로 천이하는 순간까지 유효 어드레스(valid address)를 유지한다.
이렇게 생성된 내부 어드레스(iaddress) 및 제1,2 클럭(YCLK1,YCLK2)는 Y어드레스 카운터(50)의 내부 카운터(CE(i))로 전달되며, 이에 따라 카운터(CE(i))에서 제1클럭(YCLK1)이 로우에서 하이로 천이하는 순간 입력된 내부 어드레스(iaddress)는 상위의 래치(LT1)에 래치되는 동시에 래치(LT3)를 통해 카운트 어드레스(caddress)로 전달되고, 이 카운트 어드레스(caddress)는 제2 클럭(YCLK2)이 로우에서 하이로 천이하는 순간까지 유지된다.
여기서, 카운터에 입출력되는 신호는 카운터 입출력단(Cin,Cout)을 통해 입출력된다.
다음, 사이클에서 제2 클럭(YCLK2)이 로우에서 하이로 천이하면 카운팅 동작에 의해 발생하는 입력신호(Cin)에 의해 선택된 래치(LT3)의 신호(G 또는 GB)가 하위 래치(LT2)에 래치됨과 동시에 래치(LT3)를 통해 카운트 어드레스(caddress)로 전달된다.
이때 출력되는 카운트 어드레스(caddress)는 메모리 내부에서 카운팅된 어드레스이다.
따라서, 제1,2 클럭(YCLK1,YCLK2)이 로우에서 하이로 천이하는 순간에 카운트 어드레스(caddress)가 출력되는 것이다. 메모리(SDRAM)의 동작에서 Y어드레스 인에이블 신호(YAE)는 상기 카운트 어드레스(caddress)에 대해 반드시 후행하여야 한다.
도2의 타이밍도에 도시된 타임 마진(time margin)을 만족 해야만 선택하고자 하는 어드레스의 선택신호(YS)를 인에이블 시킬 수 있다.
즉, 카운트 어드레스(caddress)의 속도는 곧 어드레스 선택신호(YS)의 속도이며 메모리(SDRAM)속도 성능에 영향을 주게 되는 것이다.
그러나, 상기 종래의 기술에 있어서는 카운트 어드레스(caddress)가 제1 클럭(YCLK1)의 상승에지에 의해 전달되고, Y어드레스 인에이블 신호(YAE)의 상승에지에 의해 어드레스 비교부에서 어드레스 비교동작을 시작하므로 Y 디코더를 인에이블하는 Y디코드 인에이블 신호(YSE)가 Y어드레스 인에이블 신호(YAE)에 비해 비교 동작을 수행하는데 걸리는 지연 만큼 지연되며, 따라서 어드레스 선택신호(YSi) 또는 리던던시 어드레스 선택신호(RYSi)의 선택이 지연되는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 리던던시 어드레스 비교에 의해 발생하는 디코딩 동작 지연을 제거함으로써 즉, 어드레스 및 명령 셋업 타임을 조절하는 것에 의해 카운트 어드레스(caddress)를 고속화하여 Y어드레스 디코딩 동작을 고속화 시키는 반도체 메모리의 어드레스 디코딩 회로를 제공함에 그 목적이 있다.
도 1은 종래 Y어드레스 디코딩 회로의 구성을 보인 블록도.
도 2는 상기 도1에 있어서의 동작 타이밍도.
도 3은 상기 도1에서 Y어드레스 카운터의 세부 구성을 보인 블록도.
도 4는 상기 도3에서 각 카운터 회로의 상세 구성을 보인 블록도.
도 5는 상기 도4에서 카운터 회로를 구성하는 래치1(LT1,LT2)의 상세 회로도.
도 6은 상기 도4에서 카운터 회로를 구성하는 래치2(LT3)의 상세 회로도.
도 7은 본 발명에 의한 Y어드레스 디코딩 회로의 구성을 보인 블록도.
도 8은 상기 도7에 있어서의 동작 타이밍도.
도 9는 상기 도7의 Y어드레스 카운터에 적용된 각 카운터 회로의 상세 구성을 보인 블록도.
***도면의 주요 부분에 대한 부호의 설명***
100 : Y어드레스 카운터 200 : 카운트 어드레스 출력부
LT10 : 래치 SW10 : 스위칭부
이와 같은 목적을 달성하기 위한 본 발명은 외부명령을 디코딩하여 출력하는 명령 디코더와; 외부 클럭(CLK)을 버퍼링하여 내부 클럭(iCLK)으로 출력하는 클럭 버퍼와; 명령을 입력받아 내부클럭(iCLK)에 동기된 클럭신호(YCLK1, YCLK2)를 생성하는 Y클럭 발생부와; 외부 어드레스를 버퍼링하여 내부 어드레스(iaddress)를 출력하는 Y어드레스 버퍼와; 상기 클럭(YCLK1, YCLK2)에 의해 Y어드레스 인에이블 신호(YAE)를 출력하는 Y어드레스 인에이블 발생부와; 카운트 어드레스(caddress)가 리던던시 리페어 어드레스인지를 판정하는 어드레스 비교부와; 카운트 어드레스에 의한 디코딩 동작을 수행하는 Y디코더와; 상기 어드레스 비교부의 판정결과 리던던시 리페어 어드레스일 경우 리던던시 어드레스를 출력하는 RYS 구동부를 포함하여 구성된 반도체 메모리에 있어서, 명령 디코더에서 출력된 명령(RWC) 및 클럭신호(YCLK1,YCLK2)와 내부 어드레스를 입력받아 선택적으로 카운트 어드레스를 출력하는 Y어드레스 카운터를 더 포함하여 구성한 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
일단, 도7에 도시한 바와 같이 본 발명이 종래 기술과 다른 구성상의 특징은 Y어드레스 카운터(100)에서 출력되는 카운트 어드레스(caddress)의 속도를 빨리하여 Y어드레스 인에이블 발생부(40)에서 출력되는 Y어드레스 인에이블 신호(YAE)가 지연되지 않고 바로 어드레스 비교부(60) 및 RYS 구동부(80)로 인가되도록 한 것이다.
이와 같이 카운트 어드레스(caddress)의 속도를 빠르게 하기 위해서는 도9에 도시한 바와 같이 Y어드레스 카운터(100)를 구성하는 각 카운터(CE(i))의 구성을 개선함으로써 가능해지게 된다.
즉, 도4에 도시된 바와 같은 카운터(CE(i))에 명령 디코더(90)에서 출력되는 명령(RWC)을 입력받고, 제1 클럭(YCLK1)에 의해 Y어드레스 패스 신호(YAPS)를 출력하여 래치(LT1 또는 LT2)의 출력중 어느 하나를 선택하여 카운트 어드레스(caddress)로 출력하는 카운트 어드레스 출력부(200)를 더 포함하여 구성함으로써 달성되는 것이다.
즉, 상기 구성에 대한 동작을 설명하면 일단, Y어드레스 패스 선택신호(YAPS)가 논리 하이이면 도9에서 스위치(s1)를 온시키므로 래치1(LT1)의 출력(G1)이 카운트 어드레스(caddress)로 출력된다.
다음, Y어드레스 패스 선택신호(YAPS)가 로우가 되면 도9의 스위치(s2)가 온되어 래치1(LT2)의 출력(G2)을 카운트 어드레스로 출력되도록 패스를 변경한다.
이에 따라, 도8에 도시한 바와 같이 카운트 어드레스(caddress)가 제1,2 클럭(YCLK1, YCLK2)의 로우 구간동안에는 내부 어드레스(iaddress)가 전달되고, 제1,2 클럭(YCLK1, YCLK2)의 하이인 구간동안에서는 래치를 하므로 종래에 비해 Y어드레스 셋업 타임을 빨리 이용할 수 있게 된다.
이와 같이 구성된 본 발명의 동작상의 큰 특징은 제1 클럭(YCLK1)이 논리 로우인 기간 동안에 내부 어드레스(iaddress)를 카운트 어드레스(caddress)로 출력 시키고, 제1 클럭(YCLK1)이 논리 하이인 동안 내부 어드레스(iaddress)를 래치하여 카운트 어드레스(caddress)로 출력시킨다.
이에 따라, 상기 카운트 어드레스(caddress)가 직접 어드레스 비교부(60) 및 Y 디코더(70)로 전달되고, 어드레스 비교부(60)에서는 비동기로 어드레스 비교동작이 발생하여 Y디코드 인에이블 신호(YSE) 또는 리던던시 Y디코드 인에이블 신호(RYSEi)가 발생하게 된다.
이렇게 발생된 Y디코드 인에이블 신호(YSE) 및 리던던시 Y디코드 인에이블 신호(RYSEi)는 Y어드레스 인에이블 신호(YAE)보다 선행하여 RYS 구동부(80)로 전달된다.
이에 따라, 최종적으로 Y어드레스 인에이블 신호(YAE)의 상승에지에서 RYS 구동부(80)가 인에이블되어 어드레스 선택신호(YSi) 또는 리던던시 어드레스 선택신호(RYSi)가 출력된다.
다시 말해, 명령 디코더부(90)에서 명령 셋업에 의해 발생하는 신호(RWC)가 본 발명에 의한 Y어드레스 카운터(100) 내부의 카운터(CE(i))에 인가하여 각 래치(LT1,LT2)의 출력신호(G1,G2)를 선택하여 카운트 어드레스(caddress)로 출력하도록 구성한다.
여기서, 상기 출력신호(G1,G2)의 선택은 Y어드레스 패스 선택신호(YAPS)에 의해 이루어지는 것으로 논리 하이이면 신호(G1)을 출력시키고, 논리 로우이면 신호(G2)를 출력시키게 된다.
이때 Y어드레스 패스 선택신호(YAPS)는 명령신호(RWC)가 래치(LT1)을 통과하여 발생하고 이때 제1클럭(YCLK1)이 논리 로우인 상태인데, 논리 하이로 천이하면 래치(LT1)에 의해 Y어드레스 패스 선택신호(YAPS)가 래치되어 제1클럭(YCLK1)이 다시 논리 하이에서 논리 로우로 천이할 때까지 논리 하이를 유지한다.
Y어드레스 패스 선택신호(YAPS)가 논리하이인 동안 선행 입력된 내부 어드레스(iaddress)는 상위 래치(LT1)를 통해 신호(G1)으로 출력되고 다시, 카운트 어드레스(caddress)로 전달되므로 종래 기술에 비해 빠르게 카운트 어드레스(caddress)를 결정할 수 있다. 즉, 카운트 어드레스(caddress)의 인에이블 시점은 Y어드레스 패스 선택신호(YAPS)가 논리 로우에서 논리 하이로 천이하는 순간이다.
한편, 제1클럭(YCLK1)이 논리 로우에서 하이로 천이하면 신호(G1)가 래치(LT3)의 입력단(D1)으로 인가되어 출력단(G,GB)으로 출력된다.
여기서, 출력단(G)은 카운터(CE(i))의 출력(Cout)이 되고, 카운터의 캐리 발생에 의해 입력(Cin)이 되어 출력단(G,GB)에서 출력되는 신호를 선택 제어하게 된다.
따라서, 래치(LT3)의 출력단(G,GB)의 신호가 하위 래치(LT2)의 입력단(D)으로 입력되어 제1클럭(YCLK1)이 논리 하이에서 논리 로우로 천이하면 래치(LT3)는 외부 입력을 차단하고 현 상태를 유지한다.
하위의 래치(LT2)는 제2 클럭(YCLK2)가 논리 로우인 동안 래치 패스가 턴온되어 래치(LT3)로부터 전달된 출력단(G,GB)의 신호를 출력단(G2)를 통해 출력하고, 제2 클럭(YCLK2)이 논리 로우에서 논리 하이로 천이하면 상위 래치(LT1)는 다시 출력단(G2)의 신호를 래치하여 제2 클럭(YCLK2)가 다시 논리 로우로 천이할 때 까지 유지한다.
이렇게 전달된 출력단(G2)의 신호는 Y어드레스 패스 선택신호(YAPS)가 논리 하이에서 논리 로우로 천이하는 순간 카운트 어드레스(caddress)로 전달되며 이 어드레스는 메모리(SDRAM) 내부에서 카운팅된 어드레스이다.
다시 말해, 종래 기술에서의 카운팅 어드레스의 전달 시점은 제2클럭(YCLK2)의 하이 천이 시점이고, 본 기술의 카운팅 어드레스의 전달 시점은 Y어드레스 패스 선택신호(YAPS)의 논리 로우 천이 시점이므로 그만큼 전달 시점이 빨라지게 된 것이다.
이상에서 설명한 바와 같이 본 발명 반도체 메모리의 어드레스 디코딩 회로는 카운트 어드레스(caddress)가 종래의 방식에 비해 빠르고, 또한 이를 어드레스 비교부에서 비동기 방식으로 비교하므로, Y디코드 인에이블 신호(YSE)의 발생 타이밍이 빠르게 되어 최종적으로 Y어드레스 인에이블 신호(YAE)의 상승에지에서 Y 디코더 또는 RYS 구동부를 인에이블시키므로 종래 방식에 비해 빠른 디코딩 동작을 수행시킬 수 있는 효과가 있다.

Claims (3)

  1. 외부명령을 디코딩하여 출력하는 명령 디코더와; 외부 클럭(CLK)을 버퍼링하여 내부 클럭(iCLK)으로 출력하는 클럭 버퍼와; 명령을 입력받아 내부클럭(iCLK)에 동기된 클럭신호(YCLK1, YCLK2)를 생성하는 Y클럭 발생부와; 외부 어드레스를 버퍼링하여 내부 어드레스(iaddress)를 출력하는 Y어드레스 버퍼와; 상기 클럭(YCLK1, YCLK2)에 의해 Y어드레스 인에이블 신호(YAE)를 출력하는 Y어드레스 인에이블 발생부와; 카운트 어드레스(caddress)가 리던던시 리페어 어드레스인지를 판정하는 어드레스 비교부와; 카운트 어드레스에 의한 디코딩 동작을 수행하는 Y디코더와; 상기 어드레스 비교부의 판정결과 리던던시 리페어 어드레스일 경우 리던던시 어드레스를 출력하는 RYS 구동부를 포함하여 구성된 반도체 메모리에 있어서, 명령 디코더에서 출력된 명령(RWC) 및 클럭신호(YCLK1,YCLK2)와 내부 어드레스를 입력받아 선택적으로 카운트 어드레스를 출력하는 Y어드레스 카운터를 더 포함하여 구성한 것을 특징으로 하는 반도체 메모리의 어드레스 디코딩 회로.
  2. 제1항에 있어서, 상기 Y어드레스 카운터는 복수개의 카운터(CE(i))를 병렬 연결하여 그때 출력되는 캐리를 캐리 발생부(51)에서 입력받아 처리하도록 구성된 카운터 회로에 명령 디코더에서 출력되는 명령(RWC)을 입력받고, 제1 클럭(YCLK1)에 의해 Y어드레스 패스 신호(YAPS)를 출력하여 래치(LT1 또는 LT2)의 출력중 어느 하나를 선택하여 카운트 어드레스(caddress)로 출력하는 카운트 어드레스 출력부를 더 포함하여구성한 것을 특징으로 하는 반도체 메모리의 어드레스 디코딩 회로.
  3. 제2항에 있어서, 상기 카운트 어드레스 출력부는 명령 디코더에서 출력된 명령(RWC)을 입력받아 제1 클럭(YCLK1)의해 상기 카운터 회로의 래치(LT1,LT2) 출력(G1,G2)중 어느 하나를 선택하여 카운트 어드레스로 출력하기 위한 Y어드레스 패스 선택신호(YAPS)를 출력하는 래치(LT10)와; 상기 Y어드레스 패스 선택신호(YAPS)에 의해 스위칭되어 래치(LT1,LT2)의 출력신호(G1,G2)를 출력하는 스위칭부(SW10)를 포함하여 구성한 것을 특징으로 하는 반도체 메모리의 어드레스 디코딩 회로.
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KR100489352B1 (ko) * 2002-04-27 2005-05-16 주식회사 하이닉스반도체 동기식 메모리 장치
KR100816718B1 (ko) * 2002-03-28 2008-03-27 주식회사 하이닉스반도체 동기식 반도체 메모리 소자

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003084377A1 (en) * 2002-03-20 2003-10-16 How Onn Cheong Infant formula preparation apparatus
KR100816718B1 (ko) * 2002-03-28 2008-03-27 주식회사 하이닉스반도체 동기식 반도체 메모리 소자
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