KR100489352B1

KR100489352B1 - 동기식 메모리 장치

Info

Publication number: KR100489352B1
Application number: KR10-2002-0023252A
Authority: KR
Inventors: 이일호; 김경환
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-04-27
Filing date: 2002-04-27
Publication date: 2005-05-16
Also published as: KR20030084499A

Abstract

본 발명은 에디티브 레이턴시(AL) 모드를 가지는 동기식 메모리 장치에서 리페어 판단에 걸리는 시간을 제거하여, 컬럼어드레스 경로의 타이밍을 줄일 수 있는 동기식 메모리 장치를 제공기 위한 것으로, 이를 위한 본 발명은 명령를 입력받아 에디티브 레이턴시 구간 이후에 상기 명령에 따른 동작을 실행하는 동기식 메모리 장치에서, 상기 명령에 따른 동작을 실행하는 클럭 타이밍보다 한클럭 앞선 타이밍에, 버스트길이에 대응하는 제1 컬럼제어펄스를 출력하고, 상기 명령에 따른 동작을 실행하는 클럭 타이밍에서, 상기 버스트 길이에 대응하는 제2 컬럼제어펄스를 출력하기 위한 컬럼어드레스 제어수단; 입력된 컬럼어드레스를 내부클럭에 따라 위상조정된 컬럼어드레스로 변환하고, 이를 상기 제1 컬럼제어펄스에 응답하여 출력하기 위한 컬럼어드레스 입력수단; 상기 컬럼어드레스 입력수단에서 출력하는 컬럼어드레스에 대응하는 단위셀의 리페어여부를 판단하여, 상기 제2 컬럼제어펄스에 응답하여 디코딩 인에이블 신호를 출력하기 위한 리페어처리수단; 및 상기 디코딩 인에이블 신호에 인에이블되어 상기 컬럼어드레스 입력수단에서 출력하는 컬럼어드레스를 디코딩하기 위한 컬럼디코딩수단을 구비하는 동기식 메모리 장치가 제공된다.

Description

동기식 메모리 장치{Synchrounous Memory device}

본 발명은 동기식 메모리 장치에 관한 것으로, 특히 에드티브 레이턴시(Additive latency= 이하 AL이라 함)모드에서 딜레이를 줄일 수 있는 동기식 메모리 장치에 관한 것이다.

도1은 종래에 동기식 메모리 장치의 컬럼 어드레스 경로를 나타내는 블럭구성도.

도1을 참조하여 종래에 동기식 메모리 장치의 컬럼 어드레스 경로를 살펴보면, 패드(PAD)를 통해 입력되는 어드레스를 위상동기된 클럭(ICLK)에 의해 어드레스 동기화부(10)에서 동기화된 어드레스(ADDi)로 위상조정하여 컬럼어드레스 래치부(20)에 입력된다. 위상동기된 클럭(ICLK)은 입력되는 클럭에 데이터가 위상동기되어 출력되도록 내부적으로 조정된 클럭이다.

한편, 저장 또는 판독등의 명령를 패드(PAD)를 통해 입력받아서 컬럼로직(30)에 저장한다. 컬럼로직(30)은 컬럼어드레스 래치부(20) 이후에 연결된 모든 라인들이 컬럼 억섹스일 때만 원하는 코딩에 의해 동작하도록하기 위해 생성되는 제1 및 제2컬럼제어신호(CASP, ICASP)를 생성하여 컬럼어드레스 래치부(20)에 제공한다.

제1 컬럼제어신호(CSAP)는 최초 컬럼 동작 명령(READ, WIRTE)이 내려졌을 때 해당 클럭내에서 펄스 형태로 생성되는 신호이다. 제2 컬럼제어신호(ICASP)는 최초 컬럼동작 명령후 다음 클럭후에 내부적으로 버스트길이(BL)에 따라 생성되는 펄스의갯수가 정해지는 클럭신호이다. 예컨대 디디알 메모리 장치에서 신호가 버스트길이(BL)이 2이면 제1 컬럼제어신호(CASP)는 한번, 제2 컬럼제어신호(ICASP)는 '0'이 생성되고(한 주기에 2개의 데이터가 출력되므로), 버스트길이가 4이면 제1 컬럼제어신호(CASP)는 '1'번, 제2 컬럼제어신호(ICASP)는 '1'이 생성되는 것이다.

버스트길이(BL)은 동기식 메모리 장치에서 연속해서 출력되는 데이터의 갯수를 의미한다.

제1 및 제2컬럼제어신호(CASP, ICASP)에 의해 래치된 컬럼 어드레스(YADDi)는 컬럼디코더(40)으로 출력되고, 컬럼어드레스(YADDi) 중 상위 또는 하위 일부 어드레스 신호는 클럭펄스부(60) 및 리페어판단부(50)로 입력된다. 리페어판단부(50)로 입력된 일부 컬럼어드레스(YADDi)들은 퓨즈의 프로그래밍에 의해서 리페어주소로 가야할 지, 노멀 주소로 가야할 지를 결정하게 된다. 컬럼펄스부(60)은 제1 컬럼제어신호(CASP)를 입력으로받아 리페어 생성부(50)의 출력신호(NORM)가 컬럼디코더에 전달되는 시점을 정하는 펄스신호(PULSE)를 출력하고, 낸드게이트(70)의 출력(YI)에 의해 컬럼디코드(40)는 디코딩된 컬럼주소값(YSEL)을 출력한다.

도2는 도1의 동기식 메모리 장치의 동작을 나타내는 파형도이다.

도2를 참조하여 살펴보면, 어드레스(ADD)가 입력되어, 위상동기클럭(ICLK)에 의해 위상조정된 동기된 어드레스(ADDi)로 되고, 제1 컬럼제어신호(CASP)가 명령신호(Column)에 의해 생성되고 버스트길이에 의해 제1 컬럼제어신호(ICASP)가 생성된다. 제1 및 제2 컬럼제어신호(CASP,ICASP)에 의해 정해진 갯수의 컬럼어드레스가 컬럼어드레스 래치부(20)에서되고, 이 컬럼어드레스는 제1 컬럼제어신호(CASP)에 의해 생성된 펄스신호(PULSE) 및 리페어판단부(50)의 출력신호(NORM)에 의해 컬럼디코를 출력하게 되는 것이다.

퓨즈를 사용하여 페일이난 메모리의 단위셀을 리페어하는 모든 메모리 장치는 전술한 바와 같이 리페어 여부를 판단하는 회로로 인해 컬럼어드레스의 경로에 소정의 딜레이를 가지게 된다. 따라서 리페어판단부(50)의 출력(NORM)의 생성 시점을 당길 수 있으면, 펄스발생 시점 또한 앞당겨, 컬럼디코더로 입력되는 신호(PY)를 앞당겨 컬럼어드레스의 타이밍을 줄일 수 있는 것이다.

한편 반도체 장치 제조기술이 발전할수록 입출력(I/O) 및 데이터에 대한 로더(load)가 증가하고 또한 동작주파수로 고주파로 동작하게 되면서, 동기식 메모리의 어드레스버스를 보다 효율적으로 사용하는 방안이 모색되어 왔다. 그 중하나가 에디티브 레이턴시(Additive latency, AL)라는 스펙(SPEC)인데 도3에 그 방법이 도시되어 있다.

도3는 종래의 동기식 메모리 장치의 에드티브 레이턴시 모드에 대한 설명을 나타내는 파형도이다.

도3을 참조하여 설명하면, 동기식 메모리의 로우 억세스 명령인 액티브신호(ACT0)가 입력되고 난후 컬럼 명령(R/W)이 입력되면 바로 컬럼어드레스가 경로를 따라 입력되어 메모리 장치가 동작하는 것이 아니라, 'AL' 에 따른 클럭수만큼 뒤에 메모리 장치의 컬럼 어드레스 패스가 동작하는 것이다. 예컨대 'AL'이 '2'라면 컬럼명령(R/W)가 입력되고 나서 2클럭 뒤에 메모리 장치의 컬럼어드레스 패스가 동작하는 것이다. 이렇게 하는 이유는 미리 어드레스 신호를 입력받고, 이후부터는 어드레스 버스를 다른 동작에 사용할 수 있도록, 어드레스 버스를 효율적으로 사용하기 위한 것이다. 이 때 AL는 tRCD보다는 작아야 전체 메모리 장치의 성능에는 영향을 미치지 않는다.

도4는 종래에 에드티브 레이턴시 모드가 제공되는 동기식 메모리 장치의 컬럼 어드레스 경로를 나타내는 블럭구성도이다.

도4를 참조하여 살펴보면, 도1의 메모리 장치의 블럭구성도에서 어드레스 동기화부(10) 및 컬럼어드레스 래치부(20) 사이에 딜레이된 클럭(ICLKD) 및 AL에 대한 정보를 입력받는 어드레스 레지스터(70)가 구비되고, 컬럼어드레스 제어부(80)에서는 딜레이된 클럭(ICLKD) 및 AL에 대한 정보를 입력받아 컬럼 어드레스 래치(20)에서 출력되는 동기화된 컬럼어드레스(YADDi)의 출력을 조절하게 된다.

도5는 도4의 동기식 메모리 장치의 동작을 나타내는 파형도이다. 도4 및 도5를 참조하여 에디티브 모드에서의 동기식 메모리의 동작에 살펴본다.

먼저 컬럼명령(Column)가 입력되고, 위상동기된 클럭(ICLK)에 따라 어드레스(ADD)가 어드레스(ADDi)의 위상이 조정되고, 어드레스 레지스터(70)는 위상조정된 어드레스(ADDi)를 입력받아 입력되는 AL 만큼 클럭을 뒤로 시프트시킨다. 이후에 제1 및 제2 컬럼제어신호(CASP,ICASP)가 버스트 길이에 따라 생성되고, 이에 따라 리페어여부를 판단하고 난 신호(YI)에 의해 컬럼디코더가 동작을 하게 된다.

예컨대 AL=0이라면 동기식 메모리 장치는 종래와 같게 동작하는 것이고, AL=1이라면 컬럼 명령(Cloumn) 입력 한 클럭후에 제1 및 제2 컬럼제어신호(CASP,ICASP)가 생성되는 것이다.

전술한 바와 같이 종래의 동기식 메모리 장치에서는 퓨즈등을 사용하여 리페어를 실시할 경우 리페어 여부를 판단하는데 일정의 시간이 필요하고, 이에 따라 컬럼 어드레스의 처리 타이밍은 리페어 여부를 판단하는 시간만큼 늦어 질 수 밖에 없는 것이다.

본 발명은 에디티브 레이턴시(AL) 모드를 가지는 동기식 메모리 장치에서 리페어 판단에 걸리는 시간을 제거하여, 컬럼어드레스 경로의 타이밍을 줄일 수 있는 동기식 메모리 장치를 제공함을 목적으로 한다.

상기의 목적을 달성하기 위한 본 발명은 명령를 입력받아 에디티브 레이턴시 구간 이후에 상기 명령에 따른 동작을 실행하는 동기식 메모리 장치에서, 상기 명령에 따른 동작을 실행하는 클럭 타이밍보다 한클럭 앞선 타이밍에, 버스트길이에 대응하는 제1 컬럼제어펄스를 출력하고, 상기 명령에 따른 동작을 실행하는 클럭 타이밍에서, 상기 버스트 길이에 대응하는 제2 컬럼제어펄스를 출력하기 위한 컬럼어드레스 제어수단; 입력된 컬럼어드레스를 내부클럭에 따라 위상조정된 컬럼어드레스로 변환하고, 이를 상기 제1 컬럼제어펄스에 응답하여 출력하기 위한 컬럼어드레스 입력수단; 상기 컬럼어드레스 입력수단에서 출력하는 컬럼어드레스에 대응하는 단위셀의 리페어여부를 판단하여, 상기 제2 컬럼제어펄스에 응답하여 디코딩 인에이블 신호를 출력하기 위한 리페어처리수단; 및 상기 디코딩 인에이블 신호에 인에이블되어 상기 컬럼어드레스 입력수단에서 출력하는 컬럼어드레스를 디코딩하기 위한 컬럼디코딩수단을 구비하는 동기식 메모리 장치가 제공된다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도6은 본 발명의 바람직한 실시예에 따른 동기식 메모리 장치의 컬럼 어드레스 경로를 나타내는 블럭구성도이다.

도6을 참조하여 살펴보면, 본 실시예에 따른 동기식 메모리 장치는 명령를 입력받아, 에디티브레이턴시 구간이후에 명령(Command)에 따른 동작을 실행하는 동기식 메모리 장치에서, 명령(Command)에 따른 동작을 실행하는 클럭타이밍보다 한클럭 앞선 타이밍에서, 버스트길이(BL)에 대응하는 제1 컬럼제어펄스(CASP_AL,ICASP_AL)를 출력하고, 명령(Command)에 따른 동작을 실행하는 클럭 타이밍에서, 버스트 길이(BL)에 대응하는 제2 컬럼제어펄스(CASP,ICASP)를 출력하기 위한 컬럼어드레스 제어부(800)와, 입력된 컬럼어드레스(Address)를 내부클럭(ICLK)에 따라 위상조정된 컬럼어드레스(ADDi)로 변환하고, 이를 제1 컬럼제어펄스(CASP_AL,ICASP_AL)에 응답하여 출력하기 위한 컬럼어드레스 입력부(1000)와, 컬럼어드레스 입력부(1000)에서 출력하는 컬럼어드레스(YADDi)에 대응하는 단위셀의 리페어(Repair)여부를 판단하여, 제2 컬럼제어펄스(CASP,ICASP)에 응답하여 디코딩 인에이블 신호(PY)를 출력하기 위한 리페어처리부(3000)와, 디코딩 인에이블 신호(PY)에 인에이블되어 컬럼어드레스 입력부(1000)에서 출력하는 컬럼어드레스(YADDi)를 디코딩하여 출력하기 위한 컬럼디코딩부(2000)로 구성된다.

컬럼어드레스 입력부(1000)는 입력된 컬럼어드레스(Address)를 위상동기된 클럭(ICLK)에 따라 위상조정하기 위한 제1 어드레스 동기부(100)와, 위상조정된 컬럼어드레스(ADDi)를 에디티브 레이턴시(AL) 구간보다 한클럭 적은 타이밍에서 출력시키기 위한 위한 애드티브레이던시 레지스터(200)와, 애드티브레이턴시 레지스터(200)에서 출력되는 컬럼어드레스(ADDI_AL)를 래치하여 제1 컬럼제어펄스(CASP_AL,ICASP_AL)에 응답하여 컬럼어드레스(YADDi)를 출력하는 컬럼어드레스 래치부(300)로 구성된다.

컬럼디코딩부(2000)는 에디티브 레이턴시(AL) 구간에 따라 컬럼어드레스 입력부(1000)에서 출력되는 컬럼어드레스(YADDi)를 패스시켜 출력하거나 또는 제2 컬럼제어펄스(CASP,ICASP)에 동기시켜 출력하기 위한 제2 어드레스 동기부(710)와, 제2 어드레스 동기부(710)에서 출력되는 컬럼어드레스(YADDi_L)를 디코딩 인에이블신호(YI)에 응답하여 디코딩하기 위한 컬럼디코더(730)로 구성된다.

리페어 처리부(3000)는 컬럼어드레스 입력부(1000)에서 출력하는 컬럼어드레스(YADDi)에 대응하는 단위셀의 리페어여부를 판단하기 위한 리페어 판단부(500)와, 에디티브 레이턴시(AL)구간에 따라 리페어 판단부(500)의 출력신호(NORM)를 패스시켜 출력하거나 또는 제2 컬럼제어신호(CASP,ICASP)에 동기시켜 출력하기 위한 제3 어드레스동기부(720)와, 컬럼어드레스 래치부(1000)에서 출력되는 컬럼어드레스(YADDi) 및 제2 컬럼제어펄스(CASP,ICASP)를 조합하여 인에이블 펄스신호(Pulse)를 출력하기 위한 컬럼펄스부(600)와, 인에이블 펄스신호(Pulse)에 응답하여 제3 어드레스동기부(720)의 출력신호(NORM_L)를 디코딩 인에이블신호(YI)로 출력하기 위한 낸드 게이트(900)으로 구성된다.

또한, 제1 컬럼제어펄스(CASP_AL,ICASP_AL)는 명령(Command) - 예컨대 판독, 저장등의 명령-가 실행되는 타이밍(저장, 판독등이 실행되는 클럭)에 생성되는 제1 펄스(CASP_AL)와, 버스트길이(BL)에 따라 생성되는 펄스의 수가 정해지는 제2 펄스(ICASP_AL)로 이루어진다.

제2 컬럼제어펄스(CASP,ICASP)는 명령신호(Command)가 실행되는 타이밍동안 펄스형태로 생성되는 제3 펄스(CASP)와 버스트길이(BL)에 따라 생성되는 펄스의 수가 정해지는 제4 펄스(ICASP)로 구성된다.

도7a 내지 도7b는 도6의 제2 어드레스 동기부 및 제3 어드레스 동기부를 나타내는 회로도이다.

도7a를 참조하여 살펴보면, 제2 어드레스 동기부(710)는 제3 및 제4 펄스(CASP,ICASP)를 입력받는 오알 게이트(711)와, 오알게이트(711)의 출력을 클럭입력으로 하여 컬럼어드레스 입력부(1000)에서 출력하는 컬럼어드레스(YADDi)를 출력하는 플립플롭(712)과, 에디티브 레이턴시(AL) 구간으로 진입하지 않을 때, 턴온되어 컬럼어드레스 입력수단(1000)에서 출력하는 컬럼어드레스(YADDi)를 전달하는제1 전송게이트(TG1)와, 에디티브 레이턴시턴(AL) 구간에서 턴온되어 플립플롭(712)의 신호를 출력하는 제2 전송게이트(TG2)와, 제1 전송게이트(TG1) 및 제2 전송게이트(TG2)의 출력을 래치하기 위한 래치(IN2,IN3)로 구성된다.

제3 어드레스 동기부(720)는 제3 및 제4 펄스(CASP,ICASP)를 입력받는 오알 게이트(721)와, 오알게이트(721)의 출력을 클럭입력으로 하여 리페어판단부(500)의 출력신호를 출력하는 플립플롭(722)과, 에디티브 레이턴시(AL) 구간으로 진입하지 않을 때, 즉 에디티브 레이터시(AL) 모드가 디스에이블 상태일 때, 턴온되어 리페어판단부(500)의 출력신호(NORM)를 출력하는 출력하는 제1 전송게이트(TG3)와, 에디티브 레이턴시(AL) 구간으로 진입하지 않을 때, 턴온되어 플립플롭(722)의 신호를 출력하는 제2 전송게이트(TG4)로 구성된다.

도8은 도6의 컬럼어드레스 제어부를 나타내는 블럭구성도이다.

도8을 참조하여 살펴보면, 컬럼어드레스 제어부(800)은 명령신호(Command), 버스트길이(BL) 및 에디티브 레이턴시 구간에관한 정보(AL)를 입력받아 제1 내지 제4 펄스(CASP_AL,ICASP_AL,CASP,ICASP)를 출력하는 컬럼로직부(410)와, 에디티브 레이턴시(AL)에 따라 제1 펄스 또는 제3 펄스(CASP_AL,CASP)를 선택적으로 출력하기 위한 제1 스위치(420,430)와, 에디티브 레이턴시(AL) 구간에 따라 제2 펄스 또는 제4 펄스(ICASP_AL,ICASP)를 선택적으로 출력하기 위한 제2 스위치(430,450)으로 구성된다.

도9는 도8의 스위치를 나타내는 회로도이다. 도9를 참조하여 살펴보면, 제1 입력(A)을 게이트로 입력받고 전원전압공급부(VDD)에 일측이 연결된 피모스트랜지스터(MP1)와 제2 입력(B)을 게이트로 입력받고 피모스트랜지스터(MP1)의 타측에 직렬로 연결된 앤모스트랜지스터(MN1)와, 게이트로 제1 입력(A)를 입력받고 앤모스트랜지스터(MN1)의 타측과 접지전원공급부(VSS)에 연결된 앤모스트랜지스터(MN2)와 피모스트랜지스터(MP1)의 타측에 입력이 연결된 인버터(IN5)로 구성된다.

도10는 애드티브 레이턴시가 '1'일 때의 도6의 동작을 나타내는 파형도이고,도11은 애드티브 레이턴시가 '2'일 때의 도6의 동작을 나타내는 파형도이다.

이하 도6 내지 도11을 참조하여 본발명의 동기식 메모리 장치의 동작에 대해서 설명한다.

먼저, 외부에서 어드레스를 입력받아 어드레스 동기부(100)에서 위상조정된 어드레스(ADDi)를 출력하고, 이를 애드티브 레이턴시 레지스터(200)에서는 애드티브 레이터시(AL) 보다 한클럭 앞선 타이밍에 어드레스(ADDi_AL)를 출력한다. 예컨대 에드티브레이턴시(AL)가 '0' 또는 '1' 일 때는 바이패스, '2'일경우에는 한클럭후, '3'일경우에는 두클럭후에 애드티브 레이턴시 레지스터(200)에서 어드레스가 출력된다.

한편, 컬럼어드레스 제어부(800)에서는 애드티브 레이턴시 레지스터(200)에서 어드레스(ADDi_AL)를 출력하는 타이밍에 제1 컬럼제어펄스(CASP_AL ICASP_AL) 및 제2 컬럼제어펄스(CASP, ICASP)를 생성하여 출력한다. 제1 컬럼제어펄스(CASP_AL ICASP_AL)중에서 제1 펄스(CASP_AL)는 명령(Command)가 입력되고 난 후 에드티브레이턴시 구간보다 한클럭 앞선 클럭타이밍에 한번 생성되는 펄스신호이고, 제2 펄스(ICSP_AL)는 제1 펄스(CASP) 생성후에 버스트길이(BL)에 따라 생성되는 펄스수가 정해져 생성되는 펄스신호이다. 예컨대 디디알 동기식 메모리에서 버스트길이(BL)가 4인 경우, 제1 펄스신호(CASP_AL)가 생성된 다음클럭에서 3번 생성된다.

또한, 제2 컬럼제어펄스(CASP, ICASP)중에서 제3 펄스(CSAP)는 명령(Command)가 입력되고 난 후 에드티브레이턴시 구간이 지난후에 한번생성되는 펄스신호이고, 제4 펄스(ICSAP)는 제3 펄스(CASP) 생성후에 버스트길이(BL)에 따라 생성되는 펄스수가 정해져서 생성되는 펄스신호이다.

이어서 컬럼 레지스터 래치부(300)에서는 제1 컬럼제어펄스(CSAP_AL,ICASP_AL)에 응답하여 컬럼어드레스(YADDi)를 출력하고, 여기서 출력된 컬럼어드레스(YADDi)는 리페어판단부(500)에 입력된다. 리페어 판단부(500)는 컬럼어드레스(YADDi)에 해당되는 셀의 리페어여부가 판단된 신호(NORM)을 출력하고, 리페어여부가 판단된 신호(NORM)은 제3 어드레스 동기부(720)에 출력된다. 이 때 어드레스 신호(YADDi) 및 리페어판단부(500)의 출력신호(NORM)는 애드티브 레이턴시 구간보다 한클럭앞선 타이밍에서 생성된 제1 컬럼제어펄스(CASP_AL,ICASP_AL)에 의해서 생성되므로 시간적으로 충분한 마진을 가지며, 제2 및 제3 어드레스 동기부(710,720)에 입력된다.

즉, 한클럭전에 도착된 어드레스 신호(YADDi)는 리페어 판단부(500)를 거치더라도 제2 컬럼제어신호(CASP,ICASP) 와는 타이밍상으로 지연되지 않는 것이다.

도7a에 도시된 제2 어드레스 동기부(710)는 에드티브레이턴시(AL) 구간에 따라 어드레스(YADDi)를 패스시켜 출력하거나, 또는 제2 컬럼제어신호(CASP,ICASP)에 동기시켜 출력한다. 이는 에드티브 레이턴시(AL) 모드에서는 제2 컬럼제어신호(CASP,ICASP)에 동기시켜 어드레스(YADDi)를 출력하고, 에드티브 레이턴시 모드로 진압하지 않을 때에는 바로 패스시켜 컬럼디코더(730)로 출력하는 것이다.

도7b에 도시된 제3 어드레스 동기부(720)은 에드티브레이턴시(AL)구간에 따라 리페어판단부(500)의 출력신호(NORM)를 패스시켜 출력하거나, 또는 제2 컬럼제어신호(CASP,ICASP)에 동기시켜 출력한다. 이는 에드티브 레이턴시(AL) 모드에서는 제2 컬럼제어신호(CASP,ICASP)에 동기시켜 리페어판단부(500)의 출력신호(NORM)를 출력하고, 에드티브 레이턴시 모드로 진압하지 않을 때에는 바로 패스시켜 낸드게이트(900)로 출력하는 것이다. 제2 어드레스 동기부(710)과는 달리 제3 어드레스 동기부(720)의 출력단에 래치가 없는 이유는 낸드게이트(900)의 바로 앞단에 사용되어 패스딜레이를 줄이기 위해서이고, 제2 어드레스 동기부(710)의 출력은 비교적 긴 코딩라인을 통해 컬럼디코더(730)로 입력되기 때문에 래치를 구비하였다.

도8에 도시된 컬럼어드레스 제어부(800)는 명령신호(Command) 및 버스트길이(BL) 및 에디티브레이턴시(AL) 구간에 대한 정보를 입력받아 제2 컬럼제어펄스(CASP,ICASP) 및 이보다 한클럭 앞서는 타이밍에서 생성되는 제1 컬럼제어펄스(CASP,ICASP)을 컬럼로직부(410)에서 출력하고 이를 스위치를 통해 선택적으로 출력한다. 예컨대 에디티브 레이턴시(AL) 모드에서는 컬럼로직부(410)에서 출력신호(CASP_P, ICASP_P)가 제1 컬럼제어펄스(CASP,ICASP)로 출력되고, 에디티브 레이턴시(AL) 모드로 진입하지 않을 때에는 컬럼로직부(410)에서 출력신호(CASP, ICASP)가 제1 컬럼제어펄스(CASP,ICASP)로 출력되는 것이다.

도9에 도시된 스위치에서 제1 입력신호(A)는 컬럼로직부(410)의 출력신호(CASP, ICASP, CASP_P, ICASP_P)가 각각 입력되고, 제2 입력신호(B)는 에드티브 레이턴시(AL) 모드 여부에 관한 신호가 입력된다.

도10에 에디티브 레이턴시(AL)구간='1'일 경우에 전술한 동기식 메모리 장치의 동작에 관한 파형도가 도시되어 있는데, 이를 살펴보면 리페어판단 여부에 대한 출력신호(NORM)가 지연시간을 가지고 출력되더라도, 제3 어드레스 동기부(720)의 출력신호(NORM_L)가 제2 컬럼제어펄스(CASP, ICASP)에 정확히 동기되어 생성되고, 이 신호에 의해 컬럼디코더를 인에이블시키는 컬럼디코딩 인에이블 신호(PY)가 생성되기 때문에, 컬럼디코더는 리페어판단에 대한 지연시간없이 바로 동작을 할 수 있다.

즉, 본발명으로 인해 에드티브 레이턴시 모드를 사용하는 동기식 메모리 장치에서, 리페어여부에 대한 판단으로 생기는 지연시간을 배제하여 컬럼어드레스의 처리시간(tAA)이 향상되는 효과를 기대할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의해 에드티브 레이턴시 모드를 사용하는 동기식 메모리 장치에서, 리페어여부에 대한 판단으로 생기는 지연시간을 배제하여 컬럼어드레스의 처리시간이 향상되어, 동기식 메모리 장치의 성능향상을 기대할 수있다.

도2는 도1의 동기식 메모리 장치의 동작을 나타내는 파형도.

도3는 종래의 동기식 메모리 장치의 에드티브 레이턴시 모드에 대한 설명을 나타내는 파형도.

도4는 종래에 에드티브 레이턴시 모드가 제공되는 동기식 메모리 장치의 컬럼 어드레스 경로를 나타내는 블럭구성도.

도5는 도4의 동기식 메모리 장치의 동작을 나타내는 파형도.

도6은 본 발명의 바람직한 실시예에 따른 동기식 메모리 장치의 컬럼 어드레스 경로를 나타내는 블럭구성도.

도7a 내지 도7b는 도6의 제2 어드레스 동기부 및 제3 어드레스 동기부를 나타내는 회로도.

도8은 도6의 컬럼어드레스 제어부를 나타내는 블럭구성도.

도9는 도8의 스위치를 나타내는 회로도이다.

도10는 애드티브 레이턴시가 '1'일 때의 도6의 동작을 나타내는 파형도.

도11은 애드티브 레이턴시가 '2'일 때의 도6의 동작을 나타내는 파형도.

Claims

명령을 입력받아 에디티브 레이턴시 구간 이후에 상기 명령에 따른 동작을 실행하는 동기식 메모리 장치에서,

입력된 명령에 따른 동작을 실행하는 클럭 타이밍보다 앞선 타이밍에서 제1 컬럼제어펄스를 출력하고, 상기 명령에 따른 동작을 실행하는 클럭 타이밍에서 제2 컬럼제어펄스를 출력하기 위한 컬럼어드레스 제어수단;

입력된 컬럼어드레스를 내부클럭에 따라 동기된 컬럼어드레스로 변환하고, 이를 상기 제1 컬럼제어펄스에 응답하여 출력하기 위한 컬럼어드레스 입력수단;

상기 컬럼어드레스 입력수단으로 부터 출력된 컬럼어드레스에 대응하는 단위셀의 리페어여부를 판단하고, 상기 제2 컬럼제어펄스에 응답하여 디코딩 인에이블 신호를 출력하기 위한 리페어처리수단; 및

상기 디코딩 인에이블 신호에 인에이블되어 상기 컬럼어드레스 입력수단에서 출력하는 컬럼어드레스를 디코딩하기 위한 컬럼디코딩수단

을 구비하는 동기식 메모리 장치.
제 1 항에 있어서,

상기 컬럼어드레스 입력수단은

입력된 컬럼어드레스를 위상동기된 클럭에 따라 위상조정하기 위한 제1 어드레스 동기부;

상기 위상조정된 컬럼어드레스를 상기 에디티브 레이턴시 구간보다 한클럭 앞선 타이밍에서 출력시키기 위한 애드티브레이턴시 레지스터; 및

상기 애드티브레이턴시 레지스터에서 출력되는 컬럼어드레스를 래치하여 상기 제1 컬럼제어펄스에 응답하여 출력하기 위한 컬럼어드레스 래치부를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
제 2 항에 있어서,

상기 컬럼디코딩수단은

상기 에디티브 레이턴시 구간에 따라, 상기 컬럼어드레스 입력수단에서 출력되는 컬럼어드레스를 패스시켜 출력하거나 또는 상기 제2 컬럼제어펄스에 동기시켜 출력하기 위한 제2 어드레스 동기부;및

상기 제2 어드레스 동기부에서 출력되는 컬럼어드레스를 상기 디코딩 인에이블신호에 응답하여 디코딩하기 위한 컬럼디코더를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
제 3 항에 있어서,

상기 리페어 처리수단은

상기 컬럼어드레스 입력수단에서 출력하는 컬럼어드레스에 대응하는 단위셀의 리페어여부를 판단하기 위한 리페어 판단부;

상기 에디티브 레이턴시 구간에 따라 상기 리페어 판단부의 출력신호를 패스시켜 출력하거나 또는 상기 제2 컬럼제어신호에 동기시켜 출력하기 위한 제3 어드레스동기부와,

상기 컬럼어드레스 래치부에서 출력되는 컬럼어드레스 및 상기 제2 컬럼제어펄스를 조합하여 인에이블 펄스신호를 출력하기 위한 컬럼펄스부; 및

상기 인에이블 펄스신호에 응답하여 상기 제3 어드레스동기부의 출력신호를 상기 디코딩 인에이블신호로 출력하기 위한 낸드 게이트를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
제 4 항에 있어서,

상기 제1 컬럼제어펄스는 상기 명령가 실행되는 타이밍에 생성되는 제1 펄스와, 버스트길이에 따라 생성되는 펄스의 수가 정해지는 제2 펄스인 것을 특징으로 하는 동기식 메모리 장치.
제 5 항에 있어서,

상기 제2 컬럼제어펄스는 상기 명령가 실행되는 타이밍동안 펄스형태로 생성되는 제3 펄스와 상기 버스트길이에 따라 생성되는 펄스의 수가 정해지는 제4 펄스인 것을 특징으로 하는 동기식 메모리 장치.
제 6 항에 있어서,

상기 명령, 상기 버스트길이 및 상기 에디티브 레이턴시구간에 대한 정보를 입력받아 상기 제1 내지 제4 펄스를 출력하는 컬럼로직부;

상기 에디티브 레이턴시 구간에 따라 상기 제1 펄스 또는 상기 제3 펄스를 선택적으로 출력하기 위한 제1 스위칭 수단; 및

상기 에디티브 레이턴시 구간에 따라 상기 제2 펄스 또는 상기 제4 펄스를 선택적으로 출력하기 위한 제2 스위칭 수단를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
제 6 항에 있어서,

상기 제2 어드레스 동기부는

상기 제3 및 제4 펄스를 입력받는 오알 게이트;

상기 오알게이트의 출력을 클럭입력으로 하여 상기 컬럼어드레스 입력수단에서 출력하는 컬럼어드레스를 래치하여 출력하기 위한 플립플롭;

상기 에디티브 레이턴시턴 구간으로 진입하지 않을 때, 턴온되어 상기 컬럼어드레스 입력수단에서 출력하는 컬럼어드레스를 전달하기 위한 제1 전송게이트;

상기 에디티브 레이턴시 구간에서 턴온되어 상기 플립플롭의 출력을 전달하기 위한 제2 전송게이트; 및

상기 제1 전송게이트 및 제2 전송게이트의 출력을 래치하기 위한 래치수단을 구비하는 것을 특징으로 하는 동기식 메모리 장치.
제 6 항에 있어서,

상기 제 3 어드레스 동기부는

상기 제3 및 제4 펄스를 입력받는 오알 게이트;

상기 오알게이트의 출력을 클럭입력으로 하여 상기 리페어판단부의 출력신호를 래치하여 출력하기 위한 플립플롭;

상기 에디티브 레이턴시턴 구간으로 진압하지 않을 때, 턴온되어 상기 리페어판단부의 출력신호를 전달하기 위한 컬럼어드레스를 출력하는 제1 전송게이트; 및

상기 에디티브 레이턴시 구간에서 턴온되어 상기 플립플롭의 출력을 전달하기 위한 제2 전송게이트를 구비하는 것을 특징으로 하는 동기식 메모리 장치.