KR100281105B1 - 디램의 데이타 출력 회로 - Google Patents

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Abstract

본 발명은 CASB(Column Address Strobe Bar)가 첫 로우(Low)시에만 DOE(Data Output Enable)가 천이되면서 인밸리드(Invalid) 데이타 발생을 억제하여 시스템(System) 동작 속도 및 신뢰성을 향상시키는 디램(DRAM)의 데이타 출력 회로를 제공하는데 그 목적이 있다.
본 발명의 디램의 데이타 출력 회로는 정상 동작 인식 부와 쓰기/읽기 체크 부의 출력 데이타를 입력 받아 DOE를 출력하는 DOE 발생 부, 상기 DOE 발생을 지연시켜 밸리드 데이타만 출력되도록 EQMB와 HPH를 입력 받아 OEC를 발생하는 지연 부, 상기 DOE가 CASB의 첫 천이시에만 천이되어 상기 DOE발생 부에 출력하도록 제어하기 위해 COB, EQSO, DOEKOB와, ROL을 입력 받아 EQSWB를 출력하는 제어 부와, 상기 HPH, DOEKOB와 EQSWB를 입력 받아 상기 DOE를 스위칭하는 스위치 부를 포함하여 구성됨을 특징으로 한다.

Description

디램의 데이타 출력 회로
본 발명은 디램(DRAM)의 데이타 출력 회로에 관한 것으로, 특히 데이타 출력의 속도 및 신뢰성을 향상시키는 디램의 데이타 출력 회로에 관한 것이다.
고속으로 디램을 억세스(Access)하는 여러 가지의 동작 모드(Mode)중 EDO(Extended Data Out)모드는 패스트 페이지 모드(Fast Page Mode)의 사이클(Cycle) 시간을 더욱 고속으로 하기 위해서 데이타 래치(Data Latch)개념을 도입한 동작 모드로 짧은 사이클 시간에서도 데이타 출력을 효율적이고 안정적으로 출력할 수 있도록 즉 CASB(Column Address Strobe Bar)가 하이(High)시에도 데이타 출력이 유지되도록 회로내 1차 파이프라인 래치(Pipeline Latch)를 사용한다. 이를통해, 어드레스(Adress) 변화에 따른 다음 데이타 아웃(Data Out)이 발생하기 전까지는 이전 데이타를 데이타 아웃에 계속 출력하여 짧은 사이클에서도 안정적으로 데이타를 출력하도록 한다.
도 1은 종래 일예의 디램의 데이타 출력 회로를 나타낸 블록도이고, 도 2는 종래 일예의 디램의 데이타 출력 회로의 지연 부를 나타낸 회로도이며, 도 3은 종래 일예의 디램의 데이타 출력 회로를 나타낸 펄스도이다.
그리고, 도 4는 도 1의 디램의 데이타 출력 회로의 문제점을 개선 하기 위한 회로를 나타낸 블록도이고, 도 5는 도 4의 디램의 데이타 출력 회로의 지연 부를 나타낸 회로도이며, 도 6은 도 4의 디램의 데이타 출력 회로를 나타낸 펄스도이다.
종래 일예의 디램의 데이타 출력 회로는 도 1에서와 같이, 읽기 동작시에 데이타 아웃 버퍼(Data Out Buffer)를 열어 데이타를 외부로 출력하는 것을 제어하는 DOE(Data Output Enable)신호에 칼럼(Column) 어드레스 천이신호를 전달치 않는 방식으로, 정상 동작 판단 부(11), 쓰기/읽기 판단 부(12), 지연 부(13)와, DOE발생 부(14)로 구성된다.
여기서, 상기 정상 동작 판단 부(11)는 RASB(Row Address Strobe Bar)와 CASB를 입력 받아 상기 RASB가 로우(Low)로 천이하면서 로우(Row) 어드레스를 받아들인 후, CASB를 로우(Low)로 천이하여 상기 칼럼 어드레스를 입력하므로 원하는 번지수의 데이타를 읽거나 쓰게되는 정상 동작인지 아니면 비정상 동작 즉 상기 RASB가 로우(Low)로 천이하기전에 CASB가 로우(Low)로 천이하는 CBR(CAS Before RAS)인지를 판단한다.
상기 쓰기/읽기 판단 부(12)는 WEB(Write Enable Bar)를 입력 받아 상기 WEB가 로우(Low)이면 쓰기 동작으로 판단하고, 상기 WEB가 하이이면 읽기 동작으로 판단한다.
그리고 상기 지연 부(13)는 도 2에서와 같이, 칼럼 어드레스 천이의 결과신호인 EQMB(Equalizer Middle Bar)와 네 개의 인버터(Inverter)를 통과한 상기 EQMB를 입력 받는 제 1 NAND 게이트(15), 상기 제 1 NAND 게이트(15)의 출력 데이타와 한 개의 인버터를 통과한 HPH(Hyper mode High)를 입력받아 OEC(Out Enable Control)를 발생하는 제 2 NAND 게이트(16)로 구성되어, 상기 EQMB와 HPH를 입력 받아 상기 OEC를 발생하므로 상기 DOE발생 부(14)의 DOE신호 발생을 지연시킨다.
여기서, 상기 HPH는 동작 모드를 선택하는 신호로 상기 HPH가 하이이면 EDO 모드로 동작하고, 로우(Low)이면 패스트 페이지 모드로 동작한다.
상기 DOE발생 부(14)는 상기 정상 동작 판단 부(11), 쓰기/읽기 판단 부(12)와, 지연 부(13) 각각의 출력 데이타를 입력 받아 상기 DOE신호를 발생한다.
여기서, 상기 HPH가 하이이면 즉 EDO 모드로 동작하면 하나의 인버터를 통하여 로우로 전환된 후, 상기 제 2 NAND 게이트(16)에 입력 되어 상기 OEC가 항상 하이가 되기 때문에 상기 칼럼 어드레스 천이신호는 상기 DOE발생에 영향을 주지 못한다.
상기와 같이 구성된 종래 일예의 디램의 데이타 출력 회로의 동작을 설명하면 다음과 같다.
도 3에서와 같이, RASB, CASB, 어드레스, EQMB, OEC, DOE와, 출력 데이타 각각의 펄스가 있다.
상기 정상 동작 판단 부(11)에 의해 정상 동작으로 판단되고, 상기 쓰기/읽기 판단 부(12)가 읽기 동작으로 판단되며 또한 EDO 모드 상태에서 먼저 상기 RASB가 로우(Low)로 천이하면 로우(Row) 어드레스가 입력된다.
이어, 상기 로우(Row) 어드레스가 입력되면 로우(Row)계회로의 동작이 이루어진다.
그리고, 상기 CASB가 로우(Low)로 천이하면 칼럼 어드레스가 입력되고, 상기 DOE발생 부(14)는 상기 정상 동작 판단 부(11), 쓰기/읽기 판단 부(12)와, 지연 부(13)의 출력 값에 따라 DOE신호를 발생하여 데이타 출력이 준비된다.
즉, 상기 칼럼 어드레스 억세스(Access) 시간인 tAA(Column- Address Access Time)를 만족한 다음, 데이타 출력이 발생한다.
이때 상기 칼럼 어드레스와 CASB 사이의 셋업(Setup)시간인 tASC(Column address Setup time)가 -5nS ~ +5nS일 경우, 상기 하이인 HPH의 입력으로 상기 지연 부(13)의 출력 신호인 OEC가 항상 하이가 되어, 상기 데이타 아웃 버퍼의 제어가 없으므로 상기 CASB가 로우(Low)로 되면 즉시 데이타가 출력되어 언급한 어드레스 즉 밸리드(Valid) 데이타의 출력 전에 상기 CASB에 의해 이전에 언급한 어드레스 즉 인밸리드(Invalid) 데이타가 데이타 아웃 버퍼를 통해 출력된다.
즉, 첫 사이클에서 상기 인밸리드 데이타가 출력된 후, 상기 밸리드 데이타가 출력된다.
상기와 같이 종래 일예의 디램의 데이타 출력 회로의 단점인 상기 인밸리드의 출력이 상기 밸리드의 출력 전에 출력되는 문제점을 개선하기 위한 디램의 데이타 출력 회로는 도 4에서와 같이, CASB가 로우(Low)시에만 칼럼 어드레스 천이신호를 DOE신호에 전달 하는 방식으로, 정상 동작 판단 부(11), 쓰기/읽기 판단 부(12), 지연 부(13)와, DOE발생 부(14)로 구성된다.
여기서, 상기 정상 동작 판단 부(11)는 RASB와 CASB를 입력 받아 RASB가 로우(Low)로 천이하면서 로우(Row) 어드레스를 받아들인 후, 상기 CASB를 로우(Low)로 천이하여 상기 칼럼 어드레스를 입력하므로 원하는 번지수의 데이타를 읽거나 쓰게되는 정상 동작인지 아니면 비정상 동작 즉 상기 RASB가 로우(Low)로 천이하기전에 상기 CASB가 로우(Low)로 천이하는 CBR인지를 판단한다.
상기 쓰기/읽기 판단 부(12)는 WEB를 입력 받아 상기 WEB가 로우(Low)이면 쓰기 동작으로 판단하고, 상기 WEB가 하이이면 읽기 동작으로 판단한다.
그리고 상기 지연 부(13)는 도 5에서와 같이, EQMB와 네 개의 인버터를 통과한 상기 EQMB를 입력 받는 제 1 NAND 게이트(15), 상기 EQMB와 상기 CASB의 내부신호인 COB(Column 0 Bar)를 입력 받는 OR 게이트(17), 상기 제 1 NAND 게이트(15)와 OR 게이트(17)의 출력 데이타를 입력 받아 상기 EQMB와 COB간의 오버랩을 확인하여 상기 DOE의 쇼트 펄스(Short Pulse)화를 방지하는 래치 부(18)와, 상기 래치 부(18)의 출력 데이타를 인버터로 반전시켜 OEC를 발생하는 출력 부(19)로 구성되어, 상기 EQMB와 COB를 입력 받아 상기 OEC를 발생하므로 상기 DOE발생 부(14)의 DOE신호 발생을 지연시킨다.
상기 DOE발생 부(14)는 상기 정상 동작 판단 부(11), 쓰기/읽기 판단 부(12)와, 지연 부(13) 각각의 출력 데이타를 입력 받아 상기 DOE신호를 발생한다.
상기와 같이 구성된 종래 일예의 디램의 데이타 출력 회로의 문제점을 개선 하기 위한 회로의 동작을 설명하면 다음과 같다.
도 6에서와 같이, RASB, CASB, 어드레스, EQMB, OEC, DOE와, 출력 데이타 각 각의 펄스가 있다.
상기 정상 동작 판단 부(11)에 의해 정상 동작으로 판단되고, 상기 쓰기/읽기 판단 부(12)가 읽기 동작으로 판단되며 또한 EDO 모드 상태에서 먼저 상기 RASB가 로우(Low)로 천이하면 로우(Row) 어드레스가 입력된다.
이어, 상기 로우(Row) 어드레스가 입력되면 로우(Row)계회로의 동작이 이루어진다.
그리고, 상기 CASB가 로우(Low)로 천이하면 상기 칼럼 어드레스가 입력되고, 상기 지연 부(13)는 상기 EQMB와 C0B를 입력 받으므로 상기 CASB가 로우(Low)로 천이할 때마다 즉 상기 래치 부(18)에서 상기 EQMB와 C0B가 동시에 로우(Low)가 될 때 즉 오버랩(Overlap)이 확인될 때에만 상기 OEC가 천이되면서 상기 DOE발생 부(14)의 DOE신호 발생을 지연시킨다.
이어서, 상기 DOE발생 부(14)는 상기 정상 동작 판단 부(11), 쓰기/읽기 판단 부(12)와, 지연 부(13)의 출력 값에 따라 DOE신호를 발생하여 데이타 출력이 준비된다
즉, 상기 칼럼 어드레스 억세스시간인 tAA를 만족한 다음, 데이타 출력이 발생한다.
이때, 상술한 바와 같이 상기 EQMB와 C0B가 동시에 로우(Low)가 될 때에만 상기 DOE발생 부(14)의 DOE신호 발생을 지연시키기 때문에 상기 CASB가 로우(Low)시에 들어온 칼럼 어드레스 천이신호만 DOE발생에 영향을 주므로 상기 인밸리드의 출력이 상기 밸리드의 출력 전에 출력되는 것을 방지한다.
그러나 종래의 디램의 데이타 출력 회로는 다음과 같은 문제점이 있었다.
첫째, 칼럼 어드레스 천이 신호를 DOE에 전달치 않는 방식은 데이타 아웃 버퍼의 제어가 없어 CASB가 로우(Low)로 되면 즉시 데이타가 출력되므로 첫 사이클에서 인밸리드 데이타가 발생하여 속도가 지연되고 시스템 동작이 불안전하다.
둘째, CASB가 로우(Low)시에만 칼럼 어드레스 천이 신호를 받아 들여 지연된 후, 데이타가 출력되는 방식으로 상기 칼럼 어드레스 천이 신호를 DOE에 전달치 않는 방식의 문제점을 해결하였으나, tASC가 7 ~ 9ns에서 EQMB가 하이이므로 래치 부가 동작을 하지 못하기 때문에 인밸리드가 발생하여 상기 tASC에 따라 tAA속도가 달라지므로 시스템 오동작의 원인이 되고 상기 DOE의 잦은 천이로 출력 데이타의 속도가 저하된다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 CASB가 첫 로우(Low)시에만 DOE가 천이되면서 인밸리드 데이타 발생을 억제하여 시스템 동작 속도 및 신뢰성을 향상시키는 디램의 데이타 출력 회로를 제공하는데 그 목적이 있다.
도 1은 종래 일예의 디램의 데이타 출력 회로를 나타낸 블록도
도 2는 종래 일예의 디램의 데이타 출력 회로의 지연 부를 나타낸 회로도
도 3은 종래 일예의 디램의 데이타 출력 회로를 나타낸 펄스도
도 4는 도 1의 디램의 데이타 출력 회로의 문제점을 개선 하기 위한 회로를 나타낸 블록도
도 5는 도 4의 디램의 데이타 출력 회로의 지연 부를 나타낸 회로도
도 6은 도 4의 디램의 데이타 출력 회로를 나타낸 펄스도
도 7은 본 발명의 실시예에 따른 디램의 데이타 출력 회로를 나타낸 블록도
도 8은 본 발명의 실시예에 따른 디램의 데이타 출력 회로의 제어 부를 나타낸 회로도
도 9는 본 발명의 실시예에 따른 디램의 데이타 출력 회로의 스위치 부를 나타낸 회로도
도 10은 본 발명의 실시예에 따른 디램의 데이타 출력 회로를 나타낸 펄스도
도면의 주요부분에 대한 부호의 설명
31: 정상 동작 판단 부 32: 쓰기/읽기 판단 부
33: 제 1 지연 부 34: DOE발생 부
35: 제어 부 36: 스위치 부
37: 제 1 인식 부 38: 제 2 인식 부
39: 제 2 지연 부 40: 제 1 NOR 게이트
41: 펄스 발생 부 42: 제 1 NAND 게이트
43: 펄스 래치 부 44: 출력 부
45: 제 2 NOR 게이트 46: 제 2 NAND 게이트
47: 래치 부 48: 제 1 인버터
49: 제 2 인버터 50: 3 NOR 게이트
51: 트랜스퍼게이트 52: PMOS
본 발명의 디램의 데이타 출력 회로는 정상 동작 인식 부와 쓰기/읽기 체크 부의 출력 데이타를 입력 받아 DOE를 출력하는 DOE 발생 부, 상기 DOE 발생을 지연시켜 밸리드 데이타만 출력되도록 EQMB와 HPH를 입력 받아 OEC를 발생하는 지연 부, 상기 DOE가 CASB의 첫 천이시에만 천이되어 상기 DOE발생 부에 출력하도록 제어하기 위해 COB, EQSO, DOEKOB와, 상기 RASB의 내부신호인 ROL을 입력 받아 EQSWB를 출력하는 제어 부와, 상기 HPH, DOEKOB와 EQSWB를 입력 받아 상기 DOE를 스위칭하는 스위치 부를 포함하여 구성됨을 특징으로 한다.
상기와 같은 본 발명에 따른 디램의 데이타 출력 회로의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 7은 본 발명의 실시예에 따른 디램의 데이타 출력 회로를 나타낸 블록도이고, 도 8은 본 발명의 실시예에 따른 디램의 데이타 출력 회로의 제어 부를 나타낸 회로도이다.
그리고, 도 9는 본 발명의 실시예에 따른 디램의 데이타 출력 회로의 스위치 부를 나타낸 회로도이고, 도 10은 본 발명의 실시예에 따른 디램의 데이타 출력 회로를 나타낸 펄스도이다.
본 발명의 실시예에 따른 디램의 데이타 출력 회로는 도 7에서와 같이, 정상 동작 판단 부(31), 쓰기/읽기 판단 부(32), 제 1 지연 부(33), DOE발생 부(34), 제어 부(35)와, 스위치 부(36)로 구성된다.
여기서, 상기 정상 동작 판단 부(31)는 RASB와 CASB를 입력 받아 RASB가 로우(Low)로 천이하면서 로우(Row) 어드레스를 받아들인 후, 상기 CASB를 로우(Low)로 천이하여 상기 칼럼 어드레스를 입력하므로 원하는 번지수의 데이타를 읽거나 쓰게되는 정상 동작인지 아니면 비정상 동작 즉 상기 RASB가 로우(Low)로 천이하기전에 상기 CASB가 로우(Low)로 천이하는 CBR인지를 판단한다.
상기 쓰기/읽기 판단 부(32)는 WEB를 입력 받아 상기 WEB가 로우(Low)이면 쓰기 동작으로 판단하고, 상기 WEB가 하이이면 읽기 동작으로 판단한다.
상기 제 1 지연 부(33)는 상기 종래 일예의 데이타 출력 회로의 지연 부와 동일하게 구성되어, EQMB와 HPH를 입력 받아 상기 OEC를 발생하므로 상기 DOE발생 부(34)의 DOE신호 발생을 지연시킨다.
상기 DOE발생 부(34)는 상기 정상 동작 판단 부(31), 쓰기/읽기 판단 부(32)와, 스위치 부(36)를 통과한 제 1 지연 부(33) 각각의 출력 데이타를 입력 받아 상기 DOE신호를 발생한다.
상기 제어 부(35)는 도 8에서와 같이, 제 1 인식 부(37), 제 2 인식 부(38), 제 2 지연 부(39), 제 1 NOR 게이트(40), 펄스 발생 부(41), 제 1 NAND 게이트(42), 펄스 래치 부(43)와, 출력 부(44)로 구성되어 상기 DOE발생 부(34)에 상기 제 1 지연 부(33) 출력신호인 OEC의 출력 여부를 제어한다.
여기서, 상기 제어 부(35)의 상기 제 1 인식 부(37)는 COB와 인버터에 의해 반전된 DOEKOB(Data Output Enable KOB)를 입력받는 제 2 NOR 게이트(45)로 구성되어, tASC가 5ns이상인 즉 tCAC에 가까운 시간에서 첫사이클을 인식한다.
상기 제 2 인식 부(38)는 EQSO(Equalizer Start 0)와 인버터에 의해 반전된 상기 COB를 입력받는 제 2 NAND 게이트(46)와 상기 제 2 NAND 게이트(46)의 출력신호와 인버터에 의해 반전된 DOEKOB를 입력받는 래치 부(47)로 구성되어, 상기 tASC가 5ns이하인 즉 상기 어드레스 천이신호가 상기 CASB보다 늦은 시간에서 첫사이클을 인식한다.
상기 제 2 지연 부(39)는 두 개의 제 1 인버터(48)들로 구성되어, 상기 tAA와 tCAC시간이 동시에 만족될 때 상기 tAA와 tCAC신호를 안전하게 오버랩시킨다.
상기 제 1 NOR 게이트(40)는 상기 제 1 인식 부(37)와 제 2 지연 부(39)의 출력 신호를 입력받는다.
상기 펄스 발생 부(41)는 4개의 제 2 인버터(49)들로 구성되어, 상기 제 1 NOR 게이트(40)에서 출력한 신호로 펄스를 발생한다.
상기 제 1 NAND 게이트(42)는 상기 제 1 NOR 게이트(40)와 펄스 발생 부(41)의 출력신호와 ROL(RAS Zero Left)를 입력받는다.
상기 펄스 래치 부(43)는 상기 제 1 NAND 게이트(42)의 출력신호를 입력받으며 상기 펄스 발생 부(41)에서 발생한 펄스를 계속해서 래치한다.
상기 출력 부(44)는 상기 펄스 래치 부(43)의 출력신호를 인버터로 반전시켜 EQSWB(Equalizer Switch Bar)를 출력한다.
또한, 상기 스위치 부(36)는 도 9에서와 같이, 인버터에 의해 반전된 HPH와 상기 제어 부(35)의 출력신호인 EQSWB를 입력받는 제 3 NOR 게이트(50), 상기 제 3 NOR 게이트(50)의 출력신호와 인버터에 반전된 상기 제 3 NOR 게이트(50)의 출력신호 그리고 DOEKOB를 입력받는 트랜스퍼게이트(Transfer Gate)(51)와, 상기 EQSWB에 게이트 전극이 연결되고 상기 트랜스퍼게이트(51)의 출력신호에 드레인이 연결되며 전원전압에 소오스가 연결되어 상기 게이트 전극이 하이이면 즉 상기 EQSWB가 하이이면 상기 OEC가 상기 DOE발생 부(34)에 출력하고 그 반대로 상기 게이트 전극이 로우(Low)이면 상기 OEC가 상기 DOE발생 부(34)에 출력시키지 않는 PMOS(52)로 구성되어, 상기 제어 부(35)에 따라 상기 제 1 지연 부(33) 출력신호 OEC를 상기 DOE발생 부(34)에 출력한다.
상기와 같이 구성된 본 발명의 실시예에 따른 디램의 데이타 출력 회로의 동작을 설명하면 다음과 같다.
도 10에서와 같이, RASB, CASB, 어드레스, EQSO, ROL, C0B, DOEKOB, 노드(Node) A, 노드 B, 노드 C, EQSWB 각각의 펄스가 있다.
여기서, 상기 노드 A는 상기 두 개의 인버터를 통과한 제 2 인식 부(38)의 출력 신호와 제 1 NOR 게이트(40)사이의 신호라인에 위치하고, 상기 노드 B는 상기 제 1 인식 부(37)의 출력 신호와 제 1 NOR 게이트(40) 사이의 신호라인에 위치한다. 또한 상기 노드 C는 상기 제 1 NAND 게이트(42)의 출력 신호와 펄스 래치 부(43) 사이의 신호라인에 위치한다.
상기 정상 동작 판단 부(31)에 의해 정상 동작으로 판단되고, 상기 쓰기/읽기 판단 부(32)가 읽기 동작으로 판단되며 또한 EDO 모드 상태에서 먼저 상기 RASB가 로우(Low)로 천이하면 상기 펄스 래치 부(43)의 ROL신호가 하이되어 상기 펄스 래치 부(43)가 동작되고, 상기 로우(Row) 어드레스가 입력된다.
이어, 상기 로우(Row) 어드레스가 입력되면 로우(Row)계회로의 동작이 이루어진다.
그리고, 상기 CASB가 로우(Low)로 천이하면 칼럼 어드레스가 입력된다.
이때, 상기 제어 부(35)가 상기 CASB의 로우(Low) 천이를 감지하여 첫 사이클이면 펄스를 발생시킨다.
여기서, 상기 펄스를 상기 펄스 래치 부(43)에 저장시킨 후, 상기 제어 부(35)는 로우(Low)인 EQSWB를 상기 스위치 부(36)에 출력시킨다.
이어, 상기 스위치 부(36)는 상기 로우(Low)인 EQSWB를 입력 받아 스위칭하여 상기 제 1 지연 부(33)의 출력신호를 상기 DOE발생 부(34)에 출력시킨다.
한편, 상기 CASB의 로우(Low) 천이가 첫 사이클이 아니면 상기 제 1 지연 부(33)는 EQMB에 따라 상기 DOE발생 부(34)의 DOE신호 발생을 지연시킨다.
이어서, 상기 DOE발생 부(34)는 상기 정상 동작 판단 부(31), 쓰기/읽기 판단 부(32)와, 제 1 지연 부(33)의 출력 값에 따라 DOE신호를 발생하여 데이타 출력이 준비된다.
즉, 상기 칼럼 어드레스 억세스 시간인 tAA를 만족한 다음, 데이타 출력이 발생한다.
본 발명의 디램의 데이타 출력 회로는 종래의 EDO 디램에 tASC가 5ns이상인 시간과 상기 tASC가 5ns이하인 시간에서 첫사이클을 인식하고, tAA와 tCAC시간이 동시에 만족될 때 상기 tAA와 tCAC신호를 안전하게 오버랩시키고, 펄스를 발생하고, 상기 펄스를 계속해서 래치하며, EQSWB를 출력하여 첫 사이클에서 CASB가 로우로 천이시에만 펄스를 발생시키는 제어 부와 어드레스 천이신호를 입력 받아 DOE발생 부의 DOE신호 발생을 지연시키는 지연 부의 출력신호를 상기 제어 부에 따라 출력하는 스위치 부를 추가하므로 CASB가 첫 로우(Low)시에만 DOE가 천이되면서 인밸리드 데이타의 발생을 방지하여 디램의 데이타 출력 회로의 속도 및 신뢰성을 향상시키는 효과가 있다.

Claims (3)

  1. 정상 동작 인식 부와 쓰기/읽기 체크 부의 출력 데이타를 입력 받아 DOE를 출력하는 DOE 발생 부;
    상기 DOE 발생을 지연시켜 밸리드 데이타만 출력되도록 EQMB와 HPH를 입력 받아 OEC를 발생하는 지연 부;
    상기 DOE가 CASB의 첫 천이시에만 천이되어 상기 DOE발생 부에 출력하도록 제어하기 위해 COB, EQSO, DOEKOB와, ROL을 입력 받아 EQSWB를 출력하는 제어 부;
    상기 HPH, DOEKOB와 EQSWB를 입력 받아 상기 DOE를 스위칭하는 스위치 부를 포함하여 구성됨을 특징으로 하는 디램의 데이타 출력 제어 회로.
  2. 상기 제 1 항에 있어서,
    상기 제어 부는 tASC가 5ns이상의 시간에서 첫사이클을 인식하는 제 1 인식 부, 상기 tASC가 5ns이하의 시간에서 첫사이클을 인식하는 제 2 인식 부, tAA와 tCAC시간이 동시에 만족될 때, 상기 tAA와 tCAC신호를 안전하게 오버랩시키는 제 1 지연 부, 상기 제 1 인식 부와 제 1 지연 부의 출력 신호를 입력받는 제 1 NOR 게이트, 상기 제 1 NOR 게이트에서 출력한 신호로 펄스를 발생하는 펄스 발생 부, 상기 제 1 NOR 게이트와 펄스 발생 부의 출력신호와 ROL를 입력받는 제 1 NAND 게이트, 상기 제 1 NAND 게이트의 출력신호를 입력받으며 상기 펄스 발생 부에서 발생한 펄스를 계속해서 래치하는 펄스 래치 부와, 상기 펄스 래치 부의 출력신호를 인버터로 반전시켜 EQSWB를 출력하는 출력 부로 구성됨을 특징으로 하는 디램의 데이타 출력 제어 회로.
  3. 상기 제 1 항에 있어서,
    상기 스위치 부는 인버터에 의해 반전된 HPH와 상기 제어 부의 출력신호인 EQSWB를 입력받는 제 3 NOR 게이트, 상기 제 3 NOR 게이트의 출력신호와 인버터에 반전된 상기 제 3 NOR 게이트의 출력신호 그리고 DOEKOB를 입력받는 트랜스퍼게이트와, 상기 트랜스퍼게이트의 출력신호에 드레인이 연결되고 전원전압에 소오스가 연결된 PMOS로 구성됨을 특징으로 하는 디램의 데이타 출력 제어 회로.
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