KR100471402B1 - 노이즈에의한오동작을방지하기위한입력버퍼 - Google Patents

노이즈에의한오동작을방지하기위한입력버퍼 Download PDF

Info

Publication number
KR100471402B1
KR100471402B1 KR1019970072804A KR19970072804A KR100471402B1 KR 100471402 B1 KR100471402 B1 KR 100471402B1 KR 1019970072804 A KR1019970072804 A KR 1019970072804A KR 19970072804 A KR19970072804 A KR 19970072804A KR 100471402 B1 KR100471402 B1 KR 100471402B1
Authority
KR
South Korea
Prior art keywords
output signal
pulse
signal
delay means
noise
Prior art date
Application number
KR1019970072804A
Other languages
English (en)
Other versions
KR19990053203A (ko
Inventor
신광섭
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019970072804A priority Critical patent/KR100471402B1/ko
Publication of KR19990053203A publication Critical patent/KR19990053203A/ko
Application granted granted Critical
Publication of KR100471402B1 publication Critical patent/KR100471402B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/225—Clock input buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

본 발명은 외부에서 노이즈 펄스가 인가될 때 노이즈 펄스는 칩 내부로 전달하지 않고 정상적인 신호만을 칩 내부로 전달하여 칩의 오동작을 방지하는 입력버퍼를 제공하고자 하는 것으로, 이를 위해 본 발명의 입력버퍼는, 칩인에이블신호 및 입력신호를 입력받는 입력부; 상기 입력부의 출력신호를 노이즈의 펄스폭 보다 큰 값으로 지연시키는 제1지연수단; 상기 입력부의 출력신호가 노이즈 펄스인지를 판단하기 위하여, 상기 제1지연수단의 출력신호와 상기 입력부의 출력신호에 응답하여 상기 제1지연수단의 출력신호가 천이하는 시점에서 상기 지연수단의 지연시간에 해당하는 폭의 원-샷 펄스를 발생하는 펄스발생수단; 상기 제1지연수단의 출력신호를 지연시키는 제2지연수단; 상기 노이즈 펄스가 전달되는 것을 방지하기 위하여, 펄스발생수단의 출력신호에 응답하여 상기 제2지연수단의 출력신호가 전달되는 것을 스위칭하는 스위칭수단; 상기 스위칭수단을 통해 전달된 상기 제2지연수단의 출력신호를 래치하는 래치수단; 및 상기 래치수단의 출력신호에 응답하여 다수의 신호를 출력하는 출력부를 포함하여 이루어진다.

Description

노이즈에 의한 오동작을 방지하기 위한 입력버퍼
본 발명은 반도체 메모리 장치의 입력버퍼에 관한 것으로, 특히 노이즈(noise)에 의한 오동작을 방지하기 위한 입력버퍼에 관한 것이다.
잘 알려진 바와 같이, 반도체 메모리 장치의 입력버퍼는 TTL 레벨의 입력데이타를 칩 외부로 입력하여 CMOS 레벨로 전환하여 주는데, 노이즈에 의해 입력버퍼가 오동작하는 경우가 발생된다.
도 1은 종래기술에 따른 반도체 메모리 장치의 입력버퍼를 나타내는 회로도로서, 어드레스 입력버퍼를 도시하였다. 이를 통해 종래 입력버퍼의 구성과 종래기술의 문제점을 구체적으로 살펴본다.
도 1에 도시된 바와 같이, 종래의 입력버퍼는 어드레스를 입력받는 입력부(100)가 노아(NOR) 게이트로 구성되며, 노어 게이트는 어드레스 입력신호(adrs)를 게이트로 인가받는 P채널 트랜지스터(102) 및 N채널 트랜지스터(101)와, 칩인에이블신호(cs)를 게이트로 인가받는 P채널 트랜지스터(104) 및 N채널 트랜지스터(103)로 구성된다. 또한, 노아(NOR) 게이트의 출력부(200)는 다수의 인버터를 구비하여 다수의 출력신호(atd, ao, aob)를 출력하게 된다.
도 2는 도 1의 각 신호들에 대한 타이밍도로서, 도면에서 구간 "aa-bb"에서는 어드레스 입력신호(adrs)에 의해 노이즈 펄스가 외부에서 입력되었을 때이고 구간 "bb-cc"는 정상적인 신호가 입력되는 경우를 나타낸다. 칩인에이블신호(cs)는 칩의 동작 상태 여부를 제어하는 신호인데, 칩인에이블신호가 '로우'일 때 칩이 인에이블되고 칩인에이블신호(cs)가 '하이'일 경우 칩이 대기상태(stand-by)에 있게 된다. 칩인에이블신호(cs)가 '로우'가 되고 외부로부터 어드레스 입력신호(adrs)가 입력되었을 때, 구간 "aa-bb"에서 입력된 노이즈 펄스에 의하여 출력신호(atd, ao, aob)는 잘못된 어드레스를 지정받게 되고 칩이 오동작을 일으키게 된다. 또한 불필요한 전류소모를 유도한다.
본 발명은 외부에서 노이즈 펄스가 인가될 때 노이즈 펄스는 칩 내부로 전달하지 않고 정상적인 신호만을 칩 내부로 전달하여 칩의 오동작을 방지하는 입력버퍼를 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 입력버퍼는, 칩인에이블신호 및 입력신호를 입력받는 입력부; 상기 입력부의 출력신호를 노이즈의 펄스폭 보다 큰 값으로 지연시키는 제1지연수단; 상기 입력부의 출력신호가 노이즈 펄스인지를 판단하기 위하여, 상기 제1지연수단의 출력신호와 상기 입력부의 출력신호에 응답하여 상기 제1지연수단의 출력신호가 천이하는 시점에서 상기 제1지연수단의 지연시간에 해당하는 폭의 원-샷 펄스를 발생하는 펄스발생수단; 상기 제1지연수단의 출력신호를 지연시키는 제2지연수단; 상기 노이즈 펄스가 전달되는 것을 방지하기 위하여, 펄스발생수단의 출력신호에 응답하여 상기 제2지연수단의 출력신호가 전달되는 것을 스위칭하는 스위칭수단; 상기 스위칭수단을 통해 전달된 상기 제2지연수단의 출력신호를 래치하는 래치수단; 및 상기 래치수단의 출력신호에 응답하여 다수의 신호를 출력하는 출력부를 포함하여 이루어진다.
도 3은 본 발명의 일실시예에 따른 입력버퍼 회로도로서, 도면에 도시된 바와 같이, 종래의 입력부(100) 및 출력부와 더불어 제1 및 제2 지연부(300, 500), 펄스발생부(400), 스위칭부(600), 및 래치부(700)가 더 부가 구성되어 있다.
입력부(100)는 노아(NOR) 게이트로 구성되며, TTL 레벨을 갖는 어드레스 입력신호(adrs)를 게이트로 인가받는 P채널 트랜지스터(102) 및 N채널 트랜지스터(101)와, 칩인에이블신호(cs)를 게이트로 인가받는 P채널 트랜지스터(104) 및 N채널 트랜지스터(103)를 포함한다.
제1지연부(300)는 입력부(100)의 출력신호를 노이즈의 펄스폭 보다 큰 값으로 지연시킨다.
펄스발생부(400)는 상기 제1지연부(300)의 출력신호와 상기 입력부(100)의 출력신호를 입력받는 XOR 게이트를 포함하며, 상기 입력부(100)의 출력신호가 노이즈 펄스인지를 판단하기 위하여 상기 제1지연부(300)의 출력신호와 상기 입력부(100)의 출력신호에 응답하여 상기 제1지연부(300)의 출력신호가 천이하는 시점에서 상기 제1지연부(300)의 지연시간에 해당하는 폭의 원-샷 펄스를 발생한다.
제2지연부(500)는 상기 제1지연부(300)의 출력신호를 지연시키는데, 상기 펄스발생부(400)로부터 발생된 펄스가 스위칭부(600)를 제어한 다음에 상기 노이즈 펄스가 상기 스위칭부에 도달하도록 상기 제1지연부(300)의 출력신호를 지연시킨다.
스위칭부(600)는 상기 노이즈 펄스가 전달되는 것을 방지하기 위하여, 펄스발생부(400)의 출력신호에 응답하여 상기 제2지연부(500)의 출력신호가 전달되는 것을 스위칭하는 것으로, 펄스발생부(400)에 의해 발생된 원-샷 펄스에 의해 턴온되는 패스 게이트를 포함하여 이루어진다.
래치부(700)는 스위칭부(600)를 통해 전달된 신호를 래치하여, 패스 게이트가 닫혔을 때 출력부(100)가 플로팅(floating)되는 것을 방지한다.
출력부(200)는 래치부로부터의 출력신호에 응답하여 다수의 출력신호(atd, ao, aob)를 발생한다.
도 4는 도 3의 각 신호들 및 노드들의 타이밍도로서, 이상에서 설명한 바와 같은 구성을 갖는 도 3의 동작을 살펴본다.
먼저, 칩인에이블신호(cs)가 '로우' 여서 칩이 인에이블된 상태에서 도 2의 구간 "aa-bb"에서 노이즈 펄스를 갖는 어드레스 입력신호(adrs)가 외부에서 입력되었을 때(이때의 신호는 노드 A의 신호), 제1지연부(300)를 통과한 후 노드 B에서의 신호는 노이즈 펄스 폭 보다 큰 시간만큼 지연된 후의 신호가 된다. 이어서, 노드 A의 신호와 노드 B의 신호는 XOR게이트에 의해 서로 다른 위상을 가질때에만 '하이' 펄스를 갖는 펄스신호로서 노드 C에서 출력된다. 이 노드 C의 펄스신호는 펄스가 '하이'로 발생할 때에만 패스게이트를 턴-온시키고, 패스게이트가 턴온되었을 때 제2지연부(500)를 통해 지연된 노드 D의 신호가 래치부(700)로 전달된다. 다시 말해서, 제2지연부는 노드 B에서 노드 D로 전달되어진 신호보다 빨리 노드 C의 신호가 패스 게이트를 제어하도록 하여 노드 B의 신호가 칩내부 방향으로 전달되어지는 것을 제어하기 되는데, 펄스 폭이 작은 노이즈(보통 5~7ns)같은 경우는 패스게이트에 의해 차단되고, 구간 "bb-cc"에서와 같이 정상적인 입력 신호가 인가될 때는 노드 C의 위상이 '하이'가 되어 신호를 전달하게 된다.
결론적으로 노이즈가 외부에서 인가되었을 때, 펄스 폭 감지하여 노이즈 펄스는 제거하고 정상적인 신호는 내부 신호로 유입되게 하여 칩이 정상적으로 동작하도록 한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가지 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명의 입력버퍼는, 소자의 오동작을 방지하면서, 그 오동작에 의한 불필요한 전류 소모를 감소시킬 수 있고, 메모리 소자의 노이즈 테스트(test)에서 오동작에 의한 페일(fail)로 판명될 수 있는 소자들을 패스 다이(pass die)로 만들어서 수율을 향상시킬 수 있다
도 1은 종래기술에 따른 반도체 메모리 장치의 어드레스 입력버퍼를 나타내는 회로도.
도 2는 도 1의 각 신호들에 대한 타이밍도.
도 3은 본 발명의 일실시예에 따른 어드레스 입력버퍼를 나타내는 회로도.
도 4는 도 3의 각 신호들 및 노드들의 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 입력부 200 : 출력부
300 : 제1지연부 400 : 펄스발생부
500 : 제2지연부 600 : 스위칭부
700 : 래치부

Claims (5)

  1. 칩인에이블신호 및 입력신호를 입력받는 입력부;
    상기 입력부의 출력신호를 노이즈의 펄스폭 보다 큰 값으로 지연시키는 제1지연수단;
    상기 입력부의 출력신호가 노이즈 펄스인지를 판단하기 위하여, 상기 제1지연수단의 출력신호와 상기 입력부의 출력신호에 응답하여 상기 제1지연수단의 출력신호가 천이하는 시점에서 상기 제1지연수단의 지연시간에 해당하는 폭의 원-샷 펄스를 발생하는 펄스발생수단;
    상기 제1지연수단의 출력신호를 지연시키는 제2지연수단;
    상기 노이즈 펄스가 전달되는 것을 방지하기 위하여, 펄스발생수단의 출력신호에 응답하여 상기 제2지연수단의 출력신호가 전달되는 것을 스위칭하는 스위칭수단;
    상기 스위칭수단을 통해 전달된 상기 제2지연수단의 출력신호를 래치하는 래치수단; 및
    상기 래치수단의 출력신호에 응답하여 다수의 신호를 출력하는 출력부를 포함하고,
    상기 제2지연수단은 상기 펄스발생수단으로부터 발생된 펄스가 상기 스위칭 수단을 제어한 다음에 상기 노이즈 펄스가 상기 스위칭부에 도달하도록 상기 제1지연수단의 출력신호를 지연시키는 것을 특징으로 하는 입력버퍼.
  2. 제1항에 있어서,
    상기 입력부는 상기 칩인에이블신호 및 입력신호를 입력받는 NOR게이트를 포함하는 입력버퍼.
  3. 제2항에 있어서,
    상기 입력신호는 TTL 레벨을 갖는 어드레스 신호인 입력버퍼.
  4. 제1항에 있어서,
    상기 펄스발생수단은 상기 제1지연수단의 출력신호와 상기 입력부의 출력신호를 입력받는 XOR 게이트를 포함하는 입력버퍼.
  5. 제1항에 있어서,
    상기 스위칭수단은 상기 원-샷 펄스에 의해 턴온되는 패스 게이트인 입력버퍼.
KR1019970072804A 1997-12-23 1997-12-23 노이즈에의한오동작을방지하기위한입력버퍼 KR100471402B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970072804A KR100471402B1 (ko) 1997-12-23 1997-12-23 노이즈에의한오동작을방지하기위한입력버퍼

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970072804A KR100471402B1 (ko) 1997-12-23 1997-12-23 노이즈에의한오동작을방지하기위한입력버퍼

Publications (2)

Publication Number Publication Date
KR19990053203A KR19990053203A (ko) 1999-07-15
KR100471402B1 true KR100471402B1 (ko) 2005-07-07

Family

ID=37303347

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970072804A KR100471402B1 (ko) 1997-12-23 1997-12-23 노이즈에의한오동작을방지하기위한입력버퍼

Country Status (1)

Country Link
KR (1) KR100471402B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970004343A (ko) * 1995-06-30 1997-01-29 개선된 동기형 메모리소자의 입력 버퍼
KR970055445A (ko) * 1995-12-12 1997-07-31 문정환 노이즈 제거 입력회로
JPH09214297A (ja) * 1996-02-05 1997-08-15 Nec Eng Ltd ラッチ回路
KR19980073044A (ko) * 1997-03-11 1998-11-05 문정환 감지신호 합성회로
KR0179800B1 (ko) * 1995-12-29 1999-04-15 문정환 집적회로의 잡음 방지회로

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970004343A (ko) * 1995-06-30 1997-01-29 개선된 동기형 메모리소자의 입력 버퍼
KR970055445A (ko) * 1995-12-12 1997-07-31 문정환 노이즈 제거 입력회로
KR0166834B1 (ko) * 1995-12-12 1999-03-20 문정환 노이즈 제거 입력회로
KR0179800B1 (ko) * 1995-12-29 1999-04-15 문정환 집적회로의 잡음 방지회로
JPH09214297A (ja) * 1996-02-05 1997-08-15 Nec Eng Ltd ラッチ回路
KR19980073044A (ko) * 1997-03-11 1998-11-05 문정환 감지신호 합성회로

Also Published As

Publication number Publication date
KR19990053203A (ko) 1999-07-15

Similar Documents

Publication Publication Date Title
KR0164807B1 (ko) 반도체 메모리 장치의 데이타 출력버퍼 제어회로
US5812462A (en) Integrated circuit clock input buffer
US6198327B1 (en) Pulse generator with improved high speed performance for generating a constant pulse width
US6111447A (en) Timing circuit that selectively triggers on a rising or falling input signal edge
KR100311044B1 (ko) 클럭 주파수에 따라 레이턴시 조절이 가능한 레이턴시 결정 회로 및 레이턴시 결정 방법
KR20000065711A (ko) 펄스발생기를 채용한 내부클럭신호 발생회로
GB2320780A (en) Data output circuit for high speed semiconductor memory device
KR0152947B1 (ko) 노이즈를 차단하는 어드레스 버퍼
US6486713B2 (en) Differential input buffer with auxiliary bias pulser circuit
US5983314A (en) Output buffer having inherently precise data masking
KR100297715B1 (ko) 출력버퍼제어회로및출력제어신호발생방법
KR100486261B1 (ko) 스큐가 없는 듀얼 레일 버스 드라이버
US6346823B1 (en) Pulse generator for providing pulse signal with constant pulse width
KR100471402B1 (ko) 노이즈에의한오동작을방지하기위한입력버퍼
KR100406565B1 (ko) 데이타전송장치
US6147527A (en) Internal clock generator
JPS62270098A (ja) 半導体センス回路
KR100314414B1 (ko) 반도체메모리장치
KR960004566B1 (ko) 스태틱 램(sram)의 어드레스 입력회로
KR100367697B1 (ko) 동기식메모리소자의초기화신호발생회로
KR100224687B1 (ko) 반향 클락 수파기를 구비한 반도체 메모리 장치
US6715115B1 (en) Semiconductor integrated circuit device capable of outputting leading data of a series of multiple burst-readout data without delay
US6240041B1 (en) Signal generator with timing margin by using control signal to control different circuit
KR100200501B1 (ko) 멀티플렉서
KR100436033B1 (ko) 단위 동기 지연 라인 회로를 내장하는 반도체 메모리장치의 내부 클럭 신호 발생 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee