KR100367697B1 - 동기식메모리소자의초기화신호발생회로 - Google Patents
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Abstract
본 발명은 반도체 메모리소자의 초기화신호 또는 파워-업신호 발생회로로서, 외부에서 전원(Power)을 오프(off)시키지 않고 리세트(Reset) 동작을 수행하는 경우에도, 처음 전원을 인가하거나 아니면 동작 중에 메모리소자를 초기화를 시키는 경우에도 오동작을 방지하여 소자의 신회성을 확보할 수 있도록, 외부에서 인가되는 전원 신호를 감지하여 초기화신호를 발생시키는 초기화신호 발생부(10, 20)와 ; 외부에서 입력되는 클록(clock)신호를 감지하여 클록 신호가 일정 시간 이상 변하지 않는 경우, 초기화신호를 발생시키는 또 다른 초기화신호 발생부(30); 및, 상기 초기화신호 발생부(10, 20, 30) 로부터 발생된 초기화신호를 논리 조합하는 논리 연산부(40)를 구비하여, 상기 논리 연산부(40)를 통하여 논리 연산된 초기화신호가 초기화가 필요한 회로로 출력되어 초기화 동작을 수행한다.
Description
본 발명은 반도체장치에 있어서 외부에서 클록 신호가 입력되는 동기식 기억소자인 싱크로너스(synchronous) DRAM, SRAM 회로 등에 사용하는 초기화신호 발생회로에 관한 것으로, 특히 외부 전원전압(Vcc)을 오프(off)시키지 않고 리세트(Reset) 동작을 수행하는 경우, 처음 전원전압(Vcc)을 인가하는 경우, 또는 동작중 초기화 같은 경우에, 동기식 메모리소자의 오동작을 방지하여 소자의 신뢰성을 확보할 수 있도록 한 초기화신호 발생회로에 관한 것이다.
일반적으로, 초기화신호 발생회로는 "파워 업(power up) 회로" 또는 "이니셜라이즈(initialize) 회로" 라고 하며, 초기화신호 발생회로를 이용하여 초기화를 수행기 위하여 외부의 시스템 리세트(Reset) 명령에 의해 회로에 공급되는 전원전압(Vcc)을 재인가시키고, 클록신호를 재인가시키는 동작을 소정의 지연시간을 가지고 수행하였다.
도 1 은 종래의 초기화신호 발생회로의 회로도로서, 외부에서 인가되는 전원전압(Vcc)을 감지하여 RC 지연에 의해 초기화신호(power_up1_b)를 발생시키는 제 1 초기화신호 발생부(10), 외부에서 인가되는 전원신호(Vcc)와 백 바이어스 전압(Vbb)을 감지하여 초기화신호((power_up2_b)를 발생시키는 제 2 초기화신호 발생부(20); 및 초기화신호 발생부들(10, 20)로부터 발생된 초기화신호(power_up1_b, power_up2_b)를 논리 조합하여 하나의 초기화신호(power_up_b)를 출력하는 논리연산부(40)를 구비하여, 상기 논리연산부(40)를 통하여 출력되는 초기화신호(power_up_b)에 기초하여 초기화가 필요한 회로부(50)가 초기화를 수행하도록 구성되있다.
초기화신호 발생부(10, 20)는 외부에서 초기에 전원이 인가되는 경우 일정 지연시간동안 출력신호인 초기화신호(power_up1_b, power_up2_b)를 "로우"로 만들어서, 논리 연산부(40)의 출력 노드(node41)인 초기화신호(power_up_b)를 "로우"가 되도록 한다.
초기화가 필요한 회로(50)에 대하여 설명하면, 일실시예로서 데이터 신호를 클록신호(p_clk1)에 의하여 천이(shift)시키는 데이터 출력버퍼의 일부를 나타낸 것으로, 클록 신호(p_clk1)가 "하이"인 경우에는 데이터 신호를 노드(node51) 혹은 노드(node52)로 전달하고, 클록 신호(p_clk1)가 로우(low)인 경우 상기 노드(node51, node52)는 이전 데이터를 저장하고 있다.
전원전압(Vcc)을 오프(off)하지 않고 리세트(reset) 동작을 수행하는 소위 "소프트 파워-업(soft power-up)"이 이루어지는 경우, 상기 노드(node53, node54)의 상태는 I53 및 I54로 구성된 래치 및 I55 및 I56 으로 구성된 래치에 래치된 이전 데이터 신호에 의하여 정해지므로, 단순히 데이터 신호만을 보고는 정보를 알 수 없을 뿐만 아니라, 데이터 콘덴션(data contention)이 발생할 우려가 있었다.
여기서는, 이런 회로블록들을 초기화가 필요한 회로라고 하며, 상태에 따라 초기화가 필요한 래치(latch) 혹은 카운터(counter) 등을 포함할 수 있다.
그리고, 피모스 트랜지스터(PM51, PM52)는 초기화 구동부를 나타낸 것으로, 논리 연산부(40)로부터 출력되는 노드(node41)의 초기화신호(power_up_b)가 "로우"로 되는 경우 상기 노드(node51, node52)가 "하이" 상태로 풀-업(pull-up)되어, 초기화 동작을 수행할 수 있도록 한다.
즉, 종래의 초기화신호 발생회로는 외부에서 인가되는 전원전압(Vcc)을 이용하였다. 다시 말해, 제 1 초기화신호 발생부(10)는 전원전압(Vcc)의 인가를 검출하여 저항(R1) 과 MOS (NM1)채널 커패시턴스에 의해 RC 지연시킴으로써, 제 2 초기화신호 발생부(20)는 전원전압(Vcc)과 백 바이어스 전압(Vbb)의 변동을 소정 레벨 감지할 만큼 지연시킴으로써, 초기화신호(power_up1_b 또는 power_up2_b)의 상태를 변화시켰다.
상기와 같이 동작되는 종래의 초기화신호 발생회로는, 도 2 에 도시된 바와 같이, 입력되는 전원전압(Vcc)을 감지하여 동작하는 것으로, 도 2 의 (가)와 같은 시스템 리세트 신호(Reset)에 의하여 일정 시간동안 도 2 의 (나)와 같이 전원이 꺼진 후, 도 2 의 (라)와 같이 "로우" 의 초기화신호(power_up_b)를 발생시킴으로써, 일정 지연시간(t2-t3) 동안에 리세트 동작을 수행하여, 전원이 인가되는 초기 동작시에 발생하는 급격한 전류의 흐름을 방지하고, 아울러 상태가 정해지지 않는 래치 또는 카운터 등의 내부 회로들을 초기화 상태로 만들어서 다음 정상 동작 시 오동작을 방지하도록 하였다.
그러나, 특별히 클록(clock)에 동기화 되어 동작하며, 내부 회로로 파이프 라인(pipeline)을 사용하는 최근의 동기식 반도체장치의 경우에 있어서 모든 내부회로가 초기화되지 않은 상태에서 동작이 이루어질 경우도 있어서, 칩이 동작을 수행하면서 정해지지 않은 동작을 수행하게 되어 문제가 발생할 수 있게 된다.
즉, 도 3 에 도시된 바와 같이 반도체장치와 연결되어 있는 전원전압(Vcc)을 오프(off)하지 않고 리세트(reset) 동작을 수행하는 소위 "소프트 파워-업(softpower-up)"의 경우, 외부에서 인가하는 전원전압(Vcc)을 감지하여 초기화신호(power_up_b)를 만드는 종래의 방식은, 안정적인 초기화 동작을 수행하지 못한다.
예를 들어, 반도체 메모리장치가 읽기(read)동작을 수행하는 중에 도 3 의 (가)와 같이 시스템으로부터 리세트(reset) 명령이 들어오고, 이 리세트 명령에 의하여 도 3 의 (나)와 같이 전원전압(Vcc)에 변화가 없어서, 도 3의 (라)와 같이 초기화신호(power_up_b)의 변화가 없는 경우, 도 3 의 (마)와 같이 도 1 의 데이터 출력 버퍼(50)가 계속 외부에 열려있는 동작을 수행할 수도 있고, 이와 같은 상태에서 이 데이터 라인(data line)과 연결된 다른 디램 또는 칩셋(chipset) 드라이버 등의 구동장치가 동작하게 되는 경우는, 반도체 메모리장치의 데이터 출력장치와 이 데이터 라인으로 데이터를 전달하는 장치가 동시에 턴-온(turn on)되게 되어 급격한 전류 경로를 형성하므로, 오동작 및 신뢰성에 큰 영향을 끼친다.
따라서, 종래의 시스템에서 리세트 신호(Reset)가 발생되는 경우에도 전원전압(Vcc)이 턴-오프되지 않는 소위 "소프트 파워-업(soft power-up)" 경우에는, 전원전압(Vcc)의 변화가 없음으로, 내부에 전원전압(Vcc)을 검출(detect)하여 초기화신호(power_up_b)를 발생시키는 초기화신호 발생회로가 아무런 동작을 수행하지 않게되어, 최기화 동작을 수행하지 않게 될 수 있다.
즉, 초기화 동작을 수행하기 이전의 동작이 읽기(read) 동작인 경우에는, 초기화 동작을 수행하고 난 이후 여전히 데이터 출력 버퍼가 열린 채로 동작하게 되어, 하나의 데이터 라인(data line)에 연결된 두 개의 장치가 동시에 동작하여 전류 경로를 형성하는 데이터 콘텐션(data contention) 현상으로 인하여 칩 동작에 치명적인 영향을 미치는 문제가 발생할 수 있다.
이에 본 발명은 상기한 바와 같은 종래의 제 문제점 들을 해소시키기 위하여 창안된 것으로, 외부 전원전압(Vcc)을 오프(off)시키지 않고 리세트(Reset) 동작을 수행하는 경우, 처음 전원전압(Vcc)을 인가하는 경우, 또는 동작중에 초기화와 같은 경우에, 오동작을 방지하여 소자의 신뢰성을 확보할 수 있도록 한 초기화신호 발생 회로를 제공하는데 그 목적이 있다.
도 1 은 종래의 초기화신호 발생회로의 일례를 나타낸 회로도,
도 2 는 도 1 에 대한 동작 타이밍도,
도 3 은 도 1 에 대한 전원이 오프되지 않은 경우의 동작 타이밍도,
도 4 는 본 발명의 일실시예에 따른 초기화신호 발생회로의 회로도,
도 5 는 리세트 초기화신호 발생회로와 데이터 출력버퍼회로가 직접 연결된 본 발명의 다른 실시예를 나타낸 상세 회로도,
도 6 은 본 발명의 또 다른 실시예를 나타낸 회로도,
도 7 은 본 발명에 따른 초기화신호 발생회로의 타이밍도이다.
< 도면의 주요부분에 대한 부호의 설명 >
10, 20 : 초기화신호 발생부 30 : 리세트 초기화신호 발생부
31 : 제 1 신호검출부 32 : 제 2 신호검출부
33 : 펄스 발생부 40 : 논리 연산부
50 : 데이터 출력버퍼 60 : 셀프 리프레쉬 회로
상기한 바와 같은 목적을 달성하기 위한 본 발명은, 전원전압의 변화를 각각 감지하여 이들에 대응되는 최소한 하나 이상의 초기화신호를 발생시켜서, 초기화가 필요한 회로에 제공하는 동기식 메모리소자의 초기화신호 발생회로에 있어서, 외부에서 인가되는 클록신호의 상태가 일정지연시간 동안 변하지 않는 경우 이를 감지하여 리세트 초기화신호를 발생시키는 리세트신호 발생부; 및 초기화신호와 리세트 초기화신호를 논리연산하여 초기화가 필요한 회로에 제공함으로써 초기화 동작을 제어하는 논리연산부를 구비한다.
또한, 리세트신호 발생부는 클록신호의 "하이"상태가 일정시간 이상인 경우를 검출하는 제 1 신호 검출부와 클록신호의 반전신호에 대하여 "하이" 상태가 일정시간 이상인 경우를 검출하는 제 2 신호검출부 및 제 1 및 제 2 신호검출부로부터 검출된 출력신호를 연산하여 리세트 초기화신호를 발생시키는 펄스발생부를 포함할 수 있다.
또한, 초기화가 필요한 회로는 데이터 출력버퍼로서, 논리연산부에서 제공되는 출력신호에 의하여 데이터 출력버퍼의 버퍼링된 데이터의 상태가 제어될 수 있다.
또한, 초기화가 필요한 회로는 셀프 리프레쉬 신호가 입력된 후 주기적인 신호를 발생하는 링 오실레이터를 포함하는 셀프 리프레쉬 회로로서, 전원전압이 지연되어 발생되는 초기화신호에 의하여 셀프 리프레쉬 회로의 동작이 제어될 수 있다.
또한, 클록신호의 변화를 감지하여 리세트 초기화신호를 발생시키는 동기식 메모리소자의 초기화신호 발생회로에 있어서, 클록신호의 "하이"상태가 일정시간 이상인 경우를 검출하는 제 1 신호 검출부와, 클록신호의 반전신호에 대하여 "하이" 상태가 일정시간 이상인 경우를 검출하는 제 2 신호검출부 및 제 1 및 제 2 신호검출부로부터 검출된 출력신호를 연산하여 리세트 초기화신호를 발생시키는 펄스발생부를 포함할 수 있다.
즉, 본 발명은 시스템이 초기화 동작을 수행하면서 전원전압(Vcc)이 오프되지 않은 상태에서 초기화 동작을 수행하는 소위 "소프트 파워-업"의 경우에도 문제가 발생하지 않도록 하기 위하여, 다른 종류의 신호에 기초하여 초기화신호를 발생시킬 수 있는 리세트 초기화신호 발생부를 고안한 것이다.
따라서, 본 발명의 초기화신호 발생회로는 전원전압(Vcc)이 입력되는 것을 감지하는 것이 아니라 기억소자의 외부에서 입력되는 클록신호(CLK)를 감지하여,만약에 클록신호(CLK)가 일정시간 이상 변하지 않는 경우, 초기화 동작을 수행하도록 하는 것으로, 시스템 리세트 신호(Reset)가 발생하고 클록신호(CLK)가 디스에이블(disable)되는 경우, 이것을 감지하여 초기화신호(power_up_b)를 발생하게됨으로써, 초기화가 필요한 회로는 초기상태를 갖게 되어 이전의 경우에 나타나던 문제점들은 발생하지 않게 된다.
여기서, 동기식 메모리소자에서 클록신호(CLK)가 변하지 않는 경우는 이런 리세트(reset) 동작 이외에도 파워 세이빙(power saving) 동작에서 생길 수도 있는데, 그런 경우에는 현재 상태를 나타내는 다른 신호와의 조합을 이용하여 회로를 분리하고 일부 회로에서만 초기화 동작을 수행하게 하거나, 아니면 현재의 상태를 나타내는 다른 신호와의 조합으로 초기화 동작이 일어나도록 할 수 있다.
예를 들어서, 도 6 에 도시된 바와 같이, 셀프 리프레쉬(self refresh) 동작을 수행하는 셀프 리프레쉬 회로(60)의 경우에는 클록신호(CLK)가 변하지 않는 경우라 할지라도 초기화 동작이 일어나지 않도록 하거나, 아니면 초기화 동작이 소정의 데이터 경로에서만 발생되도록 하여 문제가 되지 않게 할 수 있다.
본 발명에 따른 동작 원리를 상세히 설명하면 다음과 같다.
도 4 는 본 발명의 일실시예에 따른 초기화신호 발생회로의 회로도로서, 도시한 바와 같이, 외부에서 인가되는 전원전압(Vcc)을 감지하여 초기화 신호(power_up1_b, power_up2_b)의 상태를 변화시키는 제 1 및 2 초기화신호 발생부(10,20)와 ; 외부에서 입력되는 클록신호(CLK)를 감지하여 외부의 리세트신호(Reset)에 의해 클록신호(CLK)가 일정 시간 이상 변하지 않는 경우, 리세트 초기화신호(power_up3_b)를 발생시키는 리세트 초기화신호 발생부(30) ; 및 상기 초기화신호 발생부(10, 20, 및 30)로부터 발생된 초기화신호들(power_up1_b, power_up2_b, 및 power_up3_b)를 논리 조합하여 초기화가 필요한 회로(50)로 초기화신호(power_up_b)를 출력하는 논리연산부(40)를 구비한다.
본 발명에 따른 리세트 초기화신호 발생부(30)는 외부로부터 입력되는 클록 신호(CLK)가 일정 시간 변하지 않는 경우에 "로우"의 펄스 신호인 초기화신호(power_up3_b)를 발생하는 장치로, 이를 상세하게 도시한 도 5 의 회로(30)에 도시한 바와 같이, 외부 클록신호(CLK)의 "하이" 상태가 일정시간 이상인 경우 "하이" 상태를 유지하는 제 1 검출신호를 출력하는 제 1 신호검출부(31) ; 외부 클록신호(CLK)의 반전 신호에 대하여 "하이" 상태가 일정시간 이하인 경우 "로우" 상태를 유지하는 제 2 검출신호를 출력하는 제 2 신호검출부(32); 및 상기 제 1, 2 신호검출부(31, 32)로부터 출력되는 제 1 검출신호 및 제 2 검출신호에 기초하여 펄스 신호인 리세트 초기화신호(power_up3_b)를 발생시키는 펄스 발생부(33)를 포함한다.
제 1 신호검출부(31)는 클록신호(CLK) 가 일정 시간 이상으로 "하이" 상태를 유지하는 경우 출력단(node34)은 소정의 시간동안 "하이"가 되고, 반면에 클록 신호의 "하이" 상태가 일정 시간 이하인 경우에 상기 제 1 신호 검출부(31)의 출력단(node 34)은 항상 "로우"로 유지되는 제 1 검출신호를 출력한다.
여기서, 일정 시간은 인버터 외의 지연요소를 무시할 경우 클록신호가 인버터(I311, I312, I313, I314 및 I315)를 통과하여, 낸드 게이트(NAND312)의입력단(node 31)까지 도달하는데 걸리는 시간을 말한다.
제 2 신호 검출부(32)는, 인버터(I321)를 통하여 입력되는 클록신호(CLK)의 반전 신호에 대하여 마찬가지로, 일정시간 이상으로 "하이" 상태를 유지하는 경우에는 출력단(node 35)은 소정의 시간동안 "하이"가 되고, 반면에 클록신호의 "하이" 상태가 일정시간 이하인 경우에 상기 제 2 신호검출부(32)의 출력단(node 35)은 항상 "로우"로 유지되는 제 2 검출신호를 출력하는 것으로, 클록 신호(CLK)를 기준으로 한다면 클록 신호(CLK)의 "로우" 시간이 정해진 지연 시간 이상인 경우에 출력단(node 35)으로 "하이" 신호를 출력한다.
펄스 발생부(33)는, 제 1 신호 검출부(31)의 출력단(node 34) 또는 제 2 신호 검출부(32)의 출력단(node 35)의 신호를 NOR 게이트(NOR331) 및 인버터(I331)를 통하여 논리 합 연산된 후, 낸드 게이트(NAND 331)의 일측 입력단(node 37)은 초기 "하이" 상태였다가 인버터(I332-I334)를 통하여 일정한 지연시간(여기서는 인버터 3개만큼의 지연)이후에 "하이"가 되고, 상기 낸드 게이트(NAND331)의 타측 입력단(node 36)은 즉시 "하이"가 되므로, 여기서 낸드 게이트(NAND331)를 통하여 논리 연산된 "하이"가 겹치는 시간만큼 출력단(node 38)으로 "로우"의 펄스신호를 발생시킨다.
따라서, 리세트 초기화신호 발생부(30)를 전체적으로 말하면 외부의 리세트신호(Reset)의 인가에 의해 클록 신호(CLK)가 일정 지연시간 동안 유지되는 경우 "로우"의 펄스(pulse) 신호를 만드는 장치라고 말할 수 있다.
도 5 는 리세트 초기화신호 발생부(30)와 초기화가 필요한 회로부로서 데이터 출력버퍼(50, Dout buffer)를 상세하게 도시한 다른 실시예로서, 클록신호(CLK)의 변화에 기초하여 초기화신호(power_up3_b)를 발생시키는 리세트 초기화신호 발생부(30)의 출력이 초기화가 필요한 회로(50)로 직접 연결된 것을 도시하였다. 여기서는, 특별히 파이프라인(pipeline)을 사용하는 동기식 반도체 메모리장치의 데이터 출력버퍼를 나타내었는데, 클록 신호(p_clk)가 "로우" 상태로 일정하여 I53과 I54로 구성된 래치 및 I55 및 I56으로 구성된 래치에 저장된 이전 데이터를 계속 출력하게 되는, 즉, 도 7 의 (나)와 같이 전원전압(Vcc)이 오프(off)되지 않은 채로 도 7 의 (가)와 같이 리세트 명령(Reset)이 입력되는 종래의 방식으로 초기화신호를 발생시킬 경우에 비하여, 전원전압(Vcc)과 상관없이 도 7 의 (라)와 같이 초기화신호(power-up-b)를 발생시켜 데이터 출력버퍼(50)의 출력 구동장치인 피모스 트랜지스터(PM553) 또는 엔모스 트랜지스터(NM551)를 턴-오프시키므로, 데이터 출력버퍼가 외부에 대하여 닫혀져, 도 7 의 (마)와 같이 데이터 출력(DQ)을 하이 임피던스 상태(High-Z)로 만듦으로, 데이터 컨텐션(data contention) 문제가 발생하지 않는다.
도 6 은 본 발명에 따른 다른 실시예를 나타낸 것으로, 이에 도시한 바와 같이, 초기화가 필요한 초기화 회로부(50, 60)가 두 가지 종류 이상인 경우, 일부 초기화가 필요한 회로부(50)는 클록신호(CLK)의 변화에 기초하여 초기화 동작을 수행하고, 일부 초기화가 필요한 회로부(60)는 외부에서 인가되는 전원전압(Vcc)의 변화에 기초하여 초기동작을 수행하도록 구성한 것이다. 초기화가 필요한 회로부(60)는 셀프리프레쉬(self refresh) 회로로서, 초기화 동작이 아니면서 클록신호가 변하지 않는 상황에 대처하도록 한 방식에 대한 것이다.
이것은, 동기식 반도체 메모리장치에서 셀프 리프레쉬(self refresh) 동작을 수행하는 경우, 즉 일부 전원을 절약하기 위하여 클록신호가 변하지 않는 경우, 셀프 리프레쉬 회로에 대하여 클록신호의 변화를 감지하여 초기화 동작을 수행하지 않도록 하기 위하여 필요한 것이다.
이상에서 상세히 설명한 바와 같이 본 발명은, 초기화를 수행하는 방법으로 외부에서 전원(Vcc)을 오프(off)시키지 않고 리세트(Reset) 동작을 수행하는 경우 , 처음 전원을 인가하는 경우, 또는 동작 중에 반도체장치를 초기화를 시키는 경우에, 오동작을 방지하여 소자의 신뢰성을 확보할 수 있으며, 이로 인하여 데이터 컨텐션(data contention) 문제를 해결할 수 있는 효과가 있다.
Claims (5)
- 전원전압의 변화를 감지하여 이에 대응되는 최소한 하나 이상의 초기화신호를 발생시켜서, 초기화가 필요한 회로에 제공하는 동기식 메모리소자의 초기화신호 발생회로에 있어서,외부에서 인가되는 클록신호의 상태가 일정지연시간 이상동안 변하지 않는 경우 이를 감지하여 리세트 초기화신호를 발생시키는 리세트 초기화신호 발생부; 및상기 초기화신호와 상기 리세트 초기화신호를 논리연산하여 상기 초기화가 필요한 회로에 제공함으로써 상기 초기화가 필요한 회로의 초기화 동작을 제어하는 논리연산부를 구비하는 것을 특징으로 하는 동기식 메모리 소자의 초기화 신호 발생회로.
- 제 1 항에 있어서,상기 리세트 초기화신호 발생부는:상기 클록신호의 "하이" 상태가 일정시간 이상인 경우를 검출하는 제 1 신호 검출부와 ;상기 클록신호의 반전신호에 대하여 "하이" 상태가 일정시간 이하인 경우를 검출하는 제 2 신호검출부; 및상기 제 1 및 제 2 신호 검출부로부터 검출된 출력신호를 연산하여 상기 리세트 초기화신호를 발생시키는 펄스발생부를 포함하는 것을 특징으로 하는 동기식 메모리소자의 초기화신호 발생회로.
- 제 1 항에 있어서,상기 초기화가 필요한 회로는 데이터 출력버퍼로소, 상기 논리연산부에서 제공되는 출력신호에 의하여 상기 데이터 출력버퍼의 버퍼링된 데이터의 상태가 제어됨을 특징으로 하는 동기식 메모리소자의 초기화신호 발생회로.
- 제 1 항에 있어서,상기 초기화가 필요한 회로는 셀프 리프레쉬 신호가 입력된 후 주기적인 신호를 발생하는 링 오실레이트를 포함하는 셀프 리프레쉬 회로로서, 상기 전원전압이 지연되어 발생되는 상기 초기화신호에 의하여 상기 셀프 리프레쉬 회로의 동작이 제어됨을 특징으로 하는 동기식 메모리소자의 초기화신호 발생회로.
- 클록신호의 변화를 감지하여 리세트 초기화신호를 발생키시는 동기식 메모리 소자의 초기화신호 발생회로에 있어서,상기 클록신호의 "하이"상태가 일정시간 이상인 경우를 검출하는 제 1 신호검출부;상기 클록신호의 반전신호에 대하여 "하이"상태가 일정시간 이상인 경우를 검출하는 제 2 신호검출부; 및상기 제 1 및 제 2 신호검출부로부터 검출된 출력신호를 연산하여 상기 리세트 초기화신호를 발생시키는 펄스발생부를 포함하는 것을 특징으로 하는 동기식 메모리 소자의 초기화신호 발생회로.
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Applications Claiming Priority (1)
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| KR10-1998-0045562A KR100367697B1 (ko) | 1998-10-28 | 1998-10-28 | 동기식메모리소자의초기화신호발생회로 |
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ID=19555941
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Non-Patent Citations (1)
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|---|
| B.Prince 著 "High Performance Memories", 1996년, p163-164 * |
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