KR100857852B1 - 데이터신호의 구간 감지회로 - Google Patents

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Abstract

본 발명은 하이구간과 로우구간을 감지하는 시간이 같은 데이터신호 감지회로를 제공하기 위한 것으로, 이를 위해 발명은 데이터신호의 하이구간과 로우구간을 감지하기 위한 데이터신호 감지회로에 있어서, 모스트랜지스터를 로드로 사용한 제1 차동증폭기를 구비하여 상기 데이터신호가 기준신호에 대해 상대적으로 전압레벨이 큰 구간을 감지하여 상기 데이터신호의 하이구간을 검출하기 위한 데이터 하이구간 검출부; 및 앤모스트랜지스터를 로드로 사용한 제2 차동증폭기를 구비하여 상기 데이터신호가 상기 기준신호에 대해 상대적으로 전압레벨이 작은 구간을 감지하며 상기 데이터신호의 로우구간을 검출하기 위한 데이터 로우구간 검출부를 구비하는 데이터신호 구간 감지회로을 제공한다.
반도체, 차동증폭기, 전압, 인에이블, 상보, 대칭.

Description

데이터신호의 구간 감지회로{Circuit for detecting low level period and high level period of data signal}
도1은 종래기술에 의한 상보 대칭 차동증폭기의 블럭구성도.
도2는 도1의 차동증폭기의 내부회로도.
도3은 본 발명의 바람직한 실시예에 따른 차동증폭기의 회로도.
* 도면의 주요부분에 대한 부호의 설명
MN1 ~ MN7 : 앤모스트랜지스터
MP1 ~ MP7 : 피모스트랜지스터
I1, I2 : 인버터
본 발명은 반도체 장치에 관한 것으로, 특히 차동증폭기를 이용하여 입력되는 데이터신호의 하이구간과 로우 구간을 감지하여 출력하는 감지 회로에 관한 것 이다.
도1은 종래기술에 의한 데이터신호의 구간 감지 회로의 블럭구성도이다.
도1을 참조하여 살펴보면, 데이터신호의 구간 감지회로는 인에이블 신호(EN)에 의해 인에이블되어 기준신호(REF) 보다 데이터신호(DATA)가 큰 구간을 감지하여 출력(OUT_R)하기 위한 데이터 하이구간 검출부(10)와, 기준신호(REF) 보다 데이터신호(DATA)가 작은 구간을 감지하여 출력(OUT_F)하기 위한 데이터 로우 구간 검출부(20)로 구성된다.
도2는 도1에 도시된 데이터신호의 구간 감지회로의 내부회로도이다.
도2를 참조하여 살펴보면, 데이터하이구간 검출부(10)는 기준신호(REF) 보다 데이터신호(DATA)가 큰 구간을 감지 증폭하는 제1 차동증폭기(11)와, 제1 차동증폭기(11)의 출력신호를 버퍼링하여 출력하기 위한 제1 출력부(12)로 구성된다.
제1 차동증폭기(11)는 게이트가 기준신호(REF) 및 데이터신호(DATA)를 입력받고 일측이 공통으로 연결된 앤모스트랜지스터(MN1,MN2)와, 앤모스트랜지스터(MN1,MN2)의 공동노드와 접지전원(VSS)을 연결하고 게이트로 인에이블신호(EN)를 입력받는 앤모스트랜지스터(MN3)와, 전원전압(VDD)을 앤모스트랜지스터(MN1)로 공급하는 다이오드 접속된 피모스트랜지스터(MP2)와, 전원전압(VDD)을 앤모스트랜지스터(MN2)로 공급하며, 피모스트랜지스터(MP2)에 병렬연결되어 전류미러를 형성하는 피모스트랜지스터(MP3)와, 전원전압(VDD)와 앤모스트랜지스터(MN1,MN2)의 타측을 각각 연결하며 게이트로 인에이블신호(EN)를 입력받는 피모스트랜지스터(MN1, MP4)로 구성된다.
제1 출력부(12)는 직렬연결된 3개의 인버터(I1 ~ I3)로 구성된다.
데이터로우 구간 검출부(20)는 기준신호(REF) 보다 데이터신호(DATA)가 작은 구간을 감지 증폭하는 제2 차동증폭기(21)와, 제2 차동증폭기(21)의 출력신호를 버퍼링하여 출력하기 위한 제2 출력부(22)로 구성된다.
제2 차동증폭기(21)는 게이트가 기준신호(REF) 및 데이터신호(DATA)를 입력받고 일측이 공통으로 연결된 앤모스트랜지스터(MN4,MN5)와, 앤모스트랜지스터(MN4,MN5)의 공동노드와 접지전원(VSS)을 연결하고 게이트로 인에이블신호(EN)를 입력받는 앤모스트랜지스터(MN6)와, 전원전압(VDD)을 앤모스트랜지스터(MN4)로 공급하는 다이오드 접속된 피모스트랜지스터(MP6)와, 전원전압(VDD)을 앤모스트랜지스터(MN5)로 공급하며, 피모스트랜지스터(MP2)에 병렬연결되어 전류미러를 형성하는 피모스트랜지스터(MP7)와, 전원전압(VDD)과 앤모스트랜지스터(MN4,MN5)의 타측을 각각 연결하며 게이트로 인에이블신호(EN)를 입력받는 피모스트랜지스터(MN5, MP8)로 구성된다.
제1 출력부(22)는 직렬연결된 2개의 인버터(I4 ~ I5)로 구성된다.
이하 도1 및 도2를 참조하여 종래기술에 의한 상보형 차동증폭기의 동작에 대해서 설명한다.
먼저 데이터 하이구간 검출부(10)의 동작을 살펴보면, 인에이블신호(EN)가 하이로 입력되면 제1 차동증폭기(11)의 피모스트랜지스터(MP1,MP4)가 턴오프되고, 앤모스트랜지스터(MN3)는 턴온되어 제1 차동증폭기(11)가 동작을 시작한다.
이 때 기준신호(REF)는 항상 전원전압(VDD)의 1/2에 해당하는 전압이 인가되 어 있는 상태에서 데이터신호(DATA)로 기준신호(REF)보다 높은 전압이 인가되면 인버터(I1)의 입력단이 로우레벨로 되고, 이로 인해 제1 출력단(12)의 출력(OUT_R)은 하이레벨이 된다.
따라서 데이터 하이구간 검출부(10)은 데이터신호(DATA)가 기준신호(REF)보다 전압레벨이 큰 구간동안-데이터 하이인 구간-을 감지하여 하이로 출력되는 것이다.
한편, 데이터로우구간 검출부(20)의 제2 차동증폭기(21) 역시 데이터신호(DATA)가 기준신호(REF)보다 높은 전압일 때에 로우레벨을 출력하고, 이로 인해 제2 출력단(22)의 출력(OUT_F)은 로우레벨을 출력하게 된다.
반면에 데이터신호(DATA)가 기준신호(REF)보다 낮은 전압일 때에는 제2 차동증폭기의 출력이 하이레벨로 출력되고, 이로 인해 제2 출력단(OUT_F)은 하이레벨이 출력된다. 따라서 데이터로우구간 검출부(20)는 데이터신호(DATA)가 기준신호(REF)보다 전압이 낮은 구간동안-데이터 로우인 구간-을 감지하여 하이로 출력되는 것이다.
기본적으로 인버터는 앤모스트랜지스터하나와 피모스트랜지스터하나로 구성되는데, 여기서 제1 출력단(12)은 데이터신호가 하이인 구간을 감지하여 출력하는 것이기 때문에 인버터(I1)과 인버터(I3)는 하이레벨의 출력을 담당하는 피모스트랜지스터를 앤모스트랜지스터보다 상대적으로 전류능력이 좋게 설계하고, 인버터(I2)의 앤모스트랜지스터는 피모스트랜지스터보다 상대적으로 전류능력이 좋게 설계한다.
또한, 제2 출력단(13)은 데이터신호가 로우일 때를 감지하여 출력하는 것이기 때문에, 인버터(I4)는 앤모스트랜지스터는 피모스트랜지스터보다 상대적으로 전류능력이 좋게 설계하고, 인버터(I5)는 피모스트랜지스터를 앤모스트랜지스터보다 상대적으로 전류능력이 좋게 설계한다. 이는 각각 감지하는 구간에 대해서 보다 빨리 반응하여 출력하게 하기 위함이다.
데이터신호의 구간 감지회로는 하이구간을 감지하여 출력하는 제1 지연시간과 로우구간을 감지하여 출력하는 제2 지연시간이 같아야 반도체 집적회로에 사용할 때 신뢰성있게 사용할 수 있다.
종래의 데이터신호의 구간 감지회로는 로우구간과 하이구간을 감지하여 출력하는 감지부로 같은 구조의 차동증폭기를 사용하였기 때문에 전술한 제1 및 제2 지연시간을 맞추기 위해서 제1 및 제2 출력단(12,22)를 구성하는 인버터(I1 ~ I5)의 앤모스트랜지스터와 피모스트랜지터의 사이즈를 조정하였다.
그러나, 기본적으로 하이구간 감지기의 제1 출력단(12)과 로우구간 감지기(22)의 인버터 갯수가 달라 정확하게 제1 및 제2 지연시간을 같게 하기가 어어렵다.
또한, 전술한 바와 같이 인버터(I1, I3, I5)는 그 특성상 피모스트랜지스터를 앤모스트랜지스터보다 크게 설계하게 되고, 인버터(I2, I4)는 그 특성상 앤모 스트랜지스터를 피모스트랜지스터보다 크게 설계하게 되기 때문에 제1 및 제2 지연시간을 같게 하는 것을 더욱 어려우며, 동작전압의 변동에 의해서 제1 및 제2 지연시간을 달라지는 문제점을 갖고 있다. 더욱 비교적 많은 인버터(I1 ~ I5) 개수로 인해 많은 전류를 소모한다는 문제점도 가지고 있다.
데이터신호 감지회로는 클럭신호 입력부등 주로 입력신호가 빠르게 변화하는 곳에 사용하게 되는데, 데이터신호의 하이구간과 로우구간을 감지하는 시간이 달라진다면, 전체 반도체 집적회로에 큰 문제가 생긴다.
본 발명은 하이구간과 로우구간을 감지하는 시간이 같은 데이터신호 감지회로를 제공함을 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은 데이터신호의 하이구간과 로우구간을 감지하기 위한 데이터신호 감지회로에 있어서, 모스트랜지스터를 로드로 사용한 제1 차동증폭기를 구비하여 상기 데이터신호가 기준신호에 대해 상대적으로 전압레벨이 큰 구간을 감지하여 상기 데이터신호의 하이구간을 검출하기 위한 데이터 하이구간 검출부; 및 앤모스트랜지스터를 로드로 사용한 제2 차동증폭기를 구비하여 상기 데이터신호가 상기 기준신호에 대해 상대적으로 전압레벨이 작은 구간을 감지하며 상기 데이터신호의 로우구간을 검출하기 위한 데이터 로우구간 검출부를 구비하는 데이터신호 구간 감지회로을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3은 본 발명의 바람직한 실시예에 따른 차동증폭기의 회로도이다.
도3을 참조하여 살펴보면, 데이터신호 감지회로는 피모스트랜지스터(MP2,MP3)를 로드(load)로 사용한 제1 차동증폭기(110)를 구비하여 데이터신호(DATA)가 기준신호(REF)에 대해 상대적으로 큰 전압레벨인 구간을 감지하여 데이터신호(DATA)의 하이구간을 검출하기 위한 데이터 하이구간 검출부(100)와, 앤모스트랜지스터(MN5,MN6)를 로드로 사용한 제2 차동증폭기(210)를 구비하여 데이터신호(DATA)가 기준신호(REF)에 대해 상대적으로 작은 전압레벨인 구간을 감지하며 데이터신호(REF)의 로우구간을 검출하기 위한 데이터 로우구간 검출부(200)를 구비한다.
데이터 하이구간 검출부(100)는 데이터신호(DATA)가 기준신호(REF)에 대해 상대적으로 큰 전압레벨 구간을 감지하기 위한 제1 차동증폭기(110)와, 제1 차동증폭기의 출력을 인버팅하여 출력하기 위한 제1 인버터(I1)로 구성된다.
제1 차동증폭기(110)은 전원전압(VDD)에 접속된 다이오드형 제1 피모스트랜지스터(MP2)와, 제1 피모스트랜지스터(MP3)와 병렬연결되어 전류미러를 형성하는 제2 피모스트랜지스터(MP3)과, 게이트로 입력되는 기준신호(REF) 및 데이터신호(DATA)의 전압레벨에 따라 제1 및 제2 피모스트랜지스터(MP2,MP3)에 흐르는 전류량을 제어하는 제1 및 제2 앤모스트랜지스터(MN1,MN2)를 구비한다.
또한, 피모스트랜지스터(MP1, MP4)와 앤모스트랜지스터(MN3)는 제1 차동증폭 기(110)의 인에이블을 위한 것이다.
데이터 로우구간 검출부(200)는 데이터신호(DATA)가 기준신호(REF)에 대해 상대적으로 작은 전압레벨인 구간을 감지하기 위한 제2 차동증폭기(210)와, 제2 차동증폭기(210)의 출력을 인버팅하여 출력하기 위한 제2 인버터(I2)를 구비한다.
제2 차동증폭기(210)는 접지전원(VSS)에 접속된 다이오드형 제3 앤모스트랜지스터(MN5)와, 제3 앤모스트랜지스터(MN5)와 병렬연결되어 전류미러를 형성하는 제4 앤모스트랜지스터(MN6)와, 게이트로 입력되는 데이터신호(DATA) 및 기준신호(REF)의 전압레벨에 따라 제3 및 제4 앤모스트랜지스터(MN5,MN6)에 흐르는 전류량을 제어하는 제3 및 제4 피모스트랜지스터(MP6,MP7)를 구비한다.
또한, 피모스트랜지스터(MP5)와 앤모스트랜지스터(MN4,MN7)는 제2 차동증폭기(210)의 인에이블을 위한 것으로 게이터는 반전딘 인에이블 신호(EN)를 입력받는다.
이하 도3을 참조하여 본 발명의 데이터신호 구간 감지회로의 동작에 대해서 설명한다.
먼저 인에이블신호(EN)가 하이레벨로 입력되면, 제1 및 제2 차동증폭기(110,210)가 동작상태가 된다. 이 때 기준신호(REF)는 전원전압의 1/2이 인가되어 있다.
데이터신호(DATA)가 기준신호(REF) 보다 전압레벨이 크면 제1 차동증폭기(110)의 출력은 로우가 되고 이로 인해 제1 출력단(120)의 출력(OUT_R)은 하이가 된다. 따라서 데이터하이구간 검출부(100)은 데이터신호(DATA)가 기준신 호보다 큰 구간을 검출할 수 있는 것이다.
한편 데이터신호(DATA)가 기준신호(REF) 보다 전압레벨이여 작으면 제2 차동증폭기(210)의 출력은 로우가 되고 이로 인해 제2 출력단(220)의 출력(OUT_F)은 하이가 된다. 따라서 데이터로우구간 검출부(200)은 데이터신호(DATA)가 기준신호보다 작은 구간을 검출할 수 있는 것이다.
본 발명에 의한 데이터신호 구간 감지부는 데이터신호의 하이구간과 로우구간을 감지하는 데 있어서, 하이구간을 감지하기 위한 제1 차동증폭기(110)는 피모스트랜지스터(MP2,MP3)를 로드로 사용하고, 로우구간을 감지하기 위한 제2 차동증폭기(210)은 앤모스트랜지스터(MN5,MN6)를 로드로 사용한다.
따라서 비교적 작은 신호를 가지는 제1 및 제2 차동증폭기(110, 210)의 출력을 드라이빙하기 위한 제1 및 제2 출력단(120,220)의 인버터의 갯수를 같게 할 수 있기 때문에. 데이터신호의 하이 또는 로우 구간을 감지하기 위한 지연시간을 정확하게 맞출 수 있다.
또한, 데이터신호 구간감지부는 대체로 클럭입력부등에 사용하여 클럭신호를 입력받는 경우에 사용하게 되는데, 이로 인해 제1 및 제2 출력단(120,220)의 인버터는 빠른 스위칭 동작이 필요하게 되어 많은 전류를 소모하게 되는데,본 발명에 의한 데이터신호 구간감지부는 제1 및 제2 출력단(120.220)의 인버터 갯수를 줄일 수 있기 때문에 전류소모를 줄일 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해 저전력으로 입력되는 데이터신호의 하이구간과 로우구간을 감지할 수 있으며, 또한 본 발명의 데이터신호 구간감지회로에 의해 데이터신호의 하이구간과 로우구간을 감지하는 시간이 일치하여, 이를 이용하면 전체 반도체 집적회로의 동작상의 신뢰성을 높일 수 있다.

Claims (3)

  1. 데이터신호의 하이구간과 로우구간을 감지하기 위한 데이터신호 감지회로에 있어서,
    피모스트랜지스터를 로드로 사용한 제1 차동증폭기를 구비하여 상기 데이터신호가 기준신호에 대해 상대적으로 전압레벨이 큰 구간을 감지하여 상기 데이터신호의 하이구간을 검출하기 위한 데이터 하이구간 검출부; 및
    앤모스트랜지스터를 로드로 사용한 제2 차동증폭기를 구비하여 상기 데이터신호가 상기 기준신호에 대해 상대적으로 전압레벨이 작은 구간을 감지하며 상기 데이터신호의 로우구간을 검출하기 위한 데이터 로우구간 검출부
    를 구비하는 데이터신호 구간 감지회로.
  2. 제 1 항에 있어서,
    상기 데이터 하이구간 검출부는
    상기 데이터신호가 기준신호에 대해 상대적으로 전압레벨이 큰 구간을 감지하기위한 제1 차동증폭기; 및
    상기 제1 차동증폭기의 출력을 인버팅하여 출력하기 위한 제1 인버팅수단을 구비하며,
    상기 제1 차동증폭기는
    전원전압에 접속된 다이오드형 제1 피모스트랜지스터;
    상기 제1 피모스트랜지스터와 병렬연결되어 전류미러를 형성하는 제2 피모스트랜지스터; 및
    게이트로 입력되는 상기 기준신호 및 상기 데이터신호의 전압레벨에 따라 상기 제1 및 제2 피모스트랜지스터에 흐르는 전류량을 제어하는 제1 및 제2 앤모스트랜지스터를 구비한 것을 특징으로 하는 데이터 신호 구간감지회로.
  3. 제 2 항에 있어서,
    상기 데이터 로우구간 검출부는
    상기 데이터신호가 기준신호에 대해 상대적으로 전압레벨이 작은 구간을 감지하기위한 제2 차동증폭기; 및
    상기 제2 차동증폭기의 출력을 인버팅하여 출력하기 위한 제2 인버팅수단을 구비하며,
    상기 제2 차동증폭기는
    접지전원에 접속된 다이오드형 제3 앤모스트랜지스터;
    상기 제3 앤모스트랜지스터와 병렬연결되어 전류미러를 형성하는 제4 앤모스트랜지스터; 및
    게이트로 입력되는 상기 데이터신호 및 상기 기준신호의 전압레벨에 따라 상기 제3 및 제4 앤모스트랜지스터에 흐르는 전류량을 제어하는 제3 및 제4 피모스트 랜지스터를 구비한 것을 특징으로 하는 데이터 신호 구간감지회로.
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