KR20000027607A - 동기식 메모리 소자의 초기화장치 - Google Patents

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Abstract

본 발명은 본 발명은 반도체 메모리 소자에 있어서 외부에서 클럭 신호가 입력되는 동기식 기억소자인 싱크로너스(synchronous) DRAM, SRAM 회로에 관한 것으로, 특히 초기화를 수행하는 방법으로 외부에서 전원(Power)을 오프(off)시키지 않고 리세트(Reset) 동작을 수행하는 경우 메모리 장치의 출력단자가 열리지 않도록 함으로써, 처음 전원을 인가하거나 아니면 동작 중에 반도체 소자를 초기화를 시키는 경우에 오동작을 방지하여 소자의 신뢰성을 확보할 수 있도록, 외부에서 인가되는 전원 신호를 감지하여 초기화 신호를 발생시키는 제 1, 2 초기화 신호 발생부(10, 20)와 ; 기억소자의 외부에서 입력되는 클럭(clock) 신호를 감지하여 클럭 신호가 일정 시간 이상 변하지 않는 경우, 리세트 신호를 발생시키는 리세트 신호 발생부(30) ; 상기 제 1, 2 초기화 신호 발생부(10, 20) 및 상기 리세트 신호 발생부(30)로부터 발생된 신호를 논리 조합하는 논리 연산부(40) ; 및 상기 논리 연산부(40)를 통하여 논리 연산된 신호에 의하여 초기화가 필요한 단자를 초기화하는 초기화 회로부(50)를 구비한, 동기식 메모리 소자의 초기화 장치에 관한 것이다.

Description

동기식 메모리 소자의 초기화 장치
본 발명은 반도체 메모리 소자에 있어서 외부에서 클럭 신호가 입력되는 동기식 기억소자인 싱크로너스(synchronous) DRAM, SRAM 회로에 관한 것으로, 특히 초기화를 수행하는 방법으로 외부에서 전원(Power)을 오프(off)시키지 않고 리세트(Reset) 동작을 수행하는 경우 메모리 장치의 출력단자가 열리지 않도록 함으로써, 처음 전원을 인가하거나 아니면 동작 중에 반도체 소자를 초기화를 시키는 경우에 오동작을 방지하여 소자의 신뢰성을 확보할 수 있도록 한 동기식 메모리 소자의 초기화 장치에 관한 것이다.
일반적으로, 초기화 장치는 파워 업(power up) 회로 또는 이니셜라이즈(initialize) 장치라고 하며, 상기 초기화 장치를 이용하여 초기화를 수행하는 방법으로는 회로에 공급되는 전원(Power)을 턴-오프시키는 방법과 리세트(Reset) 명령에 의해 클럭(Clock) 신호를 오프시키는 방법이 있다.
도 1 은 종래의 초기화 장치 회로도로서, 외부에서 인가되는 전원 신호를 감지하여 초기화 신호를 발생시키는 제 1, 2 초기화 신호 발생부(1, 2)와 ; 상기 제 1, 2 초기화 신호 발생부(1, 2)로부터 발생된 신호를 논리 조합하는 논리 연산부(3) ; 및 상기 논리 연산부(3)를 통하여 논리 연산된 신호에 의하여 초기화가 필요한 단자를 초기화하는 초기화 회로부(4)로 구성되어 있다.
먼저, 제 1 초기화 신호 발생부(1)는 외부에서 초기에 전원이 인가 되는 경우 일정 지연 시간동안 출력 신호인 파워 업 바 신호(power_up1_b)를 "로우"로 만들어서, 논리 연산부(3)의 출력 노드(node 4)인 리세트(reset) 신호를 "로우"가 되도록 한다.
초기화가 필요한 장치인 초기화 회로부(4)에 대하여 말하면, 여기는 데이터 신호를 클럭 신호(p_clk1)에 의하여 천이(shift)하는 장치를 예로써 나타낸 것으로, 클럭 신호(p_clk1)가 "하이"인 경우에는 데이터 신호를 노드(node 5) 혹은 노드(node 6)로 전달하고, 클럭 신호(p_clk1)가 로우(low)인 경우 상기 노드(node 5, node 6)는 이전 데이터를 저장 하고 있다.
상기와 같은 상태에서 클럭 신호(p_clk1)가 "로우"인 경우, 상기 노드(node 5, node 6)의 상태는 이전 데이터 신호에 의하여 정해지므로, 단순히 데이터 신호만을 보고는 정보를 알 수 없다.
여기서는, 이런 단자들을 초기화가 필요한 회로라고 말한다.
그리고, 여기에 첨가된 피모스 트랜지스터(PM6, PM7)는 초기화 장치를 나타낸 것으로, 상기 논리 연산부(3)로부터 출력되는 노드(node 4)의 리세트 신호(reset)가 로우(low)로 되는 경우 상기 노드(node 5, node 6)는 "하이" 상태가 된다.
즉, 종래의 초기화 장치는 외부에서 인가되는 전원을 이용하여 초기화 장치를 만들었다.
상기와 같이 동작되는 종래의 초기화 장치는, 도 2 에 도시된 바와 같이 반도체 메모리 소자에 입력되는 전원을 감지하여, 도 2 의 (가)와 같은 시스템 리세트 신호에 의하여 일정 시간(t1)동안 도 2 의 (나)와 같이 전원이 꺼진 후, 일정 지연시간(t2-t3)동안에 리세트 동작을 수행하여 도 2 의 (라)와 같이 초기화 신호를 발생시킴으로써, 전원이 인가되는 초기 동작 시에 발생하는 급격한 전류의 흐름을 방지하고, 아울러 상태가 정해지지 않는 내부 단자들을 초기화 상태로 만들어서 다음 정상 동작 시 오동작을 방지하도록 한다.
그러나, 특별히 클럭(clock)에 동기화 되어 동작하며, 내부 회로로 파이프 라인(pipe line)을 사용하는 경우에 있어서 모든 단자가 초기화되지 않은 상태에서 동작이 이루어질 경우, 칩(chip)이 동작을 수행하면서 정해지지 않은 동작을 수행하게 되어 문제가 발생할 수 있게 된다.
또한, 도 3 에 도시된 바와 같이 시스템(system)이 메모리 소자와 연결되어 있는 전원을 오프(off)하지 않고, 디램 소자와 연결된 신호들만을 리세트(reset)하는 경우, 외부에서 인가하는 전원을 감지하여 내부 리세트 신호를 만드는 종래의 방식은, 안정적인 초기화 동작을 수행하지 못한다.
예를 들어, 반도체 기억 소자가 리드(read) 동작을 수행하는 중에 도 3 의 (가)와 같이 시스템으로 부터 리세트(reset) 명령이 들어오고, 이 리세트 명령에 의하여 도 3 의 (라)와 같이 초기화 동작을 수행 하는 경우, 도 3 의 (나)와 같이 전원이 계속 인가된 채로 있으면 도 3 의 (마)와 같이 데이터 출력 장치가 계속 열려있는 동작을 수행할 수도 있고, 이와 같은 상태에서 이 데이터 라인(data line)과 연결된 다른 디램 또는 칩셋(chipset) 드라이버 등의 구동장치가 동작하게 되는 경우는, 메모리 소자의 데이터 출력 장치와 이 데이터 라인으로 데이터를 전달하는 장치가 동시에 턴-온(turn on)되게 되어 급격한 전류 경로(path)를 형성하므로, 오동작 및 신뢰성에 큰 영향을 끼친다.
따라서, 종래의 경우에는 시스템에서 리세트 신호가 발생되는 경우, 만약에 기억 소자에 연결된 전원 신호가 턴-오프되지 않는 경우에는, 내부에 전원을 검출(detect)하는 초기화 장치는 아무런 동작을 수행하지 않게 되어, 초기화 동작을 수행하지 않게 된다.
예를 들어, 초기화 동작을 수행하기 이전의 동작이 리드(read) 동작인 경우에는, 초기화 동작을 수행하고 난 이후 여전히 데이터 출력 버퍼가 열린 채로 동작하게 되어, 하나의 데이터 라인(data line)에 연결된 두 개의 구동 장치가 동시에 동작하여 직류 경로(direct current path)를 형성하는 현상으로 칩 동작에 치명적인 영향을 미치는 데이터 콘텐션(data contention) 문제가 발생하게 된다.
이에 본 발명은 상기한 바와 같은 종래의 제 문제점 들을 해소시키기 위하여 창안된 것으로, 초기화를 수행하는 방법으로 외부에서 전원(Power)을 오프(off)시키지 않고 리세트(Reset) 동작을 수행하는 경우 메모리 장치의 출력단자가 열리지 않도록 함으로써, 처음 전원을 인가하거나 아니면 동작 중에 반도체 소자를 초기화를 시키는 경우에 오동작을 방지하여 소자의 신뢰성을 확보할 수 있도록 한 동기식 메모리 소자의 초기화 장치를 제공하는데 그 목적이 있다.
도 1 은 종래 동기식 메모리 소자의 초기화 장치 회로도,
도 2 는 도 1 에 대한 동작 타이밍도,
도 3 은 도 1 에 대한 전원이 오프되지 않은 경우의 동작 타이밍도,
도 4 는 본 발명에 따른 동기식 메모리 소자의 초기화 장치 회로도,
도 5 는 본 발명의 리세트 신호 발생부에 대한 내부 회로도,
도 6 은 본 발명의 다른 실시 예시도,
도 7 은 본 발명에 대한 동작 타이밍도이다.
< 도면의 주요부분에 대한 부호의 설명 >
10, 20 : 제 1, 2 초기화 신호 발생부
30 : 리세트 신호 발생부 31, 32 : 제 1, 2 신호 검출부
33 : 펄스 발생부 40 : 논리 연산부
50, 55, 60 : 초기화 회로부
상기한 바와 같은 목적을 달성하기 위하여 본 발명은, 외부에서 인가되는 전원 신호를 감지하여 초기화 신호를 발생시키는 제 1, 2 초기화 신호 발생부(10, 20)와 ; 기억소자의 외부에서 입력되는 클럭(clock) 신호를 감지하여 클럭 신호가 일정 시간 이상 변하지 않는 경우, 리세트 신호를 발생시키는 리세트 신호 발생부(30) ; 상기 제 1, 2 초기화 신호 발생부(10, 20) 및 상기 리세트 신호 발생부(30)로부터 발생된 신호를 논리 조합하는 논리 연산부(40) ; 및 상기 논리 연산부(40)를 통하여 논리 연산된 신호에 의하여 초기화가 필요한 단자를 초기화하는 초기화 회로부(50)를 구비함을 특징으로 한다.
즉, 본 발명은 기억소자를 포함하는 시스템이 초기화 동작을 수행하면서 전원(power)이 오프되지 않은 상태에서 초기화 동작을 수행하는 경우에도 문제가 발생하지 않도록 하기 위하여, 반도체 기억 소자에 다른 종류의 초기화 감지 장치를 첨가하였다.
따라서, 이 장치는 전원이 입력되는 것을 감지하는 것이 아니라 기억소자의 외부에서 동기식 기억 소자로 입력되는 클럭(clock) 신호를 감지하여, 만약에 클럭 신호가 일정시간 이상 변하지 않는 경우, 기억 소자는 초기화 동작을 수행하도록 하는 것으로, 시스템에서 초기화 신호가 발생하고 클럭(clock) 신호가 디스에이블(disable)되는 경우, 이것을 감지하여 기억 소자 내부의 초기화 신호를 발생하게 되므로서, 반도체 기억 소자는 초기 상태를 갖게 되어 이전의 경우에 나타나던 데이터 콘텐션(data contention) 문제는 발생하지 않게 된다.
여기서, 동기식 기억 소자에서 클럭(clock) 신호가 변하지 않는 경우는 이런 리세트(reset) 동작 이외에도 파워 세이빙(power saving) 동작에서 이루어질 수도 있는데, 그런 경우에는 현재 상태를 나타내는 다른 신호와의 조합을 이용하여 회로를 분리하고 일부 회로에서만 초기화 동작을 수행하게 하거나, 아니면 현재의 상태를 나타내는 다른 신호와의 조합으로 리세트(reset) 동작이 일어나도록 할 수 있다.
예를 들어서, 셀프 리프레쉬(self refresh) 동작을 수행하는 경우에는 클럭(clock) 신호가 변하지 않는 경우라 할지라도 리세트(reset) 동작이 발생되지 않도록 하거나, 아니면 리세트 동작이 데이터 경로(data path)에서만 발생되도록 하여 문제가 되지 않게 할 수 있다.
본 발명에 따른 동작 원리를 상세히 설명하면 다음과 같다.
도 4 는 본 발명에 따른 동기식 메모리 소자의 초기화 장치의 구성 회로도로서 이에 도시한 바와 같이, 외부에서 인가되는 전원 신호를 감지하여 초기화 신호를 발생시키는 제 1, 2 초기화 신호 발생부(10, 20)와 ; 기억소자의 외부에서 입력되는 클럭(clock) 신호를 감지하여 클럭 신호가 일정 시간 이상 변하지 않는 경우, 리세트 신호를 발생시키는 리세트 신호 발생부(30) ; 상기 제 1, 2 초기화 신호 발생부(10, 20) 및 상기 리세트 신호 발생부(30)로부터 발생된 신호를 논리 조합하는 논리 연산부(40) ; 및 상기 논리 연산부(40)를 통하여 논리 연산된 신호에 의하여 초기화가 필요한 단자를 초기화하는 초기화 회로부(50)를 구비한다.
상기 리세트 신호 발생부(30)는 클럭 신호가 일정 시간 변하지 않는 경우에 펄스 신호(pulse)를 발생하는 장치로 도 5 에 도시한 바와 같이, 기억소자의 외부에서 입력되는 클럭 신호의 "하이" 상태가 일정시간 이상인 경우 "하이" 상태를 유지하는 제 1 신호 검출부(31)와 ; 기억소자의 외부에서 입력되는 클럭 신호의 반전 신호에 대하여 "하이" 상태가 일정시간 이하인 경우 "로우" 상태를 유지하는 제 2 신호 검출부(32) ; 및 상기 제 1, 2 신호 검출부(31, 32)로부터 검출된 출력 신호에 따른 펄스 신호를 발생시키는 펄스 발생부(33)를 포함하여 구비한다.
상기 제 1 신호 검출부(31)는 클럭(clock) 신호의 "하이" 상태가 일정 시간 이상으로 "하이" 상태를 유지하는 경우 출력단(node 34)은 "하이"가 되고, 반면에 클럭(clock) 신호의 "하이" 상태가 일정 시간 이하이거나 "로우"인 경우에 상기 제 2 신호 검출부(32)의 출력단(node 35)은 항상 "로우"를 유지한다.
여기서, 일정 시간은 클럭 신호(clk)가 낸드 게이트(NAND 312)의 입력단(node 31)까지 도달하는데 걸리는 시간을 말한다.
상기 제 2 신호 검출부(32)는, 인버터(I321)를 통하여 입력되는 클럭 신호(clk)의 반전 신호에 대하여 마찬가지로, "하이"로 유지하는 시간이 일정시간 이하인 경우에는 "로우" 상태를 유지하는 장치를 나타낸 것으로, 클럭 신호(clk)를 기준으로 한다면 클럭 신호(clk)의 "로우" 시간이 정해진 지연 시간 이상인 경우에 출력단(node 35)으로 "하이" 신호를 출력한다.
상기 펄스 발생부(33)는, 상기 제 1 신호 검출부(31)의 출력단(node 34) 또는 상기 제 2 신호 검출부(32)의 출력단(node 35)이 "하이" 상태가 되면, 노아 게이트(NOR331) 및 인버터(I331)를 통하여 논리 합 연산된 후, 낸드 게이트(NAND 331)의 일측 입력단(node 37)은 초기 "하이" 상태였다가 인버터(I332-I334)를 통하여 일정한 지연시간(여기서는 인버터 3개만큼의 지연)이후에 "하이"가 되고, 상기 낸드 게이트(NAND 331)의 타측 입력단(node 36)은 즉시 "하이"가 되므로, 여기서 낸드 게이트(NAND 331)를 통하여 논리 연산된 "하이"가 겹치는 시간만큼 출력단(node 38)으로 펄스(pulse) 신호를 발생한다.
따라서, 상기 리세트 신호 발생부(30)를 전체적으로 말하면 클럭 신호(clk)가 일정 지연시간 동안 유지되는 경우 펄스(pulse) 신호를 만드는 장치라고 말할 수 있다.
도 5 에서 초기화 회로부(55)는 데이터 출력 버퍼(dout buffer)를 사용한 실시 예를 나타낸 것으로, 여기서는 특별히 파이프 라인(pipe line)을 사용하는 동기식 기억 소자의 데이터 출력 버퍼를 간단하게 나타내었는데, 이 장치는 피클럭 신호(p_clk)가 "로우" 상태인 경우에 이전 데이터 신호를 계속 출력하는 기능을 가지고 있어서, 종래의 방식으로 리세트 신호를 만드는 경우 즉, 도 7 의 (나)와 같이 전원(power)이 오프(off)되지 않은 채로 도 7 의 (가)와 같이 리세트 동작이 수행되는 경우, 도 7 의 (라)와 같이 초기화 신호(power-up-bar)를 발생하여 출력 구동장치인 피모스 트랜지스터(PM553) 또는 엔모스 트랜지스터(NM551)를 턴-오프시키므로서, 도 7 의 (마)와 같이 데이터 출력(DQ)을 오프시켜 데이터 컨텐션(data contention) 문제가 발생하지 않는다.
도 6 은 본 발명에 따른 다른 실시 예를 나타낸 것으로 이에 도시한 바와 같이, 초기화가 필요한 초기화 회로부(50, 60)가 두 가지 종류 이상인 경우, 일부 초기화 회로부(50)는 여기서 말하는 클럭 신호(clk)의 변화를 감지하여 리세트(reset) 동작을 하고, 일부 초기화 회로부(60)는 외부에서 인가되는 전원(power)의 변화를 감지하여 발생하는 초기화 신호에 의하여만 동작하도록, 특정 신호가 입력된 후 주기적인 신호를 발생하는 링 오실레이터(61)를 포함하는 셀프 리프레쉬(self refresh) 회로로 구성한 것으로, 리세트(reset) 동작이 아니면서 클럭(clock) 신호가 변하지 않는 상황에 대처하도록 한 방식에 대한 것이다.
이것은, 특별히 동기식 기억 소자에서 셀프 리프레쉬(self refresh) 동작을 수행하는 경우, 일부 전원(power)을 절약하기 위하여 클럭(clock) 신호가 변하지 않는 경우 셀프 리프레쉬(self refresh) 동작을 수행하는 회로에 대하여는 리세트(reset) 동작을 하지 않도록 하기 위하여 필요한 것이다.
간단히 셀프 리프레쉬(self refresh) 동작에 대하여 말하면, 셀프 리프레쉬 동작에 들어간 이후 링 오실레이터(ring oscillator)가 동작하여 주기적인 신호를 발생하고, 이 신호를 이용하여 주기적으로 리프레쉬(refresh) 동작을 수행하는 것을 말한다.
이상에서 상세히 설명한 바와 같이 본 발명은, 초기화를 수행하는 방법으로 외부에서 전원(Power)을 오프(off)시키지 않고 리세트(Reset) 동작을 수행하는 경우 메모리 장치의 출력단자가 열리지 않도록 함으로써, 처음 전원을 인가하거나 아니면 동작 중에 반도체 소자를 초기화를 시키는 경우에 오동작을 방지하여 소자의 신뢰성을 확보할 수 있으며, 이로 인하여 데이터 컨텐션(data contention) 문제를 해결할 수 있는 효과가 있다.
또한, 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 외부에서 인가되는 전원 신호를 감지하여 초기화 신호를 발생시키는 제 1, 2 초기화 신호 발생부와 ;
    기억소자의 외부에서 입력되는 클럭(clock) 신호를 감지하여 클럭 신호가 일정 시간 이상 변하지 않는 경우, 리세트 신호를 발생시키는 리세트 신호 발생부 ;
    상기 제 1, 2 초기화 신호 발생부 및 상기 리세트 신호 발생부로부터 발생된 신호를 논리 조합하는 논리 연산부 ; 및
    상기 논리 연산부를 통하여 논리 연산된 신호에 의하여 초기화가 필요한 단자를 초기화하는 초기화 회로부를 구비한 것을 특징으로 하는 동기식 메모리 소자의 초기화 장치.
  2. 제 1 항에 있어서,
    상기 리세트 신호 발생부는,
    기억소자의 외부에서 입력되는 클럭 신호의 "하이" 상태가 일정시간 이상인 경우 "하이" 상태를 유지하는 제 1 신호 검출부와 ;
    기억소자의 외부에서 입력되는 클럭 신호의 반전 신호에 대하여 "하이" 상태가 일정시간 이하인 경우 "로우" 상태를 유지하는 제 2 신호 검출부 ; 및
    상기 제 1, 2 신호 검출부로부터 검출된 출력 신호에 따른 펄스 신호를 발생시키는 펄스 발생부를 포함하여 구비한 것을 특징으로 하는 동기식 메모리 소자의 초기화 장치.
  3. 제 1 항에 있어서,
    상기 초기화 회로부는,
    입력 신호가 "로우" 상태인 경우에 이전 데이터를 계속 출력하고,
    초기화 신호가 입력되는 경우 턴-오프되는 데이터 출력 버퍼로 구성함을 특징으로 하는 동기식 메모리 소자의 초기화 장치.
  4. 제 1 항에 있어서,
    상기 초기화 회로부는,
    셀프 리프레쉬 신호가 입력된 후 주기적인 신호를 발생하는 링 오실레이터를 포함하는 셀프 리프레쉬 회로로 구성함을 특징으로 하는 동기식 메모리 소자의 초기화 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100857852B1 (ko) * 2002-07-19 2008-09-10 주식회사 하이닉스반도체 데이터신호의 구간 감지회로
US7486576B2 (en) 2003-07-02 2009-02-03 Samsung Electronics Co., Ltd. Methods and devices for preventing data stored in memory from being read out

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