KR0135676B1

KR0135676B1 - 전원 초기 안정화회로를 갖춘 메모리소자

Info

Publication number: KR0135676B1
Application number: KR1019940024217A
Authority: KR
Inventors: 최재명
Original assignee: 김주용; 현대전자산업주식회사
Priority date: 1994-09-26
Filing date: 1994-09-26
Publication date: 1998-04-24

Abstract

본 발명은 전원 초기 안정화 회로를 갖는 메모리소자에 관한 것으로, 전원 초기 인가시 데이타버퍼의 동작에 의하여 발생하는 큰 전류의 흐름이 메모리소자의 불량을 유발시키는 문제점을 방지하기 위하여, 데이타버퍼의 내부에 형성된 리드데이타 랫치부 또는 풀업 드라이버 및 풀다운 드라이버에 리셋신호를 인가할 수 있는 초기화부를 형성함으로써 메모리소자의 특성을 향상시키고 메모리소자의 신뢰성을 향상시킬 수 있는 기술이다.

Description

전원 초기 안정화회로를 갖춘 메모리소자

제 1A도 및 제 1B도는 일반적인 메모리소자와 메모리소자 컨트롤러의 연관관계를 도시한 개략도.

제 2A도는 본 발명의 제 1실시예에 따른 전원 초기 안정화회로를 갖춘 메모리소자의 상세도.

제 2B도 내지 제 2D도는 제 2A도의 초기화부를 도시한 회로도.

제 3도는 본 발명의 제 2실시예에 따른 전원 초기 안정화회로를 갖춘 메모리소자의 상세도.

*도면의 주요부분에 대한 부호의 설명*

11 : 메모리소자 컨트롤러, 3 : 메모리소자,

15 : 클럭버퍼, 17 : 내부동작부,

19 : 데이타버퍼, 21,41: 데이타선,

23,43 : 리드데이타 랫치부, 25,47 : 풀업 드라이버,

27,49 : 풀다운 드라이버, 29,45 : 초기화부,

31,51 : 데이터 출력부, 33,53 : 데이터,

C : 캐패시타, C1 : 제 1캐패시타,

C2 : 제 2캐패시타, T : NMOS트랜지스타,

TA : 제 1NMOS트랜지스타, TB : 제 2NMOS트랜지스터,

R : 저항

본 발명은 전원 초기 안정화회로를 갖춘 메모리소자에 관한 것으로, 보다 상세하게는 시스템에 장착되어 사용되는 메모리 ( memory ) 소자가 시스템 초기 전원 인가시 소자의 불안정 상태에 의한 오동작에 의하여 특성열화됨에 따른 불량발생을 방지하도록 된 전원 초기 안정화회로를 갖춘 메모리소자에 관한 것이다.

종래에는 전원 초기화시의 소자의 불안정을 막기 위한 회로가 데이타버퍼에 없었다. 또한, 클럭 ( clock ) 신호의 입력단에도 전원 초기시의 소자안정화 회로가 없었다. 그래서, 메모리소자는 동작에 따른 큰 전류에 의하여 메모리소자의 파괴를 야기시키는 랫치업 ( latch up )을 발생시키고 그로 인하여 불량이 발생되었다.

제 1A도 내지 제 1B도는 시스템 내부의 메모리소자와 메모리소자 컨트롤러를 도시한 개략도이다.

제 1A도는 시스템의 메모리소자(13)와 메모리소자 컨트롤러(11)의 연관관계를 도시한 블록도이다.

제 1A도를 참조하면, 시스템의 전원 인가시 메모리소자(13)와 컨트롤러(11)의 전원은 바로 인가된다. 그러나, 메모리소자(13)의 클럭신호들은 컨트롤러(11)로부터 발생되기 때문에 전원 인가후 일정시간이 흐른후에 올바른 전위를 갖게 된다.

제 1B도는 제 1A도에서 “ ＠ ” 로 도시된 메모리소자(13)를 상세히 도시한 블록도이다.

제 1B도를 참조하면, 메모리소자(13)는 클럭버퍼(15), 내부동작부(17) 및 데이타버퍼(19)로 크게 구성된다.

이때, 클럭이 “ 하이 ( high ) ”일때는 동작하지 않고 “ 로우 ( low ) ”일때만 동작하는 로우 액티브 ( low active ) 소자에 있어서, 소자가 동작하지 않는 상태는 클럭이 “ 하이 ”일때이므로 컨트롤러(11)에 의하여 클럭이 “ 하이 ”상태를 유지하여야 한다. 그러나, 전원이 인가된 후에 클럭이 발생하기까지 시간차가 발생하기 때문에 메모리소자(13)는 이를 동작모드로 인식하여 동작한다.

그로 인하여, 불안정한 상태에서 동작을 실시한 메모리소자는 매우 큰 전류가 흘러 랫치업을 발생시키고 메모리소자의 불량을 발생시킨다.

특히, 메모리소자(13)의 데이타버퍼(19)는 매우 큰 사이즈로 되어 있기 때문에 데이터버퍼(19)의 동작에 따라 발생하는 큰 전류의 흐름이 메모리소자(13)의 불량을 유발시키는 주요인이 되어 반도체소자의 신뢰성을 저하시키는 문제점이 된다.

따라서, 본 발명은 종래 기술의 문제점을 해결하기 위해 이루어진 것으로, 데이타버퍼에 전원인가를 검출하여 일정시간이 흐를 때까지 데이타버퍼의 동작을 방지하여 초기전원 인가시 소자의 불안정 상태에서 큰 전류의 흐름을 차단하여 메모리소자의 안정화를 달성하는 전원 초기 안정화회로를 갖춘 메모리소자를 제공함을 그 목적으로 한다.

상기의 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따르면, 리드데이타 랫치부와 풀업 드라이버와 풀다운 드라이버 및 데이타 출력부를 갖추고서 입력되는 데이타를 버퍼링한 후 출력하는 데이타 버퍼를 구비한 메모리소자에 있어서, 시스템 전원 초기입력시 상기 데이타 버퍼를 일정시간동안 디스에이블시킨 후에 인에이블시키는 초기화부를 포함하는 것을 특징으로 하는 전원초기 안정화회로를 갖춘 메모리소자가 제공된다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명한다.

제 2A도는 본 발명의 제 1실시예에 따른 전원 초기 안정화 회로를 갖춘 메모리소자의 상세도로서, 메모리 셀 ( cell ) 의 데이타가 감지증폭기를 거쳐 데이타선 ( RD, RDB )(21)에 실린다. 데이타선(21)에 실린 데이터는 리드데이타 랫치부(23)에 랫치된다. 그리고, 리드데이타 랫치부(23)의 출력은 각각 풀업 드라이버(25)와 풀다운 드라이버(27)로 인가되어 데이터 출력제어신호(ψOE)에 의해 풀업/풀다운된다.

여기서, 그 풀업 드라이버(25)는 데이타 “ 하이 ”출력을 가능하게 하고, 그 풀다운 드라이버(27)는 데이타 “ 로우 ”출력을 가능하게 한다. 풀업 드라이버(25)와 풀다운 드라이버(27)는 모두 데이타 출력 제어신호(ØOE)를 받게 되는데, 전원 (Vcc)을 검출하는 전원 초기화부(29)의 출력(리셋신호)에 의해 데이타버퍼(19)를 일정시간동안 동작시키지 못하게 한다. 그후에 풀업 드라이버(25)와 풀다운 드라이버(27)는 데이타 출력부(31)을 통하여 데이타(33)를 출력한다.

제 2A도를 참조하면, 전원 초기시 데이타 출력제어신호(ØOE) 가 시스템의 컨트롤러(11)에 의하여 클럭이 동작상태가 되어 동작하여도 전원 초기화부(29)가 풀업 드라이버(25)와 풀다운 드라이버(27)의 동작을 억제한다. 그로 인하여, 데이타출력버퍼는 동작하지 않게 되어 데이타버퍼(19)에서의 큰 전류를 막게됨으로써 랫치업현상을 방지한다.

제 2B도는 제 2A도에서의 초기화부(29)의 일례를 도시한 회로도로서, 전원전압단(Vcc)과 접지전압단(Vss) 사이에 상호 연결된 PMOS트랜지스터(Q) 및 캐패시터(C)와, 상기 PMOS트랜지스터(Q)와 캐패시터(C) 사이에 접속되어 소정의 리셋신호를 상기 풀업 드라이버(25) 및 풀다운 드라이버(27)로 인가하는 인버터(IV1)로 구성되고, 상기 PMOS트랜지스터(Q)의 게이트는 접지전압단(Vss)에 접속된다.

제 2B도를 참조하면, 전원(Vcc) 인가시 캐패시터(C)는 점점 전하가 축척되고 어느 일정시간이 지난뒤에 충분히 “ 하이 ”전위로 인식될 때 초기화부(29)의 출력은 “ 로우 ”전위를 발생시켜 데이터버퍼(19)는 초기화부(29)의 영향을 받지않고 정상동작을 하게된다.

제 2C도는 제 2A도에서의 초기화부(29)의 다른 일례를 도시한 회로도로서, 전원전압단(Vcc)과 접지전압단(Vss) 사이에 저항(R)을 매개로 연결된 캐패시터(C)와, 상기 저항(R)과 캐패시터(C) 사이에 연결되어 소정의 리셋신호를 상기 풀업 드라이버(25) 및 풀다운 드라이버(27)로 인가하는 인버터(IV2) 및, 상기 저항(R)을 매개로 상기 캐패시터(C)와 병렬로 접지전압단(Vss)에 연결된 게이트가 상기 인버터(IV2)의 출력단에 연결된 NMOS트랜지스터(T)로 구성된다.

제 2C도를 참조하면, 전원 초기 인가시 캐패시터(C)는 축적된 전하가 없음으로 초기화부(29)의 출력인 리셋신호는 “ 하이 ”전위를 갖게되어 데이타버퍼(19)의 동작을 억제하고 저항(R)을 통하여 캐패시터(C)가 충분히 전하축적될 때까지의 시간이 지나게 되면 초기화부(29)는 출력신호인 리셋신호를 “ 로우 ”전위로 하게 되므로 데이타버퍼(19)는 정상동작을 행하게 된다. 특히, 저항(R)과 캐패시터(C)를 이용하여 초기화부를 구성하면 트랜지스터와 캐패시터를 이용하여 초기화부를 구성하는 방법보다 더 일정한 시간지연을 갖게할 수 있다.

제 2D도는 제 2A도에서의 초기화부(29)의 또다른 일례를 도시한 회로도로서, 전원전압단(Vcc)과 접지전압단(Vss) 사이에 저항(R)을 매개로 연결된 제 1캐패시터(C1)와, 상기 저항(R)과 제 1캐패시터(C1) 사이에 연결되어 소정의 리셋신호를 상기 풀업 드라이버(25) 및 풀다운 드라이버(27)로 인가하는 인버터(IV3)와, 상기 저항(R)을 매개로 상기 제 1캐패시터(C1)와 병렬로 접지전압단(Vss)에 상호 직렬로 접속된 제 1 및 제 2NMOS트랜지스터(TA,TB) 및, 그 제 1 및 제 2NMOS트랜지스터(TA,TB)의 접속노드와 접지전압단(Vss) 사이에 연결된 제 2캐패시터(C2)로 구성되되, 상기 제 1NMOS트랜지스터(TA)의 게이트는 상기 인버터(IV3)의 출력단에 접속되고 상기 제 2NMOS트랜지스터(TB)의 게이트는 전원전압단(Vcc)에 접속된다.

제 2D도를 참조하면, 초기 전원 인가시 제 2B도 및 제 2C도와 같이 전하가 축적되지않은 두 개의 캐패시터(C1, C2)는 모두 “ 로우 ”의 전위를 갖는다. 초기화부(29)의 출력인 리셋신호는 “ 하이 ”의 전위를 갖게되어 데이타버퍼(19)의 동작을 억제한다. 그리고, 저항(R)을 통해 두 개의 캐패시터(C1, C2)에 전하가 축적되면서 제 2캐패시터(C2)에 의하여 제 1 NMOS 트래지스터(TA)는 점점 오프 (OFF) 로 가게된다. 그래서, 전원(Vcc)에서 접지전원(Vss)으로의 전류가 제 2C도에 비하여 감소하게 된다. 제 1캐패시터(C1)는 시간지연을 결정하여 일정시간이 지나면 전원 초기화부(29)의 출력인 리셋신호를 “ 로우 ”로 하고 데이타버퍼(19)는 정상동작하게 된다.

제 3도는 본 발명의 제 2실시예에 따른 전원 초기 안정화회로를 갖춘 메모리소자를 도시한 상세도로서, 메모리소자의 데이타가 감지증폭기를 거쳐 데이타선 (RD, RDB)(41)에 실리고, 이들 데이타선(41)에 실린 데이타는 리드데이타 랫치부(43)에 랫치되며, 리드데이타 랫치부(43)의 출력은 각각 풀업 드라이버(47)와 풀다운 드라이버(49)에 의해 풀업/풀다운된다. 이때, 풀업 드라이버(47)는 데이터가 “ 하이 ”의 전위를 갖도록 한다. 풀다운 드라이버(49)는 데이타가 “ 로우 ”의 전위를 갖도록 한다. 여기서, 풀업 드라이버(47)와 풀다운 드라이버(49)는 리드데이타 랫치부(43)의 출력과 함께 데이타 출력 제어신호(ØOE)를 받는다. 그후에 풀업 드라이버(47)와 풀다운 드라이버(49)는 데이타 출력부(51)을 통하여 데이타(53)를 출력한다. 그리고, 전원 Vcc를 검출하는 전원 초기화부(45)의 출력이 리드데이타 랫치부(43) 인가되게 되어 전원(Vcc)이 인가된 뒤에 전원 초기화부에서 만드는 일정 지연시간 동안에 초기화부 출력이 리드데이타 랫치부(43)를 리셋 ( reset ) 시켜 동작을 못하게 한다.

여기서, 전원 초기화부(45)의 회로는 제 1실시예의 제 2B도, 제 2C도 및 제 2D도와 같이 형성한다.

제 3도를 참조하면, 전원 초기 인가시 전원 초기화부(45)의 출력(리셋신호)이 리드데이타 랫치부(43)에 인가되어 리드데이타 랫치부(43)의 출력을 모두 억제시킴으로써 비록 데이타 출력신호(ψOE)가 동작하더라도 데이타버퍼(19)는 동작하지 않게 된다.

본 발명은 시스템이 사용되는 디램 ( DRAM : Dynamic Random Access Memory ) 이나 에스램 ( SRAM : Static Random Access Memory ) 등과 같은 모든 메모리소자에 적용 가능하다.

상기한 본 발명에 의하면, 전원 초기 인가시 메모리소자의 데이타버퍼에 전원 초기화부를 설치하여 데이타버퍼 내에서 큰 전류의 흐름을 억제하여 메모리소자의 초기 안정화를 이룸으로써 시스템에서 메모리소자에 대한 신뢰성을 향상시켜 메모리소자의 특성을 향상시킨다.

Claims

리드데이타 랫치부와 풀업 드라이버와 풀다운 드라이버 및 데이터 출력부를 갖추고서 입력되는 데이타를 버퍼링한 후 출력하는 데이타버퍼를 구비한 메모리소자에 있어서, 시스템 전원 초기입력시 상기 데이타 버퍼를 일정시간동안 디스에이블시킨 후에 인에이블시키는 초기화부를 포함하는 것을 특징으로 하는 전원초기 안정화회로를 갖춘 메모리소자
제 1항에 있어서, 상기 초기화부는 전원전압단과 접지전압단 사이에 상호 연결된 PMOS트랜지스터 및 캐패시터와, 상기 PMOS 트랜지스터와 캐패시터 사이에 접속되어 소정의 리셋신호를 상기 풀업 드라이버 및 풀다운 드라이버로 인가하는 인버터로 구성된 것을 특징으로 하는 전원 초기 안정화회로를 갖춘 메모리소자.
제 1항에 있어서, 상기 초기화부는 전원전압단과 접지전압단 사이에 저항을 매개로 연결 된 캐패시터와, 상기 저항과 캐패시터 사이에 연결되어 소정의 리셋신호를 상기 풀업 드라된 이버 및 풀다운 드라이버로 인가하는 인버터 및, 상기 저항을 매개로 상기 캐패시터와 병렬로 접지전압단에 연결되되 게이트가 상기 인버터의 출력단에 연결된 NMOS트랜지스터로 구성된 것을 특징으로 하는 전원 초기 안정화회로를 갖춘 메모리소자.
제 1항에 있어서, 상기 초기화부는 전원전압단과 접지전압단 사이에 저항을 매개로 연결된 제 1캐패시터와, 상기 저항과 캐패시터 사이에 연결되어 소정의 리셋신호를 상기 풀업 드라이버 및 풀다운 드라이버로 인가하는 인버터와, 상기 저항을 매개로 상기 제 1캐패시터와 병렬로 접지전압단에 상호 직렬로 접속된 제 1 및 제 2NMOS트랜지스터 및, 상기 제 1 및 제 2NMOS트랜지스터의 접속노드와 접지전압단 사이에 연결된 제 2캐패시터로 구성되되, 상기 제 1NMOS트랜지스터의 게이트는 상기 인버터의 출력단에 접속되고 상기 제2NMOS트랜지스터의 게이트는 전원전압단에 접속된 것을 특징으로 하는 전원 초기 안정화회로를 갖춘 메모리소자.
제 1항에 있어서, 상기 초기화부는 전원전압단과 접지전압단 사이에 상호 연결된 PMOS트랜지스터 및 캐패시터와, 상기 PMOS 트랜지스터와 캐패시터 사이에 접속되어 소정의 리셋신호를 상기 리드데이타 랫치부로 인가하는 인버터로 구성된 것을 특징으로 하는 전원 초기 안정화회로를 갖춘 메모리소자.
제 1항에 있어서, 상기 초기화부는 전원전압단과 접지전압단 사이에 저항을 매개로 연결된 캐패시터와, 상기 저항과 캐패시터 사이에 연결되어 소정의 리셋신호를 상기 리드데이타 랫치부로 인가하는 인버터 및, 상기 저항을 매개로 상기 캐패시터와 병렬로 접지전압단에 연결되되 게이트가 상기 인버터의 출력단에 연결된 NMOS트랜지스터로 구성된 것을 특징으로 하는 전원 초기 안정화회로를 갖춘 메모리소자.
제 1항에 있어서, 상기 초기화부는 전원전압단과 접지전압단 사이에 저항을 매개로 연결된 제 1캐패시터와, 상기 저항과 제 1캐패시터 사이에 연결되어 소정의 리셋신호를 상기 풀업 드라이버 및 풀다운 드라이버로 인가하는 인버터와, 상기 저항을 매개로 상기 제 1캐패시터와 병렬로 접지전압단에 상호 직렬로 접속된 제 1 및 제 2NMOS트랜지스터 및, 상기 제 1 및 제 2NMOS트랜지스터의 접속노드와 접지전압단 사이에 연결된 제 2캐패시터로 구성되되, 상기 제 1NMOS트랜지스터의 게이트는 상기 인버터의 출력단에 접속되고 상기 제 2NMOS트랜지스터의 게이트는 전원전압단에 접속된 것을 특징으로 하는 전원 초기 안정화회로를 갖춘 메모리소자.