KR100235967B1 - 노이즈 감소형 반도체 장치 - Google Patents

노이즈 감소형 반도체 장치 Download PDF

Info

Publication number
KR100235967B1
KR100235967B1 KR1019960080255A KR19960080255A KR100235967B1 KR 100235967 B1 KR100235967 B1 KR 100235967B1 KR 1019960080255 A KR1019960080255 A KR 1019960080255A KR 19960080255 A KR19960080255 A KR 19960080255A KR 100235967 B1 KR100235967 B1 KR 100235967B1
Authority
KR
South Korea
Prior art keywords
power
semiconductor device
signal
power supply
qvcc
Prior art date
Application number
KR1019960080255A
Other languages
English (en)
Other versions
KR19980060888A (ko
Inventor
가순택
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019960080255A priority Critical patent/KR100235967B1/ko
Publication of KR19980060888A publication Critical patent/KR19980060888A/ko
Application granted granted Critical
Publication of KR100235967B1 publication Critical patent/KR100235967B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명은 노이즈 감소형 반도체 장치에 관한 것으로, 특히 반도체 장치에서 리드 동작 수행시 발생하는 노이즈를 감소시키기 위해, 전원 공급단에 스위칭 소자를 사용하여 비트라인 센스앰프 동작시에는 'QVCC, QVSS' 전원과 'VCC, VSS' 전원이 믹싱된 전원을 인가하고, 출력 드라이버단 동작시에는 'QVCC, QVSS' 전원을 인가하므로써, 비트라인 센싱시나 출력 드라이버단 동작시 발생하는 노이즈를 감소시키는 잇점이 있으며, 또한 상기 노이즈로 인해 발생할 수 있는 회로의 오동작을 방지하는 잇점이 있다.

Description

노이즈 감소형 반도체 장치
본 발명의 노이즈 감소형 반도체 장치에 관한 것으로, 특히 반도체 장치에서 리드 동작 수행시 발생하는 노이즈를 파워 라인의 제어를 통해 감소시켜 반도체 장치의 신뢰성을 향상시킨 노이즈 감소형 반도체 장치에 관한 것인 바, 모든 종류의 메모리(DRAM, SRAM, ROM, Flash-Memory 등)에 적용시킬 수 있는 기술이다.
일반적으로 반도체 장치의 파워 소스의 사용을 보면 비트라인 센싱시에는 'VCC, VSS' 파워 소스를 사용하고, 데이터 출력 버퍼의 동작을 위해서는 'DQVCC, DQVSS' 파워 소스를 사용하고, 데이터 출력 버퍼의 동작을 위해서는 'DQVCC, DQVSS' 파워 소스를 사용하고 있다.
이때 상기 각 파워 소스의 특징을 살펴보면 상기 'DQVCC, DQVSS' 전압은 'QVCC, QVSS' 전압으로 표기하기도 하는데 칩의 외부 핀에서 입력되는 이 전압은 전압 패드를 'VCC, VSS' 패드와 구별하여 별도로 쓰고 있고, 이 패드로부터 파워를 공급해줄 회로까지 전달되는 라인 또한 'VCC, VSS' 전압 보다 노이즈도 훨씬 적고 레벨의 흔들림도 적어 비교적 안정적인 파워 소스이다.
따라서 상기 파워 소스는 입력 드라이버단이나 출력 드라이버단 등과 같이 노이즈를 최소화해야만 하는 회로를 위해 사용된다.
반면 'VCC, VSS' 전압은 일반적인 모든 회로단에 사용되고 있다.
그러나 상기와 같이 파워 소스를 구분하여 사용하다 보면, 데이터 출력 버퍼의 동작시에는 노이즈가 적지만, 비트라인 센셍시에는 노이즈가 큰 단점이 있다.
또한, 예를 들어 비트라인 센싱시에도 'DQVCC, DQVSS' 파워 소스를 사용할 수 있도록 비트라인 센스앰프 측으로 입력되는 파워 소스에 'DQVCC, DQVSS' 라인을 연결해 준다고 가정하면, 센싱 노이즈는 감소하는 반면 데이터 출력 버퍼에 결리는 노이즈는 증가하게 되는 문제점이 있다.
본 발명은 상기에 기술한 바와 같은 종래 문제점을 보완하기 위해, 데이터 센싱시에 'VCC, VSS' 전압과 'DQVCC, DQVSS' 전압을 믹싱한 전압을 사용하여 센싱 노이즈를 감소시키고, 데이터 출력 버퍼 동작시에는 종래와 마찬가지로 'DQVCC, DQVSS' 전압을 소스로 사용하여, 반도체 장치의 전체 노이즈를 감소시키는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위해 본 발명에서는 비트라인 센싱시에 사용되는 'VCC, VSS' 라인과, 데이터 출력 버퍼단에 사용되는 'DQVCC, DQVSS' 라인 간에 스위칭을 할 수 있는 스위칭 소자를 연결한 다음, 이를 시간차 즉, 비트라인 센싱하는 시간과 그 후 데이터 출력 드라이버가 동작하는 시간을 구별하여 제어해 주므로써, 비트라인 센싱시의 노이즈와 데이터 출력 버퍼단의 동작시의 노이즈를 감소시키도록 하는 것이다.
제1도는 본 발명에 의한 전원 공급단의 파워 라인 구조를 나타내는 개략적인 구성도.
제2도는 제1도의 전압 제어 신호를 생성하는 신호 생성부 회로도.
제3도는 전압 제어 신호의 동작을 나타내는 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1, 1-1, 2, 2-1, 3, 3-1 : 전원 패드 4 : 전원제어신호 생성부
상기와 같이 동작되도록 하는 본 발명의 노이즈 감소형 반도체 장치는 외부에서 인가되는 전원을 'VCC' 전원패드와, 'QVCC' 전원 패드를 통해 각각 공급하는 전원 공급단을 포함하는 반도체 장치에 있어서, 상기 VCC 전원라인과, QVCC전원라인 사이에 연결된 제1스위칭 소자와, 상기 VSS 접지라인과, QVSS 접지라인 사이에 연결된 제2스위칭 소자와, 상기 각 스위칭 소자의 게이트단에 공통으로 입력되어 각 스위칭 소자의 턴-온/오프를 제어하는 전원제어신호를 생성하는 전원제어신호 생성부를 구비하는 전원 공급단을 포함하는 것을 특징으로 한다.
상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
보편적으로 디램의 정상적인 모드 상태에서 실행되는 리드 동작의 간략한 과정을 보면, 처음 라스(/RAS) 신호와, X-어드레스를 입력받아 워드라인을 인에이블시키고, 워드라인이 인에이블되어 셀에 저장된 데이터가 비트라인(BL, /BL)에 실리게 되면, 셀의 캐패시턴스와 비트라인의 캐패시턴스 차이로 인해 약 1/2VCC로 프리차지 되어 있던 상기 두 비트라인 중 하나는 1/2VCC로 있고 다른 하나는 약 수백mV정도로 차이가 나게 된다.
이에 따라 비트라인(BL)과 비트라인(/BL)이 센싱이 가능할 정도로 충분히 차이가 나면 비트라인 센스앰프 인에이블 신호(rto, /S, pbias, nbias)가 인에이블 되면서 비트라인(BL)과 비트라인(/BL)을 VCC와 VSS로 차이가 나게 만든다.
그런 다음 카스(/CAS) 신호와 Y-어드레스에 의해 선택된 'Yi'가 인에블되면 비트라인(BL)과 비트라인(/BL)에 실린 데이터가 입/출력 라인(IO,/IO)에 실리게 되고, 이어 입/출력 센스 앰프를 거쳐 글로벌 입/출력 라인(GIO,/GIO)에 실리게 된다.
최종적으로 이 데이터는 카스신호와 함께 입력된 리드 명령어에 의해 데이터 출력 버퍼에 입력되어 출력 패드로 출력되게 된다.
상기와 같은 개략적인 과정에서 볼 때 비트라인 센싱시에 한꺼번에 동작하는 센스앰프의 개수가 상당히 많기 때문에 상기에서도 언급한 바와 같이 노이즈와 파워 레벨의 흔들림이 상당히 크다는 것을 알 수 있다.
즉, 워드라인 인에이블시 약 1K 개의 센스앰프가 동작하고, 만약 원드라인이 4개가 인에이블되었다면 1K×4=4K 개의 센스앰프가 일제히 동작하게 되는 것이다.
그리고 데이터 출력 드라이버단의 동작시 데이터 패드로 공급되는 전류의 힘이 매우 크기 때문에 데이터 출력 드라이버단의 노이즈도 무시하지 못할만큼 크다고 할 수 있다.
따라서 본 발명에서는 상기 각 회로단에 입력되는 파워 소스를 제어하여 노이즈를 감소시키기 위한 것으로, 제1도는 이를 위한 전원 공급단의 파워 라인 구성도이다.
'VCC, VSS' 전원라인과 'QVCC, QVSS' 전원라인에 연결된 각 전원 패드(1,1-1,2,2-1,3,3-1)와;
상기 VSS 접지라인과, QVSS 접지라인 사이에 연결된 N-모스 트랜지스터 (N1)의 제1스위칭 소자와;
상기 VSS 접지라인과, QVSS 접지라인 사이에 연결된 N-모스 트랜지스터 (N2)의 제2스위칭 소자와;
상기 각 스위칭 소자의 게이트단에 공통으로 입력되어 각 스위칭 소자의 턴-온/오프를 제어하는 전원제어신호 입력단자를 포함한다.
이때 상기 전원제어신호는 상기 언급한 각 시간차에 따라 'VCC, VSS' 전원과, 'QVCC, QVSS' 전원을 각각 연결해 주고 또는 끊어주는 역할을 하는 신호로써, 라스신호와 X-어드레스에 의해 로우 패스 측 각 버퍼와 각 드라이버단의 딜레이를 거친 후, 워드라인이 인에이블되고 나서 셀의 데이터가 비트라인(BL,/BL)에 실릴때까지의 딜레이 타임에서 인에이블 되고, 반대로 컬럼라인 선택신호(Yi)가 인에이블되면 디스에이블 되는 신호이다.
즉, 상기 전원제어신호는 비트라인 센스앰프가 동작하기 전에 인에이블되어서 비트라인 센스앰프가 동작완료 후 상기 'Yi'신호가 입력되는 시간에 디스에이블되면 되기 때문에, 센싱시에 'QVCC, QVSS' 전원을 파워단에 연결해 주는 역할을 하면된다.
제2도는 상기 스위칭 소자의 게이트단으로 입력되는 전원제어신호를 생성하는 전원제어신호 생성부(4)를 나타내는 회로도로, 라스 신호 인에이블 후 셀의 데이터가 비트라인(BL, /BL)에 실리는데 지연되는 딜레이 타임인 지연신호(이하 sg신호라 칭한다)를 입력받아 반전시키는 인버터(INV)와;
상기 인버터(INV)의 출력과, 'Yi' 신호를 인에이블 시켜주는 글로발 컬럼 디코더 인에이블 신호(global column decoder enavle signal : 이하 gcden 신호라 칭한다)를 입력받아 노아-연산하는 노아 게이트(NOR)의 논리소자를 포함한다.
상기와 같이 구현된 본 발명의 반도체 장치의 동작 과정을 제3도에 도시된 타이밍도를 참조하여 설명하면 하기와 같다.
라스신호(제3a도와 카스신호(제3b도)가 로우 액티브되고, 워드라인(제3c도)이 선택된 상태에서 'sg' 신호(제3d도))가 액티브 되고, 비트라인(BL,/BL)(제3e도)에 라이트 시킬 데이터가 입력되는 상태일 경우에는 도면에 도시된 바와 같이 'gcden' 신호(제3f도)가 로우 값이 된다.
이에 따라 상기 전원제어신호 생성부(4)에서는 하이 값인 'sg' 신호와, 로우 값인 'gcden' 신호를 입력받아 연산한 다음 최종 전원제어신호로 하이 값을 출력(제3h도)한다.
상기 전원제어신호가 하이값으로 출력되면 상기 신호를 입력받는 파워 공급단의 각각의 N-모스 트랜지스터(N1, N2)가 턴-온되어 'VCC, VSS' 전원과, 'QVCC, QVSS' 전원을 상호 연결한다.
따라서 비트라인 센스앰프의 센싱시에 공급되는 전원은 상기 두 전원이 믹싱된 전원으로 기존 보다는 안정된 상태의 전원이 공급된다.
그리고 이 단계를 거쳐 센싱이 완료되고, 상기 'gcden' 신호(제3g도)가 하이 값으로 천이 되면서 'Yi' 신호(제3f도)가 인에이블되면 전원제어신호 또한 로우로 디스에이블(제3h도)되어, 드라이버단에 인가되는 전원은 종전과 동일하게 'QVCC, QVSS' 전원이 인가되는 바, 이는 상기 전원제어신호에 의해 각 스위칭소자(N1,N2)들의 오프되었기 때문이다.
이상에서 상세히 설명한 바와 같이 본 발명은 전원 공급단에 스위칭 소자를 사용하여 비트라인 센스앰프 동작시에는 'QVCC, QVSS' 전원과 'VCC, VSS' 전원이 믹싱된 전원을 인가하고, 출력 드라이버단 동작시에는 'QVCC, QVSS' 전원을 인가하므로써, 비트라인 센싱시나 출력 드라이버단 동작시 발생하는 노이즈를 감소시키는 잇점이 있으며, 또한 상기 노이즈로 인해 발생할 수 있는 회로의 오동작을 방지하는 잇점이 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (2)

  1. 외부에서 인가되는 전원을 'VCC' 전원패드와, 'QVCC' 전원 패드를 통해 각각 공급하는 전원 공급단을 포함하는 반도체 장치에 있어서, 상기 VCC 전원라인과, QVCC전원라인 사이에 연결된 제1스위칭 소자와, 상기 VSS 접지라인과, QVSS 접지라인 사이에 연결된 제2스위칭 소자와, 상기 각 스위칭 소자의 게이트단에 공통으로 입력되어 각 스위칭 소자의 턴-온/오프를 제어하는 전원제어신호를 생성하는 전원제어신호 생성부를 구비하는 전원공급단을 포함하는 것을 특징으로 하는 노이즈 감소형 반도체 장치.
  2. 제1항에 있어서, 상기 전원제어신호 생성부는 라스 신호 인에이블 후 셀의 데이터가 비트라인(BL,/BL)에 실리는데 지연되는 딜레이 타임인 지연신호를 입력-받아 반전시키는 반전 논리소자와; 상기 반전 논리소자의 출력과, 글로발 컬럼 디코더 인에이블 신호(gcden)를 입력받아 노아-연산하는 논리소자를 포함하는 것을 특징으로 하는 노이즈 감소형 반도체 장치.
KR1019960080255A 1996-12-31 1996-12-31 노이즈 감소형 반도체 장치 KR100235967B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960080255A KR100235967B1 (ko) 1996-12-31 1996-12-31 노이즈 감소형 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960080255A KR100235967B1 (ko) 1996-12-31 1996-12-31 노이즈 감소형 반도체 장치

Publications (2)

Publication Number Publication Date
KR19980060888A KR19980060888A (ko) 1998-10-07
KR100235967B1 true KR100235967B1 (ko) 1999-12-15

Family

ID=19493507

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960080255A KR100235967B1 (ko) 1996-12-31 1996-12-31 노이즈 감소형 반도체 장치

Country Status (1)

Country Link
KR (1) KR100235967B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100452322B1 (ko) * 2002-06-26 2004-10-12 삼성전자주식회사 반도체 메모리 장치의 전원전압 공급 방법 및 셀 어레이전원전압 공급회로

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960009408A (ko) * 1994-08-24 1996-03-22 김주용 노이즈 감소 출력 버퍼

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960009408A (ko) * 1994-08-24 1996-03-22 김주용 노이즈 감소 출력 버퍼

Also Published As

Publication number Publication date
KR19980060888A (ko) 1998-10-07

Similar Documents

Publication Publication Date Title
US6058063A (en) Integrated circuit memory devices having reduced power consumption requirements during standby mode operation
US6385127B1 (en) Synchronous semiconductor device and method for latching input signals
US6122215A (en) DRAM having a power supply voltage lowering circuit
US7319361B2 (en) Internal voltage generation circuit of a semiconductor device
KR100298584B1 (ko) 내부전원전압발생회로
US20080019204A1 (en) Apparatus and Method for Supplying Power in Semiconductor Device
US5455803A (en) Semiconductor device which operates at a frequency controlled by an external clock signal
US20040001386A1 (en) Deep power down control circuit
EP0665484A2 (en) Power reducing circuit for synchronous semiconductor device
US6606274B2 (en) Semiconductor memory device having function of supplying stable power supply voltage
US5956278A (en) Semiconductor circuit device with internal power supply circuit
US11449086B2 (en) Power voltage selection circuit
KR19990003680A (ko) 데이터 입출력 마스크 입력버퍼의 전류소모를 감소시키기 위한 제어부를 구비하는 동기식 반도체 메모리장치
US5754075A (en) Integrated circuits including power supply boosters and methods of operating same
US6683491B2 (en) Semiconductor integrated circuit
US5909402A (en) Circuit for driving/controlling sensing amplifier
US6188639B1 (en) Synchronous semiconductor memory
US7042794B2 (en) Address input buffer of differential amplification type in semiconductor memory device
US5940330A (en) Synchronous memory device having a plurality of clock input buffers
KR100235967B1 (ko) 노이즈 감소형 반도체 장치
US5966045A (en) Semiconductor device having a first stage input unit to which a potential is supplied from external and internal power supplies
US6134174A (en) Semiconductor memory for logic-hybrid memory
US5771198A (en) Source voltage generating circuit in semiconductor memory
US4870620A (en) Dynamic random access memory device with internal refresh
KR100192586B1 (ko) 반도체 메모리 장치의 전류 센스앰프

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee