JP3315998B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特に内部回路を制御するためのパルス信号を発生す
るパルス発生回路に関する。
り、特に内部回路を制御するためのパルス信号を発生す
るパルス発生回路に関する。
【０００２】
【従来の技術】ダイナミック型のランダムアクセスメモ
リ（ＤＲＡＭ）や読み出し専用メモリ（ＲＯＭ）などの
半導体メモリでは、アドレス信号が入力された後、その
アドレスで選択されるデータが出力するまでの間に内部
回路で各種のパルス信号を発生させてメモリ動作の制御
に用いるアドレス遷移検出（Address Transition Detec
tion；ＡＴＤ）技術を採用している。つまり、アドレス
信号が切り換ったのに同期して、または、チップイネー
ブル信号／ＣＥが活性化してチップがアクティブ状態に
なったのに同期してパルス信号をチップ内部で発生さ
せ、このパルス信号により、信号線の電位のイコライズ
制御、センスアンプ動作の制御、出力制御などのタイミ
ング制御を行うことにより、メモリ動作の高速化、安定
化を実現している。
リ（ＤＲＡＭ）や読み出し専用メモリ（ＲＯＭ）などの
半導体メモリでは、アドレス信号が入力された後、その
アドレスで選択されるデータが出力するまでの間に内部
回路で各種のパルス信号を発生させてメモリ動作の制御
に用いるアドレス遷移検出（Address Transition Detec
tion；ＡＴＤ）技術を採用している。つまり、アドレス
信号が切り換ったのに同期して、または、チップイネー
ブル信号／ＣＥが活性化してチップがアクティブ状態に
なったのに同期してパルス信号をチップ内部で発生さ
せ、このパルス信号により、信号線の電位のイコライズ
制御、センスアンプ動作の制御、出力制御などのタイミ
ング制御を行うことにより、メモリ動作の高速化、安定
化を実現している。
【０００３】上記ＡＴＤ技術に用いられるパルス発生回
路は、一般的にＲＣ（抵抗・容量）による遅延を用いて
パルス幅を決定しており、その一例を図５に示し、その
動作タイミングの一例を図６に示している。
路は、一般的にＲＣ（抵抗・容量）による遅延を用いて
パルス幅を決定しており、その一例を図５に示し、その
動作タイミングの一例を図６に示している。
【０００４】図５のパルス発生回路５０は、入力信号を
二入力ノアゲート５１の一方の入力端に入力し、上記入
力信号をＲＣ遅延回路５２により所定時間ｔ1 遅延させ
ると共に反転させた信号を上記ノアゲート５１の他方の
入力端に入力することにより、入力信号の立ち下がりに
同期してパルス幅ｔ1 を持つパルス信号を出力する。こ
の場合、ＲＣ遅延回路５２は、奇数段のインバータＩＶ
…および例えば初段のインバータの出力ノードと接地電
位（ＶSS）ノードとの間に接続された容量Ｃからなる。
そして、上記初段のインバータの駆動力（つまり、使用
しているトランジスタのオン抵抗）と容量Ｃの値を調節
することにより、遅延時間ｔ1 を任意に設定することに
より、パルス発生回路５０から出力するパルス信号のパ
ルス幅ｔ1 を任意に設定することができる。ところで、
上記したようなパルス発生回路５０によるパルス信号発
生時のチップ内部の電源ノイズについて考える。まず、
／ＣＥ信号が活性化することによりチップがスタンバイ
状態からアクティブ状態に変化した場合を考える。
二入力ノアゲート５１の一方の入力端に入力し、上記入
力信号をＲＣ遅延回路５２により所定時間ｔ1 遅延させ
ると共に反転させた信号を上記ノアゲート５１の他方の
入力端に入力することにより、入力信号の立ち下がりに
同期してパルス幅ｔ1 を持つパルス信号を出力する。こ
の場合、ＲＣ遅延回路５２は、奇数段のインバータＩＶ
…および例えば初段のインバータの出力ノードと接地電
位（ＶSS）ノードとの間に接続された容量Ｃからなる。
そして、上記初段のインバータの駆動力（つまり、使用
しているトランジスタのオン抵抗）と容量Ｃの値を調節
することにより、遅延時間ｔ1 を任意に設定することに
より、パルス発生回路５０から出力するパルス信号のパ
ルス幅ｔ1 を任意に設定することができる。ところで、
上記したようなパルス発生回路５０によるパルス信号発
生時のチップ内部の電源ノイズについて考える。まず、
／ＣＥ信号が活性化することによりチップがスタンバイ
状態からアクティブ状態に変化した場合を考える。
【０００５】一般的には、スタンバイ時には、電流消費
を抑制するために、直流電流を消費する回路は／ＣＥ信
号によりディセーブル状態に制御されているが、これら
の回路は、チップがアクティブ状態になると一斉に動作
を開始する。この時、通常動作時を上回るピーク的な電
流が電源から供給されることになり、電源線の寄生抵抗
による電源値の電圧降下（電源ノイズ）が発生する。
を抑制するために、直流電流を消費する回路は／ＣＥ信
号によりディセーブル状態に制御されているが、これら
の回路は、チップがアクティブ状態になると一斉に動作
を開始する。この時、通常動作時を上回るピーク的な電
流が電源から供給されることになり、電源線の寄生抵抗
による電源値の電圧降下（電源ノイズ）が発生する。
【０００６】アドレス信号入力の変化時も、アドレス入
力回路、アドレスデコーダなどが順次動作するので、上
記したような／ＣＥ信号が活性化した時と同様に、程度
の差はあるが、ピーク電流による電源ノイズが発生す
る。
力回路、アドレスデコーダなどが順次動作するので、上
記したような／ＣＥ信号が活性化した時と同様に、程度
の差はあるが、ピーク電流による電源ノイズが発生す
る。
【０００７】上記した電源線の電圧降下による電源ノイ
ズは、半導体メモリにおける回路規模によるピーク電流
値や、電源線の長さ、幅により決まる寄生抵抗値などに
より異なる。一般的に、メモリ容量が増えると、回路規
模も大きくなり、チップサイズの増加により電源線も長
くなるので、電圧降下は増大する傾向にある。
ズは、半導体メモリにおける回路規模によるピーク電流
値や、電源線の長さ、幅により決まる寄生抵抗値などに
より異なる。一般的に、メモリ容量が増えると、回路規
模も大きくなり、チップサイズの増加により電源線も長
くなるので、電圧降下は増大する傾向にある。
【０００８】次に、前述したＲＣ遅延回路５２に電源を
供給している電源線に電源ノイズによる電圧降下が生じ
た場合について、説明の簡単化のため、図７に示すよう
に、初段のＣＭＯＳインバータＩＶ、容量Ｃのみを抜き
出して考える。
供給している電源線に電源ノイズによる電圧降下が生じ
た場合について、説明の簡単化のため、図７に示すよう
に、初段のＣＭＯＳインバータＩＶ、容量Ｃのみを抜き
出して考える。
【０００９】図７の回路において、ＣＭＯＳインバータ
ＩＶは、ＶCCノードと出力ノードとの間にＰＭＯＳトラ
ンジスタＴＰのソース・ドレイン間が接続されており、
出力ノードとＶSSノードとの間にＮＭＯＳトランジスタ
ＴＮのドレイン・ソース間が接続されている。
ＩＶは、ＶCCノードと出力ノードとの間にＰＭＯＳトラ
ンジスタＴＰのソース・ドレイン間が接続されており、
出力ノードとＶSSノードとの間にＮＭＯＳトランジスタ
ＴＮのドレイン・ソース間が接続されている。
【００１０】いま、入力信号が“Ｈ”レベルから“Ｌ”
レベルに変化することによって出力信号が“Ｌ”レベル
から“Ｈ”レベルに変化した場合、ＮＭＯＳトランジス
タＴＮがオン状態からオフ状態、ＰＭＯＳトランジスタ
ＴＰがオフ状態からオン状態に反転する。これにより、
ＶCCノードからのＰＭＯＳトランジスタＴＰを経た電流
Ｉp が容量Ｃに流れる。ここでは、説明の簡単化のた
め、ＶCCノード・ＶSSノード間に流れる貫通電流を無視
するものとする。
レベルに変化することによって出力信号が“Ｌ”レベル
から“Ｈ”レベルに変化した場合、ＮＭＯＳトランジス
タＴＮがオン状態からオフ状態、ＰＭＯＳトランジスタ
ＴＰがオフ状態からオン状態に反転する。これにより、
ＶCCノードからのＰＭＯＳトランジスタＴＰを経た電流
Ｉp が容量Ｃに流れる。ここでは、説明の簡単化のた
め、ＶCCノード・ＶSSノード間に流れる貫通電流を無視
するものとする。
【００１１】上記したように入力信号が“Ｌ”レベルに
なった瞬間、出力信号は“Ｌ”レベル（ＶSS）のままで
ある。この場合に、ＶCC＝５Ｖとすると、ＰＭＯＳトラ
ンジスタＴＰのゲート・ソース間電圧Ｖgsは−５Ｖ、ド
レイン・ソース間電圧Ｖdsは−５Ｖとなり、ＰＭＯＳト
ランジスタＴＰは五極管動作を行う。これにより、ＰＭ
ＯＳトランジスタＴＰの電流Ｉp は、（Ｖgs−Ｖthp ）
2 に比例することになる（Ｖthp はＰＭＯＳトランジス
タＴＰの閾値電圧）。上記電流Ｉp により容量Ｃが充電
され、出力信号のレベルがＶSSから上昇すると、ＰＭＯ
ＳトランジスタＴＰは次第に三極管動作に移行するが、
容量Ｃの初期充電はＰＭＯＳトランジスタＴＰの五極管
動作による駆動電流Ｉp で行われる。
なった瞬間、出力信号は“Ｌ”レベル（ＶSS）のままで
ある。この場合に、ＶCC＝５Ｖとすると、ＰＭＯＳトラ
ンジスタＴＰのゲート・ソース間電圧Ｖgsは−５Ｖ、ド
レイン・ソース間電圧Ｖdsは−５Ｖとなり、ＰＭＯＳト
ランジスタＴＰは五極管動作を行う。これにより、ＰＭ
ＯＳトランジスタＴＰの電流Ｉp は、（Ｖgs−Ｖthp ）
2 に比例することになる（Ｖthp はＰＭＯＳトランジス
タＴＰの閾値電圧）。上記電流Ｉp により容量Ｃが充電
され、出力信号のレベルがＶSSから上昇すると、ＰＭＯ
ＳトランジスタＴＰは次第に三極管動作に移行するが、
容量Ｃの初期充電はＰＭＯＳトランジスタＴＰの五極管
動作による駆動電流Ｉp で行われる。
【００１２】ここで、ＶCCが５Ｖから例えば４Ｖに低下
した場合を考える。この場合、ＰＭＯＳトランジスタＴ
Ｐのゲート・ソース間電圧Ｖgsは−５Ｖから−４Ｖに低
下し、Ｖthp ＝−１であるとすると、ＰＭＯＳトランジ
スタＴＰの電流Ｉp は、（−４＋１）2 ／（−５＋１）
2 ＝９／１６に減少する。
した場合を考える。この場合、ＰＭＯＳトランジスタＴ
Ｐのゲート・ソース間電圧Ｖgsは−５Ｖから−４Ｖに低
下し、Ｖthp ＝−１であるとすると、ＰＭＯＳトランジ
スタＴＰの電流Ｉp は、（−４＋１）2 ／（−５＋１）
2 ＝９／１６に減少する。
【００１３】一方、上記ＰＭＯＳトランジスタＴＰの電
流Ｉp が供給するべき電荷量は、容量Ｃ（但し、他の寄
生容量は無視できるものとする）に蓄えられる電荷量に
ほぼ等しいので、ＶCCの低下に応じて４／５になる。
流Ｉp が供給するべき電荷量は、容量Ｃ（但し、他の寄
生容量は無視できるものとする）に蓄えられる電荷量に
ほぼ等しいので、ＶCCの低下に応じて４／５になる。
【００１４】よって、図７の回路のＲＣ遅延時間は、前
記駆動電流Ｉp が減少することにより、（４／５）÷
（９／１６）＝６４／４５に大きくなる（ここでは、容
量Ｃ以外の寄生容量、インバータＩＶの貫通電流を無視
しているが、定性的には、上記と同様のことが言え
る）。簡単に言えば、インバータＩＶの電源電圧の降下
は、駆動すべき負荷の軽減よりも駆動電流Ｉp の減少に
大きく影響し、遅延時間に大きく影響する。
記駆動電流Ｉp が減少することにより、（４／５）÷
（９／１６）＝６４／４５に大きくなる（ここでは、容
量Ｃ以外の寄生容量、インバータＩＶの貫通電流を無視
しているが、定性的には、上記と同様のことが言え
る）。簡単に言えば、インバータＩＶの電源電圧の降下
は、駆動すべき負荷の軽減よりも駆動電流Ｉp の減少に
大きく影響し、遅延時間に大きく影響する。
【００１５】従って、図５のパルス発生回路５０におい
ては、図６中に点線で示すように、入力信号が“Ｌ”レ
ベルになっている期間に電源ノイズによる電圧降下が生
じた場合、パルス信号のパルス幅が所望値ｔ1 よりも長
目になってしまうという問題がある。上記電源ノイズの
影響が常に一定であれば、出力信号のパルス幅も常に一
定の長さだけ長くなることになるが、実際の電源ノイズ
の大きさや波形は、アドレス信号の切り換わりの本数な
ど、その時々の状況で変化するので、パルス信号のパル
ス幅がばらつくことになる。
ては、図６中に点線で示すように、入力信号が“Ｌ”レ
ベルになっている期間に電源ノイズによる電圧降下が生
じた場合、パルス信号のパルス幅が所望値ｔ1 よりも長
目になってしまうという問題がある。上記電源ノイズの
影響が常に一定であれば、出力信号のパルス幅も常に一
定の長さだけ長くなることになるが、実際の電源ノイズ
の大きさや波形は、アドレス信号の切り換わりの本数な
ど、その時々の状況で変化するので、パルス信号のパル
ス幅がばらつくことになる。
【００１６】上記パルス信号は、内部回路の信号線の電
位のイコライズ、センスアンプの制御、出力の制御など
のタイミングを含んだ信号制御に用いられるので、その
パルス幅がばらつくと、メモリのアクセスタイムの劣化
を招いたり、ばらつきの程度によってはチップの誤動作
などを生じるという問題がある。
位のイコライズ、センスアンプの制御、出力の制御など
のタイミングを含んだ信号制御に用いられるので、その
パルス幅がばらつくと、メモリのアクセスタイムの劣化
を招いたり、ばらつきの程度によってはチップの誤動作
などを生じるという問題がある。
【００１７】
【発明が解決しようとする課題】上記したように従来の
半導体記憶装置は、パルス発生回路から出力する内部回
路制御用のパルス信号のパルス幅が電源ノイズの影響を
受けてばらつき、メモリのアクセスタイムの劣化を招い
たり、チップの誤動作などを生じるという問題があっ
た。
半導体記憶装置は、パルス発生回路から出力する内部回
路制御用のパルス信号のパルス幅が電源ノイズの影響を
受けてばらつき、メモリのアクセスタイムの劣化を招い
たり、チップの誤動作などを生じるという問題があっ
た。
【００１８】本発明は上記の問題点を解決すべくなされ
たもので、パルス発生回路から出力する内部回路制御用
のパルス信号のパルス幅が電源ノイズの影響を受け難く
なり、メモリのアクセスタイムの安定化、チップ動作の
安定化を図り得る半導体記憶装置を提供することを目的
とする。
たもので、パルス発生回路から出力する内部回路制御用
のパルス信号のパルス幅が電源ノイズの影響を受け難く
なり、メモリのアクセスタイムの安定化、チップ動作の
安定化を図り得る半導体記憶装置を提供することを目的
とする。
【００１９】
【課題を解決するための手段】本発明の半導体記憶装置
は、チップ上の電源供給用パッドまたはリードフレーム
あるいは外部電源ピンから分岐して設けられた出力回路
用電源線および内部回路用電源線と、メモリセルアレイ
及びセンスアンプを有し、前記内部回路用電源線から電
源が供給される内部回路と、前記出力回路用電源線から
電源が供給され、前記メモリセルアレイから読み出され
て前記センスアンプでセンス増幅された読み出しデータ
を出力する出力回路と、前記出力回路用電源線から電源
が供給され、アドレス信号入力の変化あるいはチップイ
ネーブル信号入力の活性化を検出して所定のパルス幅を
持つ内部回路制御用のパルス信号を発生するパルス発生
回路と、上記パルス信号を用いてラッチ信号を発生し、
直前のアドレス信号入力に対応する読み出しデータを、
少なくとも前記アドレス信号入力の変化に対応する読み
出しデータが前記センスアンプから出力されるまでの時
間保持して出力し続ける出力データラッチ制御回路とを
具備することを特徴とする。
は、チップ上の電源供給用パッドまたはリードフレーム
あるいは外部電源ピンから分岐して設けられた出力回路
用電源線および内部回路用電源線と、メモリセルアレイ
及びセンスアンプを有し、前記内部回路用電源線から電
源が供給される内部回路と、前記出力回路用電源線から
電源が供給され、前記メモリセルアレイから読み出され
て前記センスアンプでセンス増幅された読み出しデータ
を出力する出力回路と、前記出力回路用電源線から電源
が供給され、アドレス信号入力の変化あるいはチップイ
ネーブル信号入力の活性化を検出して所定のパルス幅を
持つ内部回路制御用のパルス信号を発生するパルス発生
回路と、上記パルス信号を用いてラッチ信号を発生し、
直前のアドレス信号入力に対応する読み出しデータを、
少なくとも前記アドレス信号入力の変化に対応する読み
出しデータが前記センスアンプから出力されるまでの時
間保持して出力し続ける出力データラッチ制御回路とを
具備することを特徴とする。
【００２０】また、本発明の半導体記憶装置は、チップ
上の電源供給用パッドまたはリードフレームあるいは外
部電源ピンから分岐して設けられた出力回路用電源線お
よび内部回路用電源線と、メモリセルアレイ及びセンス
アンプを有し、前記内部回路用電源線から電源が供給さ
れる内部回路と、前記出力回路用電源線から電源が供給
され、前記メモリセルアレイから読み出されて前記セン
スアンプでセンス増幅された読み出しデータを出力する
出力回路と、前記出力回路用電源線から電源が供給さ
れ、チップイネーブル信号入力の活性化を検出して所定
のパルス幅を持つ内部回路制御用及び出力制御用のパル
ス信号を発生するパルス発生回路と、上記パルス信号を
用いて、出力イネーブル信号を少なくとも前記アドレス
信号入力の変化に対応する読み出しデータが前記センス
アンプから出力されるまでの時間ディセーブル状態に保
ち、前記出力回路の出力をハイインピーダンス状態に保
持するように制御する出力制御回路とを具備することを
特徴とする。
上の電源供給用パッドまたはリードフレームあるいは外
部電源ピンから分岐して設けられた出力回路用電源線お
よび内部回路用電源線と、メモリセルアレイ及びセンス
アンプを有し、前記内部回路用電源線から電源が供給さ
れる内部回路と、前記出力回路用電源線から電源が供給
され、前記メモリセルアレイから読み出されて前記セン
スアンプでセンス増幅された読み出しデータを出力する
出力回路と、前記出力回路用電源線から電源が供給さ
れ、チップイネーブル信号入力の活性化を検出して所定
のパルス幅を持つ内部回路制御用及び出力制御用のパル
ス信号を発生するパルス発生回路と、上記パルス信号を
用いて、出力イネーブル信号を少なくとも前記アドレス
信号入力の変化に対応する読み出しデータが前記センス
アンプから出力されるまでの時間ディセーブル状態に保
ち、前記出力回路の出力をハイインピーダンス状態に保
持するように制御する出力制御回路とを具備することを
特徴とする。
【００２１】
【作用】内部回路制御用のパルス信号を受けて動作する
出力データラッチ制御回路あるいは出力制御回路の作用
により、正規のデータが出力回路に転送されてくるまで
の間に、誤った出力データを読み出したり、出力データ
が反転することによるノイズの発生やアクセスの遅れを
防止することが可能になる。
出力データラッチ制御回路あるいは出力制御回路の作用
により、正規のデータが出力回路に転送されてくるまで
の間に、誤った出力データを読み出したり、出力データ
が反転することによるノイズの発生やアクセスの遅れを
防止することが可能になる。
【００２２】しかも、出力回路用電源線および内部回路
用電源線が分岐配線されているので、出力回路用電源線
の電源ノイズは出力回路の出力データ切り換わり時に生
じ、内部回路用電源線の電源ノイズは内部回路動作時に
生じるようになる。
用電源線が分岐配線されているので、出力回路用電源線
の電源ノイズは出力回路の出力データ切り換わり時に生
じ、内部回路用電源線の電源ノイズは内部回路動作時に
生じるようになる。
【００２３】つまり、アドレス信号入力の切り換わり、
あるいは、チップイネーブル信号入力の活性化の直後
に、内部回路が動作すると内部回路用電源線が電圧降下
を起す。この時、出力回路は、直前のアドレス信号入力
に対応するメモリセルアレイからの読み出しデータを出
力し続けている、あるいは、出力をハイインピーダンス
状態に保持している。この時、出力回路用電源線の電源
電圧の揺れはなく、ラッチ信号が立下がった後、出力デ
ータの切り換わりの時点で出力回路用電源線が電圧降下
を起す。
あるいは、チップイネーブル信号入力の活性化の直後
に、内部回路が動作すると内部回路用電源線が電圧降下
を起す。この時、出力回路は、直前のアドレス信号入力
に対応するメモリセルアレイからの読み出しデータを出
力し続けている、あるいは、出力をハイインピーダンス
状態に保持している。この時、出力回路用電源線の電源
電圧の揺れはなく、ラッチ信号が立下がった後、出力デ
ータの切り換わりの時点で出力回路用電源線が電圧降下
を起す。
【００２４】従って、パルス信号の発生中は、出力回路
用電源線には電源ノイズが生じないことになり、パルス
発生回路は出力回路用電源線から電源が供給されるの
で、パルス信号のパルス幅が出力回路による電源ノイズ
の影響を受けてばらつくことはない。
用電源線には電源ノイズが生じないことになり、パルス
発生回路は出力回路用電源線から電源が供給されるの
で、パルス信号のパルス幅が出力回路による電源ノイズ
の影響を受けてばらつくことはない。
【００２５】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係る半導体
メモリの一部を示している。
に説明する。図１は、本発明の第１実施例に係る半導体
メモリの一部を示している。
【００２６】この半導体メモリは、標準的なＴＴＬ（ト
ランジスタ・トランジスタ・ロジック）出力の場合、出
力ピンの電流駆動能力をｍＡオーダーとする必要性か
ら、出力回路（出力バッファ）１１が十分な電流駆動能
力を持つように設計されている。この出力回路１１の出
力データ切り換わり時に流れる大電流により生じる電源
ノイズが他の内部回路１２に及ぼす影響を抑制するため
に、チップ上の電源供給用パッド１３（または、チップ
搭載用のリードフレームあるいは外部電源ピン）から出
力回路用電源線１４および内部回路用電源線１５の少な
くとも２本の電源線が分岐されて設けられている。この
ように２本の電源線を配線するとしても、各電源線の太
さをそれぞれ最適化設計することにより、全体として電
源線を細くすることが可能になる。
ランジスタ・トランジスタ・ロジック）出力の場合、出
力ピンの電流駆動能力をｍＡオーダーとする必要性か
ら、出力回路（出力バッファ）１１が十分な電流駆動能
力を持つように設計されている。この出力回路１１の出
力データ切り換わり時に流れる大電流により生じる電源
ノイズが他の内部回路１２に及ぼす影響を抑制するため
に、チップ上の電源供給用パッド１３（または、チップ
搭載用のリードフレームあるいは外部電源ピン）から出
力回路用電源線１４および内部回路用電源線１５の少な
くとも２本の電源線が分岐されて設けられている。この
ように２本の電源線を配線するとしても、各電源線の太
さをそれぞれ最適化設計することにより、全体として電
源線を細くすることが可能になる。
【００２７】上記出力回路１１は、出力回路用電源線１
４から電源が供給され、メモリセルアレイ１６から読み
出されてセンスアンプ１７により増幅された読み出しデ
ータを出力パッド２０に出力するものである。
４から電源が供給され、メモリセルアレイ１６から読み
出されてセンスアンプ１７により増幅された読み出しデ
ータを出力パッド２０に出力するものである。
【００２８】前記内部回路１２として、アドレス入力回
路（図示せず）、アドレスデコード回路（図示せず）、
前記メモリセルアレイ１６、センスアンプ１７などが設
けられている。
路（図示せず）、アドレスデコード回路（図示せず）、
前記メモリセルアレイ１６、センスアンプ１７などが設
けられている。
【００２９】パルス発生回路１８は、アドレス信号入力
の変化あるいはチップイネーブル信号／ＣＥ入力の活性
化を検出して所定のパルス幅を持つパルス信号を発生す
るものであり、例えば図５を参照して前述したような構
成を有する。
の変化あるいはチップイネーブル信号／ＣＥ入力の活性
化を検出して所定のパルス幅を持つパルス信号を発生す
るものであり、例えば図５を参照して前述したような構
成を有する。
【００３０】出力データラッチ制御回路１９は、上記パ
ルス発生回路１８から出力するラッチ信号ＬＡＴを用い
て、直前のアドレス信号入力に対応する読み出しデータ
を所定時間保持（ラッチ）して出力し続けるように制御
するものである。この所定時間とは、アドレス信号入力
が変化、あるいは、／ＣＥ信号入力の活性化した際に、
メモリセルアレイ１６における新たに選択されたアドレ
スのメモリセルから読み出されたデータ（正規のデー
タ）が検知され、出力回路１１に転送されてくるまでの
間である。この出力データラッチ制御回路１９は、例え
ば本願発明者らの発表に係る論文" A 62ns 16Mb CMOS E
PROM with Address Transition Detection Technique "
N.Ohtsuka et al., 1991 IEEE ISSCC DIGEST of TECHNI
CAL PAPERS Vol.34 に開示されており、その一例を図
２に示す。
ルス発生回路１８から出力するラッチ信号ＬＡＴを用い
て、直前のアドレス信号入力に対応する読み出しデータ
を所定時間保持（ラッチ）して出力し続けるように制御
するものである。この所定時間とは、アドレス信号入力
が変化、あるいは、／ＣＥ信号入力の活性化した際に、
メモリセルアレイ１６における新たに選択されたアドレ
スのメモリセルから読み出されたデータ（正規のデー
タ）が検知され、出力回路１１に転送されてくるまでの
間である。この出力データラッチ制御回路１９は、例え
ば本願発明者らの発表に係る論文" A 62ns 16Mb CMOS E
PROM with Address Transition Detection Technique "
N.Ohtsuka et al., 1991 IEEE ISSCC DIGEST of TECHNI
CAL PAPERS Vol.34 に開示されており、その一例を図
２に示す。
【００３１】図２において、クロックドインバータ２１
は、センスアンプ１７の出力信号が入力し、パルス発生
回路１８から出力するラッチ信号ＬＡＴにより動作が制
御されるものである。この場合、ＬＡＴ信号入力が非活
性レベル“Ｌ”の時にはセンスアンプ１７の出力信号を
反転させて出力し、ＬＡＴ信号入力が活性レベル“Ｈ”
の時には出力ノードがハイインピーダンス状態になる。
上記クロックドインバータ２１と出力回路１１との間に
出力制御回路２２が挿入されている。
は、センスアンプ１７の出力信号が入力し、パルス発生
回路１８から出力するラッチ信号ＬＡＴにより動作が制
御されるものである。この場合、ＬＡＴ信号入力が非活
性レベル“Ｌ”の時にはセンスアンプ１７の出力信号を
反転させて出力し、ＬＡＴ信号入力が活性レベル“Ｈ”
の時には出力ノードがハイインピーダンス状態になる。
上記クロックドインバータ２１と出力回路１１との間に
出力制御回路２２が挿入されている。
【００３２】以上説明した構成は公知であるが、本実施
例の半導体メモリでは、前記パルス発生回路１８および
出力データラッチ制御回路１９は、内部回路用電源線１
５からではなく、出力回路用電源線１４から電源が供給
されるように接続されており、その他の内部回路１２は
内部回路用電源線１５から電源が供給される。図３は、
図１の半導体メモリの動作例を示す各部の電圧波形図で
ある。次に、図１の半導体メモリにおいて、アドレス信
号入力の切り換わり時に出力データをラッチする場合の
動作例を簡単に説明する。
例の半導体メモリでは、前記パルス発生回路１８および
出力データラッチ制御回路１９は、内部回路用電源線１
５からではなく、出力回路用電源線１４から電源が供給
されるように接続されており、その他の内部回路１２は
内部回路用電源線１５から電源が供給される。図３は、
図１の半導体メモリの動作例を示す各部の電圧波形図で
ある。次に、図１の半導体メモリにおいて、アドレス信
号入力の切り換わり時に出力データをラッチする場合の
動作例を簡単に説明する。
【００３３】前回の読み出しデータが例えば“０”、今
回の読み出しデータも“０”である場合、アドレス信号
入力の切り換わりに同期してラッチ信号ＬＡＴが活性化
し（立上がり）、これにより出力回路１１が前回の読み
出しデータ“０”をラッチし、センスアンプ出力が不定
の間はセンスアンプ１７の出力によらずにラッチデータ
を出力し続ける。そして、正規の読み出しデータ“０”
が転送された段階でセンスアンプ出力を出力するように
なるので、出力データは“０”のままで一定であり、電
源ノイズは発生しない。そして、上記ラッチ信号ＬＡＴ
が立下がった時点で、出力回路１１は正規データをチッ
プ外部に出力する。
回の読み出しデータも“０”である場合、アドレス信号
入力の切り換わりに同期してラッチ信号ＬＡＴが活性化
し（立上がり）、これにより出力回路１１が前回の読み
出しデータ“０”をラッチし、センスアンプ出力が不定
の間はセンスアンプ１７の出力によらずにラッチデータ
を出力し続ける。そして、正規の読み出しデータ“０”
が転送された段階でセンスアンプ出力を出力するように
なるので、出力データは“０”のままで一定であり、電
源ノイズは発生しない。そして、上記ラッチ信号ＬＡＴ
が立下がった時点で、出力回路１１は正規データをチッ
プ外部に出力する。
【００３４】即ち、出力データラッチ制御回路１９の作
用により、正規のデータが出力回路１１に転送されてく
るまでの間に、誤った出力データを読み出したり、出力
データが反転することによるノイズの発生やアクセスの
遅れを防止することが可能になる。
用により、正規のデータが出力回路１１に転送されてく
るまでの間に、誤った出力データを読み出したり、出力
データが反転することによるノイズの発生やアクセスの
遅れを防止することが可能になる。
【００３５】もし、このような出力データラッチ制御回
路１９がない場合には、前回の読み出しデータが
“０”、今回の読み出しデータも“０”であるにも拘ら
ず、データ検知までの間にデータ読み出し用センスアン
プ１７の出力が“１”に反転した場合、出力データが
“０”→“１”→“０”と変化してグリッチを出力し、
これに伴って大量の出力電流が流れることにより大きな
電源ノイズが生じ、これにより正規データ“０”の読み
出しが阻害されるおそれがある。
路１９がない場合には、前回の読み出しデータが
“０”、今回の読み出しデータも“０”であるにも拘ら
ず、データ検知までの間にデータ読み出し用センスアン
プ１７の出力が“１”に反転した場合、出力データが
“０”→“１”→“０”と変化してグリッチを出力し、
これに伴って大量の出力電流が流れることにより大きな
電源ノイズが生じ、これにより正規データ“０”の読み
出しが阻害されるおそれがある。
【００３６】ところで、上記した出力データラッチ制御
回路１９は、ラッチ信号ＬＡＴを用いて出力データをラ
ッチするので、出力回路１１による電源ノイズの影響を
受けてラッチ信号ＬＡＴのパルス幅がばらつくと、出力
データのラッチ制御に対しても問題となるが、本実施例
では、次に述べるような理由によりラッチ信号ＬＡＴ信
号のパルス幅のばらつきが防止される。
回路１９は、ラッチ信号ＬＡＴを用いて出力データをラ
ッチするので、出力回路１１による電源ノイズの影響を
受けてラッチ信号ＬＡＴのパルス幅がばらつくと、出力
データのラッチ制御に対しても問題となるが、本実施例
では、次に述べるような理由によりラッチ信号ＬＡＴ信
号のパルス幅のばらつきが防止される。
【００３７】即ち、出力回路用電源線１４および内部回
路用電源線１５が分岐配線されていると、出力回路用電
源線１４の電源ノイズは出力回路１１の出力データ切り
換わり時に生じ、内部回路用電源線１５の電源ノイズは
内部回路１２の動作時に生じるようになる。
路用電源線１５が分岐配線されていると、出力回路用電
源線１４の電源ノイズは出力回路１１の出力データ切り
換わり時に生じ、内部回路用電源線１５の電源ノイズは
内部回路１２の動作時に生じるようになる。
【００３８】従って、前記したようなアドレス信号入力
の切り換わり直後、アドレス入力回路、アドレスデコー
ド回路、メモリセルアレイ中のワード線選択駆動回路
（図示せず）、センスアンプ１７などの内部回路１２が
動作すると、内部回路用電源線１５が電圧降下を起す。
この時、出力回路１１は、直前のアドレス信号入力に対
応するメモリセルアレイ１６からの読み出しデータを出
力し続けているので、出力回路用電源線１４の電源電圧
の揺れはなく、ラッチ信号ＬＡＴが立下がった後、出力
データの切り換わりの時点で出力回路用電源線１４が電
圧降下を起す。
の切り換わり直後、アドレス入力回路、アドレスデコー
ド回路、メモリセルアレイ中のワード線選択駆動回路
（図示せず）、センスアンプ１７などの内部回路１２が
動作すると、内部回路用電源線１５が電圧降下を起す。
この時、出力回路１１は、直前のアドレス信号入力に対
応するメモリセルアレイ１６からの読み出しデータを出
力し続けているので、出力回路用電源線１４の電源電圧
の揺れはなく、ラッチ信号ＬＡＴが立下がった後、出力
データの切り換わりの時点で出力回路用電源線１４が電
圧降下を起す。
【００３９】つまり、ラッチ信号ＬＡＴの発生中は、出
力回路用電源線１４には電源ノイズが生じないことにな
り、パルス発生回路１８は出力回路用電源線１４から電
源が供給されるので、ラッチ信号ＬＡＴのパルス幅が出
力回路１１による電源ノイズの影響を受けてばらつくこ
とはなくなる。
力回路用電源線１４には電源ノイズが生じないことにな
り、パルス発生回路１８は出力回路用電源線１４から電
源が供給されるので、ラッチ信号ＬＡＴのパルス幅が出
力回路１１による電源ノイズの影響を受けてばらつくこ
とはなくなる。
【００４０】上記パルス発生回路１８から出力するパル
ス信号は、出力データラッチのタイミング制御だけでな
く、内部回路信号線（例えばセンスアンプ１７の入力側
のセンス線対）の電位のイコライズ、センスアンプ動作
のタイミング制御などにも用いられるので、これらのタ
イミング制御のばらつきが防止されることにより、メモ
リのアクセスタイムの安定化、チップ動作の安定化が可
能になる。なお、図１の半導体メモリが／ＣＥ信号入力
の活性化により出力データをラッチする場合も、上記し
た動作例とほぼ同様の動作が行われる。図４は、本発明
の第２実施例に係る半導体メモリの一部を示している。
ス信号は、出力データラッチのタイミング制御だけでな
く、内部回路信号線（例えばセンスアンプ１７の入力側
のセンス線対）の電位のイコライズ、センスアンプ動作
のタイミング制御などにも用いられるので、これらのタ
イミング制御のばらつきが防止されることにより、メモ
リのアクセスタイムの安定化、チップ動作の安定化が可
能になる。なお、図１の半導体メモリが／ＣＥ信号入力
の活性化により出力データをラッチする場合も、上記し
た動作例とほぼ同様の動作が行われる。図４は、本発明
の第２実施例に係る半導体メモリの一部を示している。
【００４１】この半導体メモリは、第１実施例の半導体
メモリと比べて、パルス発生回路１８ａは／ＣＥ信号入
力の活性化を検出して出力制御用パルス信号を発生する
点、出力データラッチ制御回路１９が省略されている
点、出力制御回路３１を有する点が異なり、その他は同
じであるので図１中と同一符号を付している。
メモリと比べて、パルス発生回路１８ａは／ＣＥ信号入
力の活性化を検出して出力制御用パルス信号を発生する
点、出力データラッチ制御回路１９が省略されている
点、出力制御回路３１を有する点が異なり、その他は同
じであるので図１中と同一符号を付している。
【００４２】上記出力制御回路３１は、／ＣＥ信号がア
クティブ状態になり、チップがスタンバイ状態からアク
ティブ状態に切り換わった際、正規のデータが出力回路
１１に転送されるまでの間、パルス発生回路１８ａから
の出力制御用パルス信号を用いて出力イネーブル信号／
ＯＥを所定時間ディセーブル状態に保ち（／ＯＥ信号が
イネーブル状態になるまでの時間を遅延させる）、出力
回路１１の出力をハイインピーダンス状態に保持するよ
うに制御するものである。
クティブ状態になり、チップがスタンバイ状態からアク
ティブ状態に切り換わった際、正規のデータが出力回路
１１に転送されるまでの間、パルス発生回路１８ａから
の出力制御用パルス信号を用いて出力イネーブル信号／
ＯＥを所定時間ディセーブル状態に保ち（／ＯＥ信号が
イネーブル状態になるまでの時間を遅延させる）、出力
回路１１の出力をハイインピーダンス状態に保持するよ
うに制御するものである。
【００４３】このような出力制御回路３１の作用によ
り、前述した出力データラッチ制御回路１９と同様に、
正規のデータが出力回路１１に転送されてくるまでの間
に、誤った出力データを読み出したり、出力データが反
転することによるノイズの発生やアクセスの遅れを防止
することが可能になる。
り、前述した出力データラッチ制御回路１９と同様に、
正規のデータが出力回路１１に転送されてくるまでの間
に、誤った出力データを読み出したり、出力データが反
転することによるノイズの発生やアクセスの遅れを防止
することが可能になる。
【００４４】上記したように出力制御用パルス信号を用
いて出力制御を行う出力制御回路３１を用いるフィルタ
ー技術自体は公知であるが、本実施例では、第１実施例
と同様に、パルス発生回路１８ａおよび出力制御回路３
１の電源が出力回路用電源線１４から供給されるので、
上記パルス信号のパルス幅が出力回路１１による電源ノ
イズの影響を受けなくなる。
いて出力制御を行う出力制御回路３１を用いるフィルタ
ー技術自体は公知であるが、本実施例では、第１実施例
と同様に、パルス発生回路１８ａおよび出力制御回路３
１の電源が出力回路用電源線１４から供給されるので、
上記パルス信号のパルス幅が出力回路１１による電源ノ
イズの影響を受けなくなる。
【００４５】
【発明の効果】上述したように本発明の半導体記憶装置
によれば、パルス発生回路から出力する内部回路制御用
のパルス信号のパルス幅が出力回路による電源ノイズの
影響を受け難くなり、メモリのアクセスタイムの安定
化、チップ動作の安定化を図ることができる。
によれば、パルス発生回路から出力する内部回路制御用
のパルス信号のパルス幅が出力回路による電源ノイズの
影響を受け難くなり、メモリのアクセスタイムの安定
化、チップ動作の安定化を図ることができる。
【図１】本発明の第１実施例に係る半導体メモリの一部
を示すブロック図。
を示すブロック図。
【図２】図１中の出力データラッチ制御回路の一例を示
す回路図。
す回路図。
【図３】図１の半導体メモリの動作例を示す各部の電圧
波形図。
波形図。
【図４】本発明の第２実施例に係る半導体メモリの一部
を示すブロック図。
を示すブロック図。
【図５】従来の半導体メモリのパルス発生回路の一例を
示す回路図。
示す回路図。
【図６】図５のパルス発生回路の動作例を示すタイミン
グ波形図。
グ波形図。
【図７】図５のパルス発生回路の初段のＣＭＯＳインバ
ータおよび容量を抜き出して示す回路図。
ータおよび容量を抜き出して示す回路図。
１１…出力回路、１２…内部回路、１３…電源供給用パ
ッド、１４…出力回路用電源線、１５…内部回路用電源
線、１６…メモリセルアレイ、１７…センスアンプ、１
８、１８ａ…パルス発生回路、１９…出力データラッチ
制御回路、２０…出力パッド、３１…出力制御回路。
ッド、１４…出力回路用電源線、１５…内部回路用電源
線、１６…メモリセルアレイ、１７…センスアンプ、１
８、１８ａ…パルス発生回路、１９…出力データラッチ
制御回路、２０…出力パッド、３１…出力制御回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｇ１１Ｃ 11/34 ３５４Ｑ (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 17/00 G11C 11/34
Claims (4)
- 【請求項１】 チップ上の電源供給用パッドまたはリー
ドフレームあるいは外部電源ピンから分岐して設けられ
た出力回路用電源線および内部回路用電源線と、メモリセルアレイ及びセンスアンプを有し、前記内部回
路用電源線から電源が供給される内部回路と、 前記出力回路用電源線から電源が供給され、前記メモリ
セルアレイから読み出されて前記センスアンプでセンス
増幅された読み出しデータを出力する出力回路と、 前記出力回路用電源線から電源が供給され、アドレス信
号入力の変化あるいはチップイネーブル信号入力の活性
化を検出して所定のパルス幅を持つ内部回路制御用のパ
ルス信号を発生するパルス発生回路と、 上記パルス信号を用いてラッチ信号を発生し、直前のア
ドレス信号入力に対応する読み出しデータを、少なくと
も前記アドレス信号入力の変化に対応する読み出しデー
タが前記センスアンプから出力されるまでの時間保持し
て出力し続ける出力データラッチ制御回路とを具備する
ことを特徴とする半導体記憶装置。 - 【請求項２】 チップ上の電源供給用パッドまたはリー
ドフレームあるいは外部電源ピンから分岐して設けられ
た出力回路用電源線および内部回路用電源線と、メモリセルアレイ及びセンスアンプを有し、前記内部回
路用電源線から電源が供給される内部回路と、 前記出力回路用電源線から電源が供給され、前記メモリ
セルアレイから読み出されて前記センスアンプでセンス
増幅された読み出しデータを出力する出力回路と、 前記出力回路用電源線から電源が供給され、チップイネ
ーブル信号入力の活性化を検出して所定のパルス幅を持
つ内部回路制御用及び出力制御用のパルス信号を発生す
るパルス発生回路と、 上記パルス信号を用いて、出力イネーブル信号を少なく
とも前記アドレス信号入力の変化に対応する読み出しデ
ータが前記センスアンプから出力されるまでの時間ディ
セーブル状態に保ち、前記出力回路の出力をハイインピ
ーダンス状態に保持するように制御する出力制御回路と
を具備することを特徴とする半導体記憶装置。 - 【請求項３】 前記出力データラッチ制御回路は、前記
出力回路用電源線から電源が供給されることを特徴とす
る請求項１に記載の半導体記憶装置。 - 【請求項４】 前記出力制御回路は、前記出力回路用電
源線から電源が供給されることを特徴とする請求項２に
記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10274892A JP3315998B2 (ja) | 1992-04-22 | 1992-04-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10274892A JP3315998B2 (ja) | 1992-04-22 | 1992-04-22 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05298897A JPH05298897A (ja) | 1993-11-12 |
| JP3315998B2 true JP3315998B2 (ja) | 2002-08-19 |
Family
ID=14335849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10274892A Expired - Lifetime JP3315998B2 (ja) | 1992-04-22 | 1992-04-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3315998B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69419723T2 (de) * | 1994-02-18 | 1999-12-02 | Stmicroelectronics S.R.L., Agrate Brianza | Verfahren und Schaltung zum Unterdrücken von Datenladerauschen in nichtflüchtigen Speichern |
| EP0678869B1 (en) * | 1994-02-18 | 1999-07-07 | STMicroelectronics S.r.l. | Method and circuit for timing the loading of non-volatile memory output data. |
-
1992
- 1992-04-22 JP JP10274892A patent/JP3315998B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05298897A (ja) | 1993-11-12 |
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