JPH05298897A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH05298897A
JPH05298897A JP10274892A JP10274892A JPH05298897A JP H05298897 A JPH05298897 A JP H05298897A JP 10274892 A JP10274892 A JP 10274892A JP 10274892 A JP10274892 A JP 10274892A JP H05298897 A JPH05298897 A JP H05298897A
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Abstract

(57)【要約】 【目的】半導体メモリのアドレス信号入力の変化時ある
いは/CE信号の活性化時に発生する電源ノイズの内部
回路制御用のパルス信号のパルス幅に対する影響を少な
くする。 【構成】半導体メモリのチップ上の電源パッド13から
分岐された出力回路用電源線14および内部回路用電源
線15と、出力回路用電源線から電源が供給される出力
回路11と、内部回路用電源線から電源が供給される内
部回路12と、出力回路用電源線から電源が供給され、
アドレス信号入力の変化あるいは/CE信号の活性化を
検出して内部回路制御用のパルス信号を発生する回路1
8と、パルス信号を用いてラッチ信号を発生し、直前の
アドレス信号入力に対応する読み出しデータを所定時間
保持して出力し続けるように制御する回路19とを具備
することを特徴とする。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特に内部回路を制御するためのパルス信号を発生す
るパルス発生回路に関する。
【0002】
【従来の技術】ダイナミック型のランダムアクセスメモ
リ(DRAM)や読み出し専用メモリ(ROM)などの
半導体メモリでは、アドレス信号が入力された後、その
アドレスで選択されるデータが出力するまでの間に内部
回路で各種のパルス信号を発生させてメモリ動作の制御
に用いるアドレス遷移検出(Address Transition Detec
tion;ATD)技術を採用している。つまり、アドレス
信号が切り換ったのに同期して、または、チップイネー
ブル信号/CEが活性化してチップがアクティブ状態に
なったのに同期してパルス信号をチップ内部で発生さ
せ、このパルス信号により、信号線の電位のイコライズ
制御、センスアンプ動作の制御、出力制御などのタイミ
ング制御を行うことにより、メモリ動作の高速化、安定
化を実現している。
【0003】上記ATD技術に用いられるパルス発生回
路は、一般的にRC(抵抗・容量)による遅延を用いて
パルス幅を決定しており、その一例を図5に示し、その
動作タイミングの一例を図6に示している。
【0004】図5のパルス発生回路50は、入力信号を
二入力ノアゲート51の一方の入力端に入力し、上記入
力信号をRC遅延回路52により所定時間t1 遅延させ
ると共に反転させた信号を上記ノアゲート51の他方の
入力端に入力することにより、入力信号の立ち下がりに
同期してパルス幅t1 を持つパルス信号を出力する。こ
の場合、RC遅延回路52は、奇数段のインバータIV
…および例えば初段のインバータの出力ノードと接地電
位(VSS)ノードとの間に接続された容量Cからなる。
そして、上記初段のインバータの駆動力(つまり、使用
しているトランジスタのオン抵抗)と容量Cの値を調節
することにより、遅延時間t1 を任意に設定することに
より、パルス発生回路50から出力するパルス信号のパ
ルス幅t1 を任意に設定することができる。ところで、
上記したようなパルス発生回路50によるパルス信号発
生時のチップ内部の電源ノイズについて考える。まず、
/CE信号が活性化することによりチップがスタンバイ
状態からアクティブ状態に変化した場合を考える。
【0005】一般的には、スタンバイ時には、電流消費
を抑制するために、直流電流を消費する回路は/CE信
号によりディセーブル状態に制御されているが、これら
の回路は、チップがアクティブ状態になると一斉に動作
を開始する。この時、通常動作時を上回るピーク的な電
流が電源から供給されることになり、電源線の寄生抵抗
による電源値の電圧降下(電源ノイズ)が発生する。
【0006】アドレス信号入力の変化時も、アドレス入
力回路、アドレスデコーダなどが順次動作するので、上
記したような/CE信号が活性化した時と同様に、程度
の差はあるが、ピーク電流による電源ノイズが発生す
る。
【0007】上記した電源線の電圧降下による電源ノイ
ズは、半導体メモリにおける回路規模によるピーク電流
値や、電源線の長さ、幅により決まる寄生抵抗値などに
より異なる。一般的に、メモリ容量が増えると、回路規
模も大きくなり、チップサイズの増加により電源線も長
くなるので、電圧降下は増大する傾向にある。
【0008】次に、前述したRC遅延回路52に電源を
供給している電源線に電源ノイズによる電圧降下が生じ
た場合について、説明の簡単化のため、図7に示すよう
に、初段のCMOSインバータIV、容量Cのみを抜き
出して考える。
【0009】図7の回路において、CMOSインバータ
IVは、VCCノードと出力ノードとの間にPMOSトラ
ンジスタTPのソース・ドレイン間が接続されており、
出力ノードとVSSノードとの間にNMOSトランジスタ
TNのドレイン・ソース間が接続されている。
【0010】いま、入力信号が“H”レベルから“L”
レベルに変化することによって出力信号が“L”レベル
から“H”レベルに変化した場合、NMOSトランジス
タTNがオン状態からオフ状態、PMOSトランジスタ
TPがオフ状態からオン状態に反転する。これにより、
VCCノードからのPMOSトランジスタTPを経た電流
Ip が容量Cに流れる。ここでは、説明の簡単化のた
め、VCCノード・VSSノード間に流れる貫通電流を無視
するものとする。
【0011】上記したように入力信号が“L”レベルに
なった瞬間、出力信号は“L”レベル(VSS)のままで
ある。この場合に、VCC=5Vとすると、PMOSトラ
ンジスタTPのゲート・ソース間電圧Vgsは−5V、ド
レイン・ソース間電圧Vdsは−5Vとなり、PMOSト
ランジスタTPは五極管動作を行う。これにより、PM
OSトランジスタTPの電流Ip は、(Vgs−Vthp )
2 に比例することになる(Vthp はPMOSトランジス
タTPの閾値電圧)。上記電流Ip により容量Cが充電
され、出力信号のレベルがVSSから上昇すると、PMO
SトランジスタTPは次第に三極管動作に移行するが、
容量Cの初期充電はPMOSトランジスタTPの五極管
動作による駆動電流Ip で行われる。
【0012】ここで、VCCが5Vから例えば4Vに低下
した場合を考える。この場合、PMOSトランジスタT
Pのゲート・ソース間電圧Vgsは−5Vから−4Vに低
下し、Vthp =−1であるとすると、PMOSトランジ
スタTPの電流Ip は、(−4+1)2 /(−5+1)
2 =9/16に減少する。
【0013】一方、上記PMOSトランジスタTPの電
流Ip が供給するべき電荷量は、容量C(但し、他の寄
生容量は無視できるものとする)に蓄えられる電荷量に
ほぼ等しいので、VCCの低下に応じて4/5になる。
【0014】よって、図7の回路のRC遅延時間は、前
記駆動電流Ip が減少することにより、(4/5)÷
(9/16)=64/45に大きくなる(ここでは、容
量C以外の寄生容量、インバータIVの貫通電流を無視
しているが、定性的には、上記と同様のことが言え
る)。簡単に言えば、インバータIVの電源電圧の降下
は、駆動すべき負荷の軽減よりも駆動電流Ip の減少に
大きく影響し、遅延時間に大きく影響する。
【0015】従って、図5のパルス発生回路50におい
ては、図6中に点線で示すように、入力信号が“L”レ
ベルになっている期間に電源ノイズによる電圧降下が生
じた場合、パルス信号のパルス幅が所望値t1 よりも長
目になってしまうという問題がある。上記電源ノイズの
影響が常に一定であれば、出力信号のパルス幅も常に一
定の長さだけ長くなることになるが、実際の電源ノイズ
の大きさや波形は、アドレス信号の切り換わりの本数な
ど、その時々の状況で変化するので、パルス信号のパル
ス幅がばらつくことになる。
【0016】上記パルス信号は、内部回路の信号線の電
位のイコライズ、センスアンプの制御、出力の制御など
のタイミングを含んだ信号制御に用いられるので、その
パルス幅がばらつくと、メモリのアクセスタイムの劣化
を招いたり、ばらつきの程度によってはチップの誤動作
などを生じるという問題がある。
【0017】
【発明が解決しようとする課題】上記したように従来の
半導体記憶装置は、パルス発生回路から出力する内部回
路制御用のパルス信号のパルス幅が電源ノイズの影響を
受けてばらつき、メモリのアクセスタイムの劣化を招い
たり、チップの誤動作などを生じるという問題があっ
た。
【0018】本発明は上記の問題点を解決すべくなされ
たもので、パルス発生回路から出力する内部回路制御用
のパルス信号のパルス幅が電源ノイズの影響を受け難く
なり、メモリのアクセスタイムの安定化、チップ動作の
安定化を図り得る半導体記憶装置を提供することを目的
とする。
【0019】
【課題を解決するための手段】本発明の半導体記憶装置
は、チップ上の電源供給用パッドまたはリードフレーム
あるいは外部電源ピンから分岐して設けられた出力回路
用電源線および内部回路用電源線と、前記出力回路用電
源線から電源が供給され、メモリセルアレイから読み出
されてセンス増幅された読み出しデータを出力する出力
回路と、前記出力回路用電源線から電源が供給され、ア
ドレス信号入力の変化あるいはチップイネーブル信号入
力の活性化を検出して所定のパルス幅を持つ内部回路制
御用のパルス信号を発生するパルス発生回路と、上記パ
ルス信号を用いてラッチ信号を発生し、直前のアドレス
信号入力に対応する読み出しデータを所定時間保持して
出力し続けるように制御する出力データラッチ制御回路
とを具備することを特徴とする。
【0020】また、本発明の半導体記憶装置は、チップ
上の電源供給用パッドまたはリードフレームあるいは外
部電源ピンから分岐して設けられた出力回路用電源線お
よび内部回路用電源線と、前記出力回路用電源線から電
源が供給され、メモリセルアレイから読み出されてセン
ス増幅された読み出しデータを出力する出力回路と、前
記内部回路用電源線から電源が供給される内部回路と、
前記出力回路用電源線から電源が供給され、チップイネ
ーブル信号入力の活性化を検出して所定のパルス幅を持
つ出力制御用のパルス信号を発生するパルス発生回路
と、上記パルス信号を用いて出力イネーブル信号を所定
時間ディセーブ状態に保ち、前記出力回路の出力をハイ
インピーダンス状態に所定時間保持するように制御する
出力制御回路とを具備することを特徴とする。
【0021】
【作用】内部回路制御用のパルス信号を受けて動作する
出力データラッチ制御回路あるいは出力制御回路の作用
により、正規のデータが出力回路に転送されてくるまで
の間に、誤った出力データを読み出したり、出力データ
が反転することによるノイズの発生やアクセスの遅れを
防止することが可能になる。
【0022】しかも、出力回路用電源線および内部回路
用電源線が分岐配線されているので、出力回路用電源線
の電源ノイズは出力回路の出力データ切り換わり時に生
じ、内部回路用電源線の電源ノイズは内部回路動作時に
生じるようになる。
【0023】つまり、アドレス信号入力の切り換わり、
あるいは、チップイネーブル信号入力の活性化の直後
に、内部回路が動作すると内部回路用電源線が電圧降下
を起す。この時、出力回路は、直前のアドレス信号入力
に対応するメモリセルアレイからの読み出しデータを出
力し続けている、あるいは、出力をハイインピーダンス
状態に保持している。この時、出力回路用電源線の電源
電圧の揺れはなく、ラッチ信号が立下がった後、出力デ
ータの切り換わりの時点で出力回路用電源線が電圧降下
を起す。
【0024】従って、パルス信号の発生中は、出力回路
用電源線には電源ノイズが生じないことになり、パルス
発生回路は出力回路用電源線から電源が供給されるの
で、パルス信号のパルス幅が出力回路による電源ノイズ
の影響を受けてばらつくことはない。
【0025】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図1は、本発明の第1実施例に係る半導体
メモリの一部を示している。
【0026】この半導体メモリは、標準的なTTL(ト
ランジスタ・トランジスタ・ロジック)出力の場合、出
力ピンの電流駆動能力をmAオーダーとする必要性か
ら、出力回路(出力バッファ)11が十分な電流駆動能
力を持つように設計されている。この出力回路11の出
力データ切り換わり時に流れる大電流により生じる電源
ノイズが他の内部回路12に及ぼす影響を抑制するため
に、チップ上の電源供給用パッド13(または、チップ
搭載用のリードフレームあるいは外部電源ピン)から出
力回路用電源線14および内部回路用電源線15の少な
くとも2本の電源線が分岐されて設けられている。この
ように2本の電源線を配線するとしても、各電源線の太
さをそれぞれ最適化設計することにより、全体として電
源線を細くすることが可能になる。
【0027】上記出力回路11は、出力回路用電源線1
4から電源が供給され、メモリセルアレイ16から読み
出されてセンスアンプ17により増幅された読み出しデ
ータを出力パッド20に出力するものである。
【0028】前記内部回路12として、アドレス入力回
路(図示せず)、アドレスデコード回路(図示せず)、
前記メモリセルアレイ16、センスアンプ17などが設
けられている。
【0029】パルス発生回路18は、アドレス信号入力
の変化あるいはチップイネーブル信号/CE入力の活性
化を検出して所定のパルス幅を持つパルス信号を発生す
るものであり、例えば図5を参照して前述したような構
成を有する。
【0030】出力データラッチ制御回路19は、上記パ
ルス発生回路18から出力するラッチ信号LATを用い
て、直前のアドレス信号入力に対応する読み出しデータ
を所定時間保持(ラッチ)して出力し続けるように制御
するものである。この所定時間とは、アドレス信号入力
が変化、あるいは、/CE信号入力の活性化した際に、
メモリセルアレイ16における新たに選択されたアドレ
スのメモリセルから読み出されたデータ(正規のデー
タ)が検知され、出力回路11に転送されてくるまでの
間である。この出力データラッチ制御回路19は、例え
ば本願発明者らの発表に係る論文" A 62ns 16Mb CMOS E
PROM with Address Transition Detection Technique "
N.Ohtsuka et al., 1991 IEEE ISSCC DIGEST of TECHNI
CAL PAPERS Vol.34 に開示されており、その一例を図
2に示す。
【0031】図2において、クロックドインバータ21
は、センスアンプ17の出力信号が入力し、パルス発生
回路18から出力するラッチ信号LATにより動作が制
御されるものである。この場合、LAT信号入力が非活
性レベル“L”の時にはセンスアンプ17の出力信号を
反転させて出力し、LAT信号入力が活性レベル“H”
の時には出力ノードがハイインピーダンス状態になる。
上記クロックドインバータ21と出力回路11との間に
出力制御回路22が挿入されている。
【0032】以上説明した構成は公知であるが、本実施
例の半導体メモリでは、前記パルス発生回路18および
出力データラッチ制御回路19は、内部回路用電源線1
5からではなく、出力回路用電源線14から電源が供給
されるように接続されており、その他の内部回路12は
内部回路用電源線15から電源が供給される。図3は、
図1の半導体メモリの動作例を示す各部の電圧波形図で
ある。次に、図1の半導体メモリにおいて、アドレス信
号入力の切り換わり時に出力データをラッチする場合の
動作例を簡単に説明する。
【0033】前回の読み出しデータが例えば“0”、今
回の読み出しデータも“0”である場合、アドレス信号
入力の切り換わりに同期してラッチ信号LATが活性化
し(立上がり)、これにより出力回路11が前回の読み
出しデータ“0”をラッチし、センスアンプ出力が不定
の間はセンスアンプ17の出力によらずにラッチデータ
を出力し続ける。そして、正規の読み出しデータ“0”
が転送された段階でセンスアンプ出力を出力するように
なるので、出力データは“0”のままで一定であり、電
源ノイズは発生しない。そして、上記ラッチ信号LAT
が立下がった時点で、出力回路11は正規データをチッ
プ外部に出力する。
【0034】即ち、出力データラッチ制御回路19の作
用により、正規のデータが出力回路11に転送されてく
るまでの間に、誤った出力データを読み出したり、出力
データが反転することによるノイズの発生やアクセスの
遅れを防止することが可能になる。
【0035】もし、このような出力データラッチ制御回
路19がない場合には、前回の読み出しデータが
“0”、今回の読み出しデータも“0”であるにも拘ら
ず、データ検知までの間にデータ読み出し用センスアン
プ17の出力が“1”に反転した場合、出力データが
“0”→“1”→“0”と変化してグリッチを出力し、
これに伴って大量の出力電流が流れることにより大きな
電源ノイズが生じ、これにより正規データ“0”の読み
出しが阻害されるおそれがある。
【0036】ところで、上記した出力データラッチ制御
回路19は、ラッチ信号LATを用いて出力データをラ
ッチするので、出力回路11による電源ノイズの影響を
受けてラッチ信号LATのパルス幅がばらつくと、出力
データのラッチ制御に対しても問題となるが、本実施例
では、次に述べるような理由によりラッチ信号LAT信
号のパルス幅のばらつきが防止される。
【0037】即ち、出力回路用電源線14および内部回
路用電源線15が分岐配線されていると、出力回路用電
源線14の電源ノイズは出力回路11の出力データ切り
換わり時に生じ、内部回路用電源線15の電源ノイズは
内部回路12の動作時に生じるようになる。
【0038】従って、前記したようなアドレス信号入力
の切り換わり直後、アドレス入力回路、アドレスデコー
ド回路、メモリセルアレイ中のワード線選択駆動回路
(図示せず)、センスアンプ17などの内部回路12が
動作すると、内部回路用電源線15が電圧降下を起す。
この時、出力回路11は、直前のアドレス信号入力に対
応するメモリセルアレイ16からの読み出しデータを出
力し続けているので、出力回路用電源線14の電源電圧
の揺れはなく、ラッチ信号LATが立下がった後、出力
データの切り換わりの時点で出力回路用電源線14が電
圧降下を起す。
【0039】つまり、ラッチ信号LATの発生中は、出
力回路用電源線14には電源ノイズが生じないことにな
り、パルス発生回路18は出力回路用電源線14から電
源が供給されるので、ラッチ信号LATのパルス幅が出
力回路11による電源ノイズの影響を受けてばらつくこ
とはなくなる。
【0040】上記パルス発生回路18から出力するパル
ス信号は、出力データラッチのタイミング制御だけでな
く、内部回路信号線(例えばセンスアンプ17の入力側
のセンス線対)の電位のイコライズ、センスアンプ動作
のタイミング制御などにも用いられるので、これらのタ
イミング制御のばらつきが防止されることにより、メモ
リのアクセスタイムの安定化、チップ動作の安定化が可
能になる。なお、図1の半導体メモリが/CE信号入力
の活性化により出力データをラッチする場合も、上記し
た動作例とほぼ同様の動作が行われる。図4は、本発明
の第2実施例に係る半導体メモリの一部を示している。
【0041】この半導体メモリは、第1実施例の半導体
メモリと比べて、パルス発生回路18aは/CE信号入
力の活性化を検出して出力制御用パルス信号を発生する
点、出力データラッチ制御回路19が省略されている
点、出力制御回路31を有する点が異なり、その他は同
じであるので図1中と同一符号を付している。
【0042】上記出力制御回路31は、/CE信号がア
クティブ状態になり、チップがスタンバイ状態からアク
ティブ状態に切り換わった際、正規のデータが出力回路
11に転送されるまでの間、パルス発生回路18aから
の出力制御用パルス信号を用いて出力イネーブル信号/
OEを所定時間ディセーブル状態に保ち(/OE信号が
イネーブル状態になるまでの時間を遅延させる)、出力
回路11の出力をハイインピーダンス状態に保持するよ
うに制御するものである。
【0043】このような出力制御回路31の作用によ
り、前述した出力データラッチ制御回路19と同様に、
正規のデータが出力回路11に転送されてくるまでの間
に、誤った出力データを読み出したり、出力データが反
転することによるノイズの発生やアクセスの遅れを防止
することが可能になる。
【0044】上記したように出力制御用パルス信号を用
いて出力制御を行う出力制御回路31を用いるフィルタ
ー技術自体は公知であるが、本実施例では、第1実施例
と同様に、パルス発生回路18aおよび出力制御回路3
1の電源が出力回路用電源線14から供給されるので、
上記パルス信号のパルス幅が出力回路11による電源ノ
イズの影響を受けなくなる。
【0045】
【発明の効果】上述したように本発明の半導体記憶装置
によれば、パルス発生回路から出力する内部回路制御用
のパルス信号のパルス幅が出力回路による電源ノイズの
影響を受け難くなり、メモリのアクセスタイムの安定
化、チップ動作の安定化を図ることができる。
【図面の簡単な説明】
【図1】本発明の第1実施例に係る半導体メモリの一部
を示すブロック図。
【図2】図1中の出力データラッチ制御回路の一例を示
す回路図。
【図3】図1の半導体メモリの動作例を示す各部の電圧
波形図。
【図4】本発明の第2実施例に係る半導体メモリの一部
を示すブロック図。
【図5】従来の半導体メモリのパルス発生回路の一例を
示す回路図。
【図6】図5のパルス発生回路の動作例を示すタイミン
グ波形図。
【図7】図5のパルス発生回路の初段のCMOSインバ
ータおよび容量を抜き出して示す回路図。
【符号の説明】
11…出力回路、12…内部回路、13…電源供給用パ
ッド、14…出力回路用電源線、15…内部回路用電源
線、16…メモリセルアレイ、17…センスアンプ、1
8、18a…パルス発生回路、19…出力データラッチ
制御回路、20…出力パッド、31…出力制御回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 G11C 11/407 6741−5L G11C 11/34 354 C

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 チップ上の電源供給用パッドまたはリー
    ドフレームあるいは外部電源ピンから分岐して設けられ
    た出力回路用電源線および内部回路用電源線と、 前記出力回路用電源線から電源が供給され、メモリセル
    アレイから読み出されてセンス増幅された読み出しデー
    タを出力する出力回路と、 前記内部回路用電源線から電源が供給される内部回路
    と、 前記出力回路用電源線から電源が供給され、アドレス信
    号入力の変化あるいはチップイネーブル信号入力の活性
    化を検出して所定のパルス幅を持つ内部回路制御用のパ
    ルス信号を発生するパルス発生回路と、 上記パルス信号を用いてラッチ信号を発生し、直前のア
    ドレス信号入力に対応する読み出しデータを所定時間保
    持して出力し続けるように制御する出力データラッチ制
    御回路とを具備することを特徴とする半導体記憶装置。
  2. 【請求項2】 チップ上の電源供給用パッドまたはリー
    ドフレームあるいは外部電源ピンから分岐して設けられ
    た出力回路用電源線および内部回路用電源線と、 前記出力回路用電源線から電源が供給され、メモリセル
    アレイから読み出されてセンス増幅された読み出しデー
    タを出力する出力回路と、 前記内部回路用電源線から電源が供給される内部回路
    と、 前記出力回路用電源線から電源が供給され、チップイネ
    ーブル信号入力の活性化を検出して所定のパルス幅を持
    つ出力制御用のパルス信号を発生するパルス発生回路
    と、 上記パルス信号を用いて出力イネーブル信号を所定時間
    ディセーブル状態に保ち、前記出力回路の出力をハイイ
    ンピーダンス状態に所定時間保持するように制御する出
    力制御回路とを具備することを特徴とする半導体記憶装
    置。
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Cited By (2)

* Cited by examiner, † Cited by third party
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JPH0845289A (ja) * 1994-02-18 1996-02-16 Sgs Thomson Microelettronica Spa 不揮発性メモリの出力データのローディングタイミング方法及び回路
JPH0883494A (ja) * 1994-02-18 1996-03-26 Sgs Thomson Microelettronica Spa 不揮発性メモリにおけるデータ・ローディング・ノイズ抑制の方法及び回路

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* Cited by examiner, † Cited by third party
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JPH0845289A (ja) * 1994-02-18 1996-02-16 Sgs Thomson Microelettronica Spa 不揮発性メモリの出力データのローディングタイミング方法及び回路
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