KR950014093B1 - 반도체 메모리장치 - Google Patents

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KR950014093B1
KR950014093B1 KR1019880009747A KR880009747A KR950014093B1 KR 950014093 B1 KR950014093 B1 KR 950014093B1 KR 1019880009747 A KR1019880009747 A KR 1019880009747A KR 880009747 A KR880009747 A KR 880009747A KR 950014093 B1 KR950014093 B1 KR 950014093B1
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유이치 다츠미
히데노부 미나가와
미즈호 이마이
히로시 이와히시
마사미치 아사노
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가부시키가이샤 도시바
아오이 죠이치
도시바마이콤엔지니어링 가부시키가이샤
다케다이 마사다카
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Abstract

내용 없음.

Description

반도체 메모리장치
제 1 도는 종래 EPROM의 메모리회로를 개략적으로 나타낸 도면.
제 2 도는 a와 제 2 도 b는 제 1 도에 도시된 EPROM의 독출동작을 나타낸 그래프.
제 3 도는 본 발명의 1실시예에 따른 EPROM의 메모리회로를 나타낸 도면.
제 4 도는 제 3 도에 도시된 바이어스회로에 대한 구성을 나타낸 도면.
제 5 도 a 내지 제 7 도 b는 제 3 도에 나타낸 EPROM의 동작특성을 설명하기 위한 도면.
제 8 도는 제 3 도에 나타낸 EPROM의 동작을 제어하는 제어신호를 발생시키기 위한 회로를 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 출력회로 2 : 데이타검지회로
3a, 3b : 바이어스회로 4 : 제 1 지연부
5 : 제 2 지연부 11 : 충전회로(제 4 부하회로)
12 : 충전회로(제 3 부하회로) 21, 22 : 등가회로
T1, T2, T7, T9 : 부하 트랜지스터
T8 : 제 1 전송게이트 트랜지스터
T10 : 제 2 전송게이트 트랜지스터
T30 : 디플리션형 P채널 트랜지스터
T3~T6, T21, T23, T41, T40, PR1, PR3, 203, 208, 218 : P챈널 MOS트랜지스터
TO', TO, T11~T1m, PR2, PR4, T24, T31, 204, 209, 212~217, 222, 227, 303 : N채널 MOS트랜지스터
102, 201, 219 : 노아게이트
202, 205~207, 211,225, 228, 301, 304, 306 : 인버터
101, 210, 224, 300, 305 : 낸드게이트
220, 221 : 디플리션형 트랜지스터
2231~223n: 부유게이트구조의 트랜지스터
226, 303 : 전송게이트 OE1,OE1 : 출력이네이블신호
OEON : 출력이네이블신호발생 제어신호
T22 : 데이터출력금지 트랜지스터
DBL : 더미비트선 BL1~WLm : 비트선
CO1~COm : 열디코더출력 WL1~BLn : 워드선
Dout : 출력데이터 CE, CE1 : 칩이네이블신호
Vcc : 전원단자 RD : 행디코더
DC : 열디코더 WL1~WLn : 워드선
mc11~MCmm : 메모리셀 L11~BLm : 비트선
DL1, DL2 : 데이타선 Vref : 기준전위
RS : 기준전위발생회로 MS : 본체회로
DMC1~DMCn : 더미셀 DDL1~DDL2 : 더미데이터선
PD : 출력패드 RB : 어드레스버퍼
VD : 데이터선의 전위 TC : 타이밍제어회로
DO,DO : 타이밍제어회로 제어신호
DC : 검지회로의 출력데이타선
[산업상의 이용분야]
본 발명은 반도체 메모리장치에 관한 것으로, 특히 독출데이터가 메모리셀 출력과 더미셀 출력의 전위차에 따라 검출되는 EPROM에 관한 것이다.
[종래의 기술 및 그 문제점]
일반적으로 반도체 메모리장치는 칩이네이블신호(CE ; chip enable signal)의 입력단자를 갖추고 있는바, (CE)는 반도체 메모리장치를 활성(active)상태 또는 대기(stand-by)상태로 설정하는 제어를 하기 위해 이용된다.
그리고 대기상태에서의 소비전류는 활성상태에서의 소비전류보다 작기 때문에 대기상태에 있는 반도체 메모리는 큰 전류가 소비되지 않도록 되어 있다.
이와 같은 반도체 메모리장치에 있어서 칩이네이블신호(CE)는 입력단자로부터 구동되어 독출데이터와 동등한 논리치의 출력데이터가 외부에 공급된다. 여기서, 기준전위(Vref)는 데이터"1"이 독출될 때에 데이터선(DL2)에 설정되는 전위와, 데이터"0"이 독출될 때에 데이터선(DL2)에 설정되는 전위 사이의 값으로 정해진다.
상기 EPROM에는 기준전위발생생회로(RS)가 제 1 도에 나타낸 바와같이 본체회로(MS)에 대해 등가적으로 구성되어 있다. 이는 더미데이터선(dummy data line ; DDL2)의 전위, 즉 기준전위(Vref)가 더미셀(MC11~MCnm)중 1개로부터 독출된 데이터에 따라 설정될 때의 조건을 일치시키기 위한 것이다.
그러나 기준전위발생회로(RS)는 기준전위(Vref)를 정해진 값으로 설정해야 하기 때문에 본체회로(MS)와 전적으로 같은 모양으로 구성할 수는 없다. 예컨대, N채널 MOS트랜지스터(TO)는 N채널 MOS트랜지스터(T11~T1m)에 대응하여 설치되어있지만, 상기 MOS트랜지스터(TO)의 게이트 5V로 설정되는 전원단자(VCC)에 접속되어 있기 때문에 MOS트랜지스터(TO)는 MOS트랜지스터(T11~T1m)와는 달리 항상 도통상태를 유지하게 된다. 그리고 메모리셀(MC11~MCnm)에 대한 부하 트랜지스터(T2)의 전류공급 능력보다도 더미셀(DMC1~DMCn)에 대한 부하 트랜지스터(T1)의 전류공급 능력쪽을 크게 설정함으로써 데이터 "0"이 독출될 때의 데이터선(DL2)의 전위와 데이터 "1"이 독출될 때의 데이터선(DL2)의 전위 사이의 전위로 기준전위(Vref)를 설정한다.
종래 상기와 같은 것들은 메모리회로가 활성상태로 된 다음에 불필요한 데이터가 출력회로(1)로부터 출력되는 원인이 되었다. 여기서 칩이네이블신호(CE1)가 버퍼앰프에 공급되고, 이 버퍼앰프에서 메모리회로에 적합한 진폭의 칩이네이블신호(CE1)로 변환된다. 통상, 이 메모리회로는 칩이네이블신호(CE1)가 "H"레벨일 때 대기상태로 설정되고 칩이네이블신호(CE1)가 "L"레벨일 때 활성상태로 설정된다.
제 1 도는 종래 EPROM의 메모리회로를 개략적으로 나타낸 도면으로, 이 메모리회로에 있어서 독출동작은 칩이네이블신호(CE1)가 "L"레벨로 되어있을때 전원단자(Vcc)로부터 공급되는 전원전압보다 낮은 전원에서 수행된다.
이러한 독출동작에 있어서 행디코더(RD)는 행어드레스신호를 디코드해서 워드선(WL1~WLn)중 1개에 선택적으로 독출전압을 공급하고, 열디코더(CD)는 열어드레스신호를 디코드해서 선택적으로 MOS트랜지스터(T11~T1m)중 1개를 턴온시킨다.
예컨대, 메모리셀(MC11)이 행 및 열어드레스에 의해 선택되는 경우에는 독출전압이 워드선(WL1)을 통해 메모리셀(MC11)에 공급는데, 이때 이 메모리셀(MC11)의 도통상태는 격납데이터에 의해 결정된다. 즉, 이 메모리셀(MC11)은 격납데이터가 "0"일 때에 턴오프되고 격납데이터가 "1"일 때에 턴온된다. 상기 격납 데이터는 비트선(BL1)의 전위가 메모리셀(MC11)의 도통상태가 설정되어 메모리셀(MC11)로부터 독출되는 바, 이 독출데이터는 MOS트랜지스터(T11)를 통해 데이터선(DL1)에 공급되고, 또한 MOS트랜지스터(T8) 및 데이터선(DL2)을 통해 검지회로(2)에 공급된다.
상기 검지회로(2)는 상기 독출데이터에 대응하는 입력전위(VD)를 기준전위발생회로(RS)로부터 얻은 기준전위(Vref)와 비교하여 이들의 전위차에 따라 출력신호 "1" 혹은 "0"을 발생시키는 바, 이 검지회로(2)의 출력신호에 의해 출력회로(1)가 "H"레벨일 때, 즉 메모리회로가 대기상태에 있을 때에 데이터선(DL1,DL2) 및 더미데이터선(DDL1,DDL2)은 OV로 설정되어 있다. 그리고 칩이네이블신호(CE1)가 "H" 레벨에서 "L"레벨로 변화하면 충전전류가 전원단자(Vcc)로부터 부하 MOS트랜지스터(T2,T7)을 통해 데이터선(DL2,DL1)에 공급됨과 더불어 부하 MOS트랜지스터(T1,T9)를 통해 더미데이터선(DDL2,DDL1)에 공급된다. 이에 따라 상기 데이터선(DL1,DL2) 및 더미데이터선(DDL1,DDL2)의 전위는 상기 부하 MOS트랜지스터(T2,T7 ; T1,T9)에 의해 충전되기 때문에 OV에서 상승을 시작하게 된다. 또한 행디코더(RD)와 열디코더(CD), 검지회로, (2) 및 출력회로(1)도 칩이네이블신호(CE1)가 하강함에 따라 동작을 개시하게 된다. 상기 데이터선(DL2)의 전위(VD)는 처음에는 제 2 도a 및 제 2 b에 나타낸 바와같이 더미데이터선(DDL2)의 전위(Vref)에 비해 높은 비율로 상승하게 되는데, 이는 더미비트선(DBL)의 기생용량이 MOS트랜지스터(TO)를 통해 더미데이터선(DDL1,DDL2)의 기생용량과 함께 충전되는 반면에 비트선(BL1~BLm)이 데이터선(DL)으로부터 전기적으로 분리되어 있기 때문이다. 상기 칩이네이블신호(CE1)가 "H" 레벨일 때에는 열디코더(CD)의 출력(CO1~COm)중 1개가 "H" 레벨로 되어 트랜지스터(T11~T1m)중 1개가 온상태로 되는데, 이때 데이터선(DL)과 비트선(BL)이 접속될 때까지 열디코더(CD)의 응답속도만큼의 시간이 걸리게 된다.
전위(VD)가 전위(Vref)보다 높아지게 되면 검지회로(2)가 출력데이터선(DS)의 전위를 "L" 레벨로 설정하여 출력하여 출력회로(1)의 출력전위가 데이터 "0"을 나타내는 "L" 레벨로 설정되게 된다.
상기 열디코더(CD)의 디코드 결과에 기초하여 예컨대 MOS트랜지스터(T11)의 게이트전압(CO1)을 상승시키면 MOS트랜지스터(T11)가 턴온되어 비트선(BL1)과 데이터선(DL1)이 전기적으로 접속된다. 이때 데이터선(DL1,DL2)의 기생용량으로 축적된 전하량의 일부가 비트선(BL1)의 기생용량으로 공급되어 데어터선(DL2)의 전위가 일단 낮아졌다가 다시 상승을 개시하게 된다.
데이터선(DL2)의 전위(VD)가 제 2 도a 및 제 2 도b에 나타낸 바와같이 더미데이터선(DDL2)의 전위(Vref)보다 낮아지게 되면, 검지회로(2)가 출력데이터선(DS)의 전위를 "H" 레벨로 설정하여 출력회로(1)의 출력전위가 데이터 "1"을 나타내는 "H" 레벨로 변화하게 된다.
상기 행디코더(RD)는 열디코더(CD)보다도 늦게 디코드동작을 종료하는 바, 이 행디코더(RD)의 디코드 결과에 기초하여 예컨데 워드선(WL1)의 전위가 상승하면 비트선(BL1)의 전위가 메모리셀(MC11)의 도통상태에 따라 설정됨과 더불어 더미비트선(DBL)의 전위가 더미셀(MC11)의 도통상태에 따라 설정된다. 이때 더미데이터선(DDL2)의 전위(Vref)가 저하되어 정해진 값으로 설정된다.
예컨대, 데이터 "0"이 메모리셀(MC11)에 격납되어 있는 경우에는 데이터선(DL2)의 전위(VD)가 더욱 상승되어 제 2 도a에 나타낸 바와같이 전위(Vref)보다도 높은 값으로 설정된다. 그리고 데이터선(DL2)의 전위(VD)가 더미데이터선(DDL2)의 전위(Vref)보다도 높아지게 되면, 검지회로(2)가 출력데이터선(DS)의 전위를 "L" 레벨로 설정하여 출력회로(1)의 출력전위가 데이터 "0"을 표시하는 "L" 레벨로 변화하게 된다. 또 MOS트랜지스터(T11)가 온상태로 된 후에 전위(Vref)의 전위상승 속도가 전위(VD)의 전위상승 속도보다 빠른것은 상기한 바와같이 MOS트랜지스터(T2)의 전류공급 능력보다 MOS트랜지스터(T1)의 전류공급능력쪽이 크기 때문이고, 이는 전위(VD)가 전위(Vref)보다도 높아지는데 필요한 시간을 더욱 길어지게 한다.
한편 데이터 "1"이 메모리셀(MC11)에 격납되어 있는 경우에는 데이터선(DL2)의 전위(VD)의 상승이 정지되어 제 2 도b에 나타낸 바와같이 전위(VD)는 전위(Vref)보다도 낮은 값으로 설정된다. 여기서 데이터선(DL2)의 전위(VD)가 더미데이터선(DDL2)의 전위(Vref)보다도 낮아지게 되면 검지회로(2)가 출력데이터선(DS)의 전위를 "H" 레벨로 설정하여 출력회로(1)의 출력전위가 데이터 "1"을 나타내는 "H" 레벨로 유지된다.
그런데 메모리셀(MC11)에서 독출되는 데이터가 "0"인 경우에는 출력데이터(Dout)가 일단 "1"로 설정된 후에 "0" 레벨로 변화하게 되는데, 이 경우 출력단(PD)에 충전된 전하를 방전하는 시간 만큼 출력데이터(Dout)의 확정에 필요한 시간이 길어지게 되고, 또 단기간에 출력의 출방전이 반복되기 때문에 전원잡음의 원인이 된다.
종래에는 불필요한 데이터의 출력을 방지하게 위해 검지회로(2)라든지 본체회로(MS) 및 기준전위발생회로(RS)의 부하회로가 칩이네이블신호(CE1)가 상승한 후에 작동개시하는 타이밍을 다시 한번 지연시키고, 선택된 메모리셀에서 데이터가 독출되면서 부하회로를 동작시켜 불필요한 데이타가 출력회로(1)로부터 출력되지 않게 하는 방법이 있었다.
그러나 이러한 방법은 본체회로(MS) 및 기준전위발생회로(RS)내의 부하회로가 작동되고 나서 데이터선(DDL1,DDL2)의 충전동작이 개시되기 때문에 데이터 독출동작에 필요한 시간을 충분히 단축할 수 없게 된다.
또 상기 개선책으로서, 대기할 때에 비트선 및 더미비트선을 일정한 전위로 유지하는 방법이 고안되었는바, 이 방범에 의하면 선택된 메모리셀에서 데이터가 독출된 후에 기준전위발생회로(RS)라든지 본체회로(MS)의 부하회로를 동작시키더라도 이미 비트선의 충전동작은 종료되어 있기 때문에 정확한 데이터를 빨리 출력할 수 있게 된다. 그러나 비트선에 항상 일정한 전위를 인가하여 두면 이 비트선에 접속된 메모리셀에 나쁜 영향흘 미치고, 특히 메모리셀이 부유게이트구조로 구성된 경우에는 다음과 같은 이유에 의해 셀데이터의 파괴를 초래하게 된다.
즉, 부유게이트구조의 EPROM 메모리셀에서는 그 부유게이트에 전자가 주입되어 그 임계치전압이 상승된 상태가 데이터 "0"이고, 전자가 주입되어 있지 않은 통상의 임계치전압의 상태가 데이터 "1"이기 때문에 상기한 바와같이 데이터선에 일정한 전위를 항상 인가하면 EPROM 셀 트랜지스터의 드레인에 전위가 인가된 상태로되므로, 부유게이트내의 전자가 드레인으로 이동하여 임계치가 떨어지게 된다. 이 결과, 메모리셀의 내용이 "0"에서 "1"로 변화되어 버리게 된다.
[발명의 목적]
이에 본 발명은 상기한 점을 해결하기 위해 발명된 것으로, 셀 데이터가 잘못된 값으로 변화되는 것과 같은 문제를 동반하지 않고서 필요한 데이터를 고속으로 독출한 수 있도록 된 반도체 메모리장치를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위해 본 발명의 반도체 메모리장치는, 행 디코더로부터의 신호에 의해 선택적으로 구동되는 행선과, 이 행선에 접속된 메모리셀, 이 메모리셀로부터의 데이터를 받는 열선, 더미셀, 이 더미셀로부터의 데이타를 받는 더미열선, 상기 열선으로부터 한쪽의 입력에 전송되는 데이터의 전위와 상기 더미열선으로부터 다른쪽의 입력에 전송되는 전위의 크기에 따라 열선의 전위를 상기 메모리셀측과 상기 데이터 검지회로의 한쪽의 입력측으로 분리하기 위한 제 1 전송게이트 트랜지스터, 상기 열선의 데이터검지회로의 한족의 입력측으로 분리하기 위한 제 1 전송게이트 트랜지스터, 상기 열선의 데이터검지회로측에 설치되어 반도체 메모리가 활성상태에 있는 동안 구동되는 제 1 부하회로, 상기 더미열선에 전류로가 삽입되어 상기 더미열선의 전위를 상기 더미셀측과 상기 데이터검지회로의 다른쪽의 입력측으로 분리하기 위한 제 2 전송게이트 트랜지스터, 상기 더미열선의 데이터검지회로측에 설치되어 상기 반도체 메모리가 활성상태에 있는 동안 구동되는 제 2 부하회로, 일단이 상기 열선의 데이터검지회로측에 접속되고 타단이 상기 더미열선의 데이터검지회로측에 접속되어, 그 사이의 등가화를 상기 반도체 메모리가 활성상태로 되어진 다음에 소정의 기간이 경과할 때까지 수행하는 제 1 등가회로 및, 일단이 상기 열선의 메모리셀측에 접속되고 타단이 상기 더미열선의 더미셀측에 접속되어, 그 사이의 등가화를 상기 반도체 메모리가 활성상태로 되어진 다음에 소정의 기간이 경과할 때까지 수행하는 제 2 등가회로를 구비하여 이루어진 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명에 의하면, 칩이네이블신호가 활성상태로 되면 상기 제1 및 제 2 부하회로에 의해 데이터선이 고속충전되고, 또한 상기 제3 및 제 4 부하회로에 의해 더미데이터선 및 더미열선이 고속충전된다.
또한 상기 제1 및 제 2 등가회로에 의해 데이터선의 데이터검지회로측의 전위와 더미데이터선의 데이터검지회로측의 전위 및, 데이터선의 제 1 스위치회로측의 전위와 더미데이터선의 더미열선측의 전위와 각각 등전위로 설정된다. 이 때문에 행선의 전위가 소정 전위에 도달할 때까지는 데이터검지회로의 한쪽의 입력전위와 다른쪽의 입력전위는 동일하게 되고, 행선의 전위가 소정 전위에 도달하여 메모리셀로부터 데이터가 독출되었을 때 그 데이터 내용에 따라 전위변화가 상기 데이터검지회로의 한쪽 입력으로 나타난다. 따라서 불확정 데이터를 출력하지 않게됨과 더불어 상기 제1 내지 2제 4 부하회로에 의한 고속충전에 의해 데이터의 고속돌출이 가능하게 된다. 또한 열선은 칩이네이블신호가 활성상태로 된 다음에 충전되기 때문에 대기상태에서 열선에 고전위를 인가함에 따라 상기한 바와 같은 셀데이터의 파괴를 초래하지 않게 된다.
[실시예]
이하, 예시 도면을 참조해서 본 발명에 따른 1실시예를 상세히 설명한다.
제 3 도는 본 발명에 따른 EPROM의 메모리회로를 나타낸 도면으로, 이 EPROM은 제 1 도에 도시된 종래의 EPROM과 마찬가지로 본체회로(MS)의 메모리셀(MC11~MCnm)중 1개로부터 독출되는 데이터 "1" 혹은 "0"에 따라 설정되는 데이터선(DL2)의 전위(VD)와, 더미데이터 "1"을 더미셀(DMC1~DMCn)중 1개로부터 독출함에 따라 설정되는 기준전위발생회로(RS)의 전위(Vref)를 검지회로(2)에서 비교하고, 그 전위차에 의해 메모리셀(MC)로부터 독출되는 데이터를 검출하도록 구성된다. 더미데이터선(DL1,DL2)의 각각에는 종래와 같이 설치된 충전용의 부하트랜지스터(T1,T2) 이외에 고속충전을 하기 위한 충전회로(11,12)가 설치되어 있다.
상기 충전회로(11)는 부하트랜지스터(T1)와 마찬가지로 칩이네이블신호(CE1)에 따라 게이트 제어되는 P채널 MOS트랜지스터(T40)에 의해 전원전압의 공급이 제어되는 것으로서, P채널 MOS트랜지스터(T3,T4)의 직렬접속으로 구성되어 있다.
상기 P채널 MOS트랜지스터(T3)의 게이트에는 타이밍제어회로(TC)에서 발생되는 제어신호(DO)가 충전회로(11)의 동작을 제어하도록 공급되고, 이 제어신호(DO)는 칩이네이블신호(CE1)를 소정시간 지연시킴으로써 얻어져서 워드선(WL1~WLn)중 1개가 소정의 독출전위로 된 후에 "L"에서 "H"로 변화한다. 즉, 칩이네이블신호(CE1)가 하강된 다음에 제어신호(DO)가 상승할 때까지의 기간동안에 부하트랜지스터(T1)와 충전회로(11)가 더미데이터선(DDL1,DDL2) 및 더미비트선(DBL)을 고속충전시키고, 제어신호(DO)가 "H" 레벨로 되면 부하트랜지스터(T1)만으로 충전동작이 수행된다.
마찬가지로 P채널 MOS트랜지스터(T5,T6)로 구성되는 충전회로(12)도 칩이네이블신호(CE1)에 의해 게이트제어되는 P채널 MOS트랜지스터(T41)에 의해 전원전압의 공급이 제어됨과 더불어 제어신호(DO)에 의해 그 동작이 제어된다.
결국, 칩이네이블신호(CE1)가 하강된 다음에 제어신호(DO)가 상승될때 까지의 기간동안에는 부하트랜지스터(T2)에 의해서만 충전되는 것이 아니라 충전회로(12)에 의해서도 충전된다.
또한 상기 EPROM에는 데이터선(DL2) 및 더미데이터선(DDL2)사이의 전위차를 없애기 위한 제 1 등가회로(21)와, 데이터선(DL1) 및 더미데이터선(DDL1)사이의 전위차를 없애기 위한 제 2 등가회로(22)가 설치되어 있다.
상기 등가회로(21)는 P채널 MOS트랜지스터(PR1)와 N채널 MOS트랜지스터(PR2)의 병렬접속으로 구성되어 있는데, 상기 트랜지스터(PR1)의 게이트에는 제어신호(DO)가 공급되고, 트랜지스터(PR2)의 게이트에는 상기 제어신호(DO)의 반전신호인 제어신호(DO)가 공급된다. 즉, 상기 등가회로(21)는 제어신호(DO)가 "H"로 될때 까지의 기간동안에 데이터선(DL2)의 전위(VD)와 더미데이터선(DDL2)의 전위(Vref)를 같게 한다.
그리고 등가회로(22)는 P채널 MOS트랜지스터(PR3)와 N채널 MOS트랜지스터(PR4)의 병렬접속으로 구성되어 있는데, 상기 트랜지스터(PR3)의 게이트에는 제어신호(DO)가 공급되고, 상기 트랜지스터(PR4)의 게이트에는 제어신호(DO)가 공급된다.
그리고 등가회로(22)는 P채널 MOS트랜지스터(PR3)과 N채널 MOS트랜지스터(PR4)의 병렬접속으로 구성되어 있는데, 상기 트랜지스터(PR3)의 게이트에는 제어신호(DO)가 공급되고, 상기 트랜지스터(PR4)의 게이트에는 제어신호(DO)가 공급된다.
즉, 상기 등가회로(22)는 제어신호(DO)가 "H" 레벨로 될 때까지의 기간동안에 데이터선(DL1)의 전위(VD1)와 더미데이터선(DDL1)의 전위(VDD1)를 같게 한다.
데이터선(DL1)의 전위(VD1)는 선택된 메모리셀(MC)로부터 데이터가 독출될 때 변화하지만 상기 전위(VD1)의 전위변화를 증폭한 것을 전위(VD)로서 검지회로(2)에 공급할 필요가 있다. 이 때문에 예컨대 제 4 도에 나타낸 바와같이 디플리션형 P채널 MOS트랜지스터(T30)와 임계치전압이 거의 OV로 설정된 N채널 MOS트랜지스터(T31)로 이루어지는 인버터로 구성되는 바이어스회로(3b와, 이 바이어스회로(3b의 출력a에 의해 도통제어되는 부하용의 N채널 MOS트랜지스터(T7) 및 레벨시프트용의 전송게이트 N채널 MOS트랜지스터(T8)가 설치되어 있다. 이 트랜지스터(T8)는 레벨시프트된 전위(VD)와 전위(VD1)를 전위분리하기 위해 설치된 것이다.
마찬가지로 더미데이터선(DDL1,DDL2)에도 바이어스회로(3a와 부하용의 N채널 MOS트랜지스터(T9) 및 레벨시프트용의 전송게이트 N채널 MOS트랜지스터(T10)가 설치되어 있다. 바이어스회로(3a도 제 4 도에 나타낸 바와 같은 인버터로 구성된다.
제 3 도의 검지회로(2)는 일반적인 차동증폭형으로 구성되어 있는데, P채널 MOS트랜지스터(T21)의 게이트에 제어신호(DO)가 공급되어 구동이 개시되는 것으로, 종래와 같이 칩이네이블신호(CE1)에 의해 구동이 개시되는 것이 아니라 제어신호(DO)가 하강할 때, 즉 워드선(WL)의 전위가 소정의 독출전위에 도달한 후에 구동이 개시된다. 또한 상기 검지회로(2)의 출력데이터선(DS)에는 한쪽 단자가 접지되고 게이트에 제어신호(DO)가 공급되는 N채널 MOS트랜지스터(T22)가 접속되어 있고, 이에 따라 칩이네이블신호(CE1)가 하강된 다음에 제어신호(DO)가 하강될 때까지의 기간동안 출력데이터선(DS)의 전위의 안정화가 도모되게 된다.
출력회로(1)는 종래와 같이 P채널 MOS트랜지스터(T23)와 N채널 MOS트랜지스터(T24)로 이루어지는 출력바이어스회로와, 한쪽의 입력에 출력이네이블신호(OE1)가 공급되고 다른쪽의 입력에 검지회로(2)의 출력신호가 공급되는 낸드게이트(101), 한쪽의 입력에 출력이네이블신호(OE1)가 공급되고 다른쪽의 입력에 검지회로(2)의 출력신호가 공급되는 노아게이트(102)로 구성되어 있다. 그리고 상기 낸드게이트(101)의 출력은 트랜지스터(T23)의 게이트에 공급되고 노아게이트(102)의 출력은 트랜지스터(T24)의 게이트에 공급된다. 상기 출력바이어스회로의 출력은 출력데이터(Dout)로서 출력패드(PD)를 통해 외부로 출력된다.
비트선(BL)마다 설치된 N채널 MOS트랜지스터(TO1~TOm) 및 더미비트선(DBL)에 에 설치된 N채널 MOS트랜지스터(TO')는 대기상태에서 비트선(BL) 및 더미비트선(DBL)의 전위를 접지전위와 동일한 레벨로 설정하기 위한 것이고, 이들의 각 게이트에는 방전하기 위한 칩이네이블신호(CE1)가 공급된다.
또한 N채널 MOS트랜지스터(TO)는 본체회로(MS)측의 열선택용 트랜지스터(T11~T1m)에 대응하는 것으로 설치된 것이고, 통상 온상태로 제어되어 있다.
다음에는 본 발명에 따른 EPROM의 동작을 설명하는데, 등가회로(21,22)를 설치함에 따른 효과를 보다 명확히 하기 위해 먼저 제 3 도의 반도체 메모리에 있어서 등가회로(21,22)가 설치된 경우의 동작을 제 5a 및 제 5 도b를 참조하여 설명한다.
제 5 도a는 메모리셀(MC11)로부터 데이타 "0"이 독출되는 경우의 파형을 나타낸 도면이고, 제 5 도b는 메모리셀(MC11)로부터 데이터 "1"이 독출되는 경우의 파형을 나타낸 도면이다. 칩이네이블신호(CE1)의 하강 직후에 MOS트랜지스터(T11~T1m)는 모두 비도통상태로 된다. 즉, 칩이네이블신호(CE1)의 하강으로부터 열디코더(CD)에 의해 열선택신호(CO1~COm)중 1개가 선택상태로 되어 있는 기간동안 비트선(BL1~BLm)으로의 충전은 수행되지 않게 된다. 또한 상기 충전회로(12)에 의해 충전속도도 향상되기 때문에 데이터선(DL1,DL2)은 충전의 초기단계에서 전위의 상승이 빠르게 된다. 이에 대해 트랜지스터(TO)는 항상 도통상태를 유지한다.
이 때문에 칩이네이블신호(CE1)의 하강 직후에 더미데이터선(DDL1,DDL2)이 더미비트선(DBL)과 함께 충전되므로, 제 5 도a 및 제 5 도b에 나타낸 바와같이 최초 기준전위발생회로(RS)의 출력전위(Vref)는 본체회로(MS)의 출력전위(VD)보다도 낮아지게 된다. 이 회로에서는 트랜지스터(TO')의 게이트에 칩이네이블신호(CE1)가 입력되기 때문에 칩이네이블신호(CE1)의 하강에 의해 트랜지스터(TO')는 턴오프된다.
열선택신호(CO1~COm)는 모두 칩이네이블신호(CE1)가 "H" 레벨로 되어 있는 대기상태의 동안에 "H" 레벨로 설정된다. 칩이네이블신호(CE1)가 "H" 레벨에서 "L" 레벨로 변화하여 활성상태로 되면, 열선택신호(CO1~COm)중 하나가 선택적으로 "H"로 되어 열선택용 트랜지스터(T11~T1m)에 대응하여 1개가 선택적으로 온상태로 되는데, 이때 이미 더미비트선(DBL)의 충전이 개시되어 있고, 비트선(DBL)충전은 이때부터 개시된다. 상기 충전회로(12)와 부하트랜지스터(T2)의 충전능력이 기준전위 발생회로(RS)와 거의 동일한 경우에는(VD)가 전위(Vref)보다 낮아지게 된다.
이와같은 상황하에서 충전이 계속되더라도 전위(VD)와 전위(Vref)의 전위차는 줄어들지 않게 된다. 행디코더(RD)의 동작이 완료되어 선택된 메모리셀로부터 데이터를 독출할 수 있는 상태로 된 후에 제어신호(DO)가 상승하고 제어신호(DO)가 하강하여 충전회로(11,12)가 충전동작을 정지하고, 또 검지회로(2)가 출력회로(1)로 출력신호를 출력한다. 이때 제 5 도a에 나타낸 바와같이 데이터 "0"이 메모리셀로부터 독출되는 경우에 전위(Vref)와 전위(VD)의 전위차 만큼 출력데이터의 확정이 지연되게 한다. 또한 제어신호(DO)에 의해 검지회로(2)가 기동되고 나서 전위(VD)와 전위(Vref)의 전위관계가 반전할 때까지의 기간동안 검지회로(2)는 출력데이터선(DS)을 도시된 바와같이 데이터 "1"과 같은 전위로 설정하기 때문에 불필요한 데이터(Dout)가 외부로 출력된다.
이와 같이 불필요한 데이터의 발생을 억제하기 위해, 본 발명의 반도체 메모리장치에서는 등가회로(21,22)를 설치하여 전위(VD)와 전위(Vref)의 전위차를 없애는 등가화와, 전위(VD1)와 전위(VDDL1)의 전위차를 없애는 등가화를 수행하도록 되어 있다.
다음에는 제 6 도a 및 제 6 도b를 참조하여 등가회로(21,22)가 설치되어 있는 경우의 동작을 설명한다.
칩이네이블신호(CE1)가 하강된 직후에 더미데이터선(DDL1,DDL2)은 등가회로(21,22)를 통해 본체회로(MS)로부터 충전전류가 공급되기 때문에 전위(VD)와 전위(Vref)의 전위차가 확대되지는 않는다.
또한 열선택신호(CO1~COm)중 1개가 "H" 레벨로 되어 대응하는 열선택용 트랜지스터(T1~T1m)가 턴온될때, 데이터선(DL1,DL2)은 등가회로(21,22)를 통해 기준전위발생회로(RS)로부터도 또한 충전전류가 공급되기 때문에 전위(VD)와 전위(Vref)의 전위차가 확대되지는 않는다. 또 제어신호(DO,DO)에 의해 충전회로(11,12)의 충전동작이 정지하여 등가회로(21,22)의 등가화동작이 정지하고, 또한 검지회로(2)가출력신호를 외부로 출력할 수 있는 상태로 된 때에는, 전위(Vref)가 전위(VD)보다 높은 값으로 변화하게 된다. 이는 제어신호(DO)가 상승하고 제어신호(DO)가 하강할 때에 부하트랜지스터(T1)가 부하트랜지스터(T2)보다도 충전능력이 높게 설정되어 있기 때문이다. 또한 메모리셀로부터 데이터 "1"이 독출되는 경우에는 데이터선(DL1,DL2)이 충전됨과동시에 메모리셀에 의해 방전된다. 이 때문에 제어신호(DO,DO)가 바뀌기 직전에 전위(VD1)가 전위(VDD1)와 같게 되고 또한 전위(VD)가 전위(Vref)와 같게 되면, 메모리셀로부터의 유출전류량이 동일한 본체회로(MS)측의 전위가 빨리 떨어지게 되므로, 제 6 도b에 나타낸 바와같이 "1"이 독출된 때에는 전위(Vref)와 전위(VD)의 크기 관계가 일찍 확정되게 된다. 또한 메모리셀의 데이터 "0"이 독출될 경우에는 제 6 도a에 나타낸 바와같이 기준전위발생회로(RS)측의 전위(Vref)가 상술한 바와같이 떨어지게 된다. 한편 본체회로(MS)측의 전위(VD)는 메모리셀로부터의 방전이 이루어지지 않기 때문에 안정점까지 충전되고, 이에 따라 전위(Vref)와 전위(VD)의 값은 반전되지 않게 된다. 따라서 "1"이 독출되고 "0"이 독출되는 쌍방에 있어서 오동작없이 데이터를 고속으로 출력할 수 있게 된다.
또, 본 실시예에서는 충전회로(11,12)를 설치했지만, 데이터선(DL1,DL2) 또는 비트선(BL1~BLm)의 부하용량이 작을 때에는 특히 필요하지 않다. 또한 충전회로(11)를 설치하지 않고서 〔[기준전위발생회로(MS)측의 부하트랜지스터(T1)의 전류구동능력]=[본체회로(RS)측의 부하트랜지스터(T2)의 전류구동능력]＋[충전회로(12)의 구동능력]〕의 관계가 성립하도록 할 때에는 등가회로(21)의 능력이 작아도 된다. 단, 〔[기준전위발생회로(RS)측의 부하트랜지스터(T1)의 전류구동능력]＋[충전회로(11)의 구동능력]=본체회로(MS)측의 부하트랜지스터(T2)의 전류구동능력]＋[충전회로(12)의 전류구동능력]〕의 관계가 성립하도록 설정된 때에도 마찬가지로 등가회로(21)의 능력을 작게 할 수 있다. 또한 더미메모레셀(DMC1~DMCn)을 본체회로(MS)측의 메모리셀(DMC11~DMCnm)과 같은 수만큼 준비하여 대응하는 본체회로(MS)측의 메모리셀(MC11~MCnm)과 반대의 데이터를 기록하도록 해도 되는바, 이 경우에는 게이트가 전원단자(Vcc)에 접속된 트랜지스터(TO) 대신에 트랜지스터(T11~T1m)와 같이 열디코더(CD)에 의해 제어되는 트랜지스터가 대응하는 더미열선에 접속된다.
그리고 상술한 반도체 메모리에는 2개의 등가회로(21,22)가 데이터선(DL2) 및 더미데이터선(DDL2) 사이와, 데이터선(DL1) 및 더미데이터선(DDL1) 사이에 설치되어 있다. 그런데, 등가회로(22)를 설치하지 않고 전위(VDD1,VDD1)의 등가화동작을 수행하지 않는 경우의 동작 파형은 제 7 도와같이 된다. 그런데, 등가회로(22)를 설치하지 않고 전위(VD1,VDD1)의 등가화동작을 수행하지 않는 경우의 동작 파형은 제 7 도와 같이 된다. 이 경우에는 제 7 도a에 나타낸 바와같이 셀데이터 "0"을 독출할 때에 충전속도차에 의해 순간적으로 검지회로(2)의 출력(DS)에 잘못된 데이터가 나타나게 된다. 즉, 고속동작을 실현하기 위해 데이터선(DL1)의 미소한 진폭을 증폭하여 데이터선(DL2)에 출력한다. 따라서 데이터선(DL1)과 더미데이터선(DDL2)의 등가화를 수행하지 않을 때에는 상기 데이터선(DL1)과 더미데이터선(DDL1)의 미소한 전위차가 증폭되어 데이터선(DL2) 및 더미데이터선(DDL2)에 나타나게 된다(화살표 A로 표시). 그리고 증폭된 데이터선(DL2)과 더미데이터선(DDL2)을 검지회로(2)가 검지하여 순간적으로 잘못된 데이터를 출력한다(화살표 B로 표시).
이러한 오동작의 방지와 오동작분의 충방전에 의해 억세스시간의 지연을 방지하기 위해 전위(VD)와 전위(Vref)의 등가화 뿐만 아니라 전위(VD1)와 전위(VDD1)의 등가화를 수행하는 것도 매우 중요하다.
또한 상술한 회로설명에서 제어신호(DO,DO)는 칩이네이블신호(CE1,CE1)를 지연시킨 것이지만, 칩이네이블신호(CE)에 응답해서 제어신호(DO,(DO)를 펄스파형으로 출력하도록 하더라도 마찬가지의 효과를 얻을 수 있게 된다.
그리고 등가회로(22)는 트랜지스터(PR4)만으로도 구성될 수 있는데, 이 경우에는 트랜지스터(PR4)의 임계전압은 보다 낮은 쪽이 등가화 때의 효율이 좋기 때문에 임계치전압이 OV 근방의 트랜지스터를 사용해도 된다.
제 8 도는 본 발명에 따른 제어신호(DO,DO)를 발생시키기 위한 일예를 나타낸 회로도로서, 이 회로에서는 워드선(WL)의 상승에 따라 검지회로(2)에 의해 검지동작을 개시하기 때문에 워드선(WL)을 선택하는 어드레스버퍼(Rb와 행디코더(RD) 및 워드선(WL)의 등가회로를 사용한 지연회로에 의해 칩이네이블신호(CE1)를 지연시키게 된다. 제 8 도에 있어서 노아게이트(201)와 인버터(202), P채널 MOS트랜지스터(203),N채널 MOS트랜지스터(204) 및 인버터(205~207)는 어드레스버퍼(Rb에 대응하는 부분이고, 그 후단의 P채널 MOS트랜지스터(208)와 N채널 MOS트랜지스터(209), 낸드게이트(210), 인버터(211), N채널 MOS트랜지스터(212~217), P채널 MOS트랜지스터(218), 노아게이트(219), 디플리션형 트랜지스터(220,221) 및 N채널 MOS트랜지스터(222)는 행디코더(RD)에 대응하는 부분이고, 그 후단의 부유게이트 구조의 트랜지스터(2231~223n)는 워드선(WL)에 대응하는 부분이다. 이 워드선(WL)으로 이루어진 더미행선은 상기 실시예에 나타낸 바와같이 행선(WL)과 모두 동일한 구성이어도 되고, 등가적으로 콘덴서(C)와 저항(R)으로 이루어진 시정수회로를 이용해도 된다. 또한 행선(WL)보다도 저항을 크게하고 용량도 크게 설정하면 후술하는 지연부는 필요가 없게 된다. 그리고 상기 후단에 설치된 낸드게이트(224)와 인버터(225), 전송게이트(226), N채널 MOS트랜지스터(227) 및 인버터(228)는 워드선(WL)이 소정의 전위에 도달한 다음에 제어신호(DO)가 상승하도록 타이밍 설정을 행하기 위한 지연부인데, 인버터(228)의출력으로부터 신호(DO)가 인출되고 그 후단의 인버터(229)로부터 신호(DO)가 인출된다. 그리고 제어신호(DO,DO)를 낸드게이트(300)와 인버터(301), 전송게이트(302), N채널 MOS트랜지스터(303), 인버터(304), 낸드게이트(305) 및 인버터(306)를 이용하여 지연시킴으로써, 출력이네이블신호(OE1,OE1)를 발생시키기 위한 제어신호(OEON)를 얻는다.
이 제어신호(OEON)는 검지회로(2)가 제어신호(DO,DO)의 절환에 따라 동작을 개시한 다음에 검지회로(2)의 출력데이터선(DS)의 데이타가 확정될 때까지의 기간동안에 출력단(Dout)에 데이터선(DS)과 동위상의 데이터가 출력되는 것을 막기 위한 것이다. 출력이네이블신호(OE1,OE1)의 절환이 제어신호(DO,(DO)의 절환보다 빠르면 데이터선(DS)에 올바른 데이타가 나타날 때까지의 기간동안에 외부에는 "0"의 데이터가 출력되게 된다. 그러나 상기 제어신호(DO,DO)보다도 출력이네이블신호(OE1,CE1)를 늦추는 방식을 채택함으로써 제어신호(DO,DO)가 절환된 다음에 출력이네이블신호(OE1,OE1)가 절환될 때까지의 기간동안에 트랜지스터(T23,T24)는 오프상태인 채로 있기 때문에 어떤 것도 출력하지 않고, 이 기간동안 출력데이터선(DS)상의 데이타가 확정되기 때문에 출력단(Dout)으로 정확한 데이터를 출력할 수 있게 된다.
또한 여기서 노아게이트(219)에 칩이네이블신호(CE1)가 입력되고 있는 것은, 상기 반도체 메모리가 대기상태에 들어가서 칩이네이블신호(CE1)가 "1" 레벨로 될때에 빠르게 더미행선을 방전시켜 다음의 활성모드에 대비하기 위한 것이다. 이 때문에 칩이네이블신호(CE1)가 "1"로 설정되어 있는 기간이 짧게 되더라도 더미행선이 방전되게 된다. 인버터를 통해 낸드게이트(224)에 입력되고 있는 칩이네이블신호(CE1)도 상기와 같은 목적을 갖는 전송게이트(226)와 용량(227)으로 이루어진 지연부를 빠르게 충전시킨다. 통상 더미비트선(DBL)은 본체회로(MS)의 비트선(BL1~BLn)중 1개와 등가적인 구성을 갖춘 것이 바람직하고, 또한 동일하게 동작하는 것이 바람직하다.
따라서 MOS트랜지스터(TO)의 게이트에 칩이네이블신호(CE1)를 입력하여 활성상태로 된 때에 MOS트랜지스터(TO)가 온상태로 되도록 하여도 된다.
[발명의 효과]
이상 설명한 바와같이 본 발명에 의하면, 셀데이터의 내용에 영향을 미치지 않고서 정확한 데이터를 고속으로 독출할 수 있게 되고, 또한 검지회로 출력에서 오동작의 발생을 방지할 수 있으므로, 보다 신뢰성 높은 데이터 독출동작이 가능하게 된다.

Claims (23)

  1. 행 디코더로부터의 신호에 의해 선택적으로 구동되는 행선과, 이 행선에 접속된 메모리셀, 이 메모리셀로부터의 데이터를 받는 열선, 더미셀, 이 더미셀로부터의 데이터를 받는 더미열선, 상기 열선으로부터 한쪽의 입력에 전송되는 데이터의 전위와 상기 더미열선으로부터 다른쪽의 입력에 전송되는 전위의 크기에 따라 신호를 출력회로에 출력하는 데이터검지회로, 상기 열선에 전류로가 삽입되어 상기 열선의 전위를 상기 메모리셀측과 상기 데이터검지회로의 한쪽의 입력측으로 분리하기 위한 제 1 전송게이트 트랜지스터, 상기 열선의 데이터검지회로측에 설치되어 반도체 메모리가 활성상태에 있는 동안 구동되는 제 1 부하회로, 상기 더미열선에 전류로가 삽입되어 상기 더미열선의 전위를 상기 더미셀측과 상기 데이터검지회로의 다른쪽의 입력측으로 분리하기 위한 제 2 전송게이트 트랜지스터, 상기 더미열선의 데이터검지회로측에 설치되어 상기 반도체 메모리가 활성상태에 있는 동안 구동되는 제 2 부하회로, 일단이 상기 열선의 데이터검지회로측에 접속되고 타단이 상기 더미열선의 데이터검지회로측에 접속되어, 그 사이의 등가화를 상기 반도체 메모리가 활성상태로 되어진 다음에 소정의 기간이 경과할 때까지 수행하는 제 1 등가회로 및, 일단이 상기 열선의 메모리셀측에 접속되고 타단이 상기 더미열선의 더미셀측에 접속되어, 그 사이의 등가화를 상기 반도체 메모리가 활성상태로 되어진 다음에 소정의 기간이 경과할 때까지 수행하는 제 2 등가회로를 구비하여 이루어진 것을 특징으로 하는 반도체 메모리장치.
  2. 제 1 항에 있어서, 상기 데이터검지회로는 상기 선택된 행선이 소정전위에 도달한 후에 동작상태로 제어로되는 것을 특징으로 하는 반도체 메모리장치.
  3. 제 1 항에 있어서, 상기 칩이네이블신호가 활성상태로 될때 까지는 상기 열선 및 더미열선은 방전상태로 되는 것을 특징으로 하는 반도체 메모리장치.
  4. 제 1 항에 있어서, 상기 더미셀 및 메모리셀은 부유게이트를 갖춘 MOSFET로 이루어진 것을 특징으로 하는 반도체 메모리장치.
  5. 제 1 항에 있어서, 상기 열선의 데이터검지회로측에 설치되어 상기 반도체 메모리가 활성상태로 된 후에 소정의 기간이 경과할 때까지의 사이에 구동되는 제 3 부하회로가 더 구비된 것을 특징으로 하는 반도체 메모리장치.
  6. 제 5 항에 있어서, 더미열선의 검지회로측에 설치되어 상기 반도체 메모리가 활성상태로 된 후에 소정의 기간이 경과할 때까지의 사이에 구동되는 제 4 부하회로가 더 구비된 것을 특징으로 하는 반도체 메모리장치.
  7. 제 5 항에 있어서, 상기 제 1 부하회로와 상기 제 3 부하회로의 합성 콘덕턴스는 상기 제 2 부하회로의 콘덕턴스와 거의 같게 되어 있는 것을 특징으로 하는 반도체 메모리장치.
  8. 제 6 항에 있어서, 상기 제 1 부하회로와 상기 제 3 부하회로의 합성 콘덕턴스는 상기 제 2 부하회로와 상기 제 4 부하회로의 합성콘덕턴스와 거의 같게 되어 있는 것을 특징으로 하는 반도체 메모리장치.
  9. 제 1 항, 제 4 항, 제 6 항증 어느 한 항에 있어서, 상기 제 1 등가회로 또는 제 2 등가회로에 의한 등가화는 상기 반도체 메모리가 활성상태로 된 다음에 시작하여 소정의 기간이 후에 종료하도록 된 것을 특징으로 하는 반도체 메모리장치.
  10. 제 1 항, 제 4 항, 제 6 항중 어느 한 항에 있어서, 상기 더미셀은 상기 메모리셀과 같은 수로 준비되고, 상기 메모리셀과 이 메모리셀에 대응하는 상기 더미셀은 서로 다른 데이터가 기억되는 것을 특징으로 하는 반도체 메모리장치.
  11. 제 1 항, 제 4 항, 제 5 항, 제 6 항중 어느 한 항에 있어서, 상기 소정의 기간은 상기 반도체 메모리가 활성상태로 되고 상기 선택된 행선이 소정의 전위로 될 때 종료되는 것을 특징으로 하는 반도체 메모리장치.
  12. 제 1 항에 있어서, 상기 반도체 메모리의 동작상태를 제어하기 위해 외부에서 입력되는 신호에 응답하여 내부제어신호를 만들고, 상기 내부제어신호에 의해 상기 제 1 및 제 2 등가회로를 제어하는 내부제어신호 발생수단을 추가로 구비한 것을 특징으로 하는 반도체 메모리장치.
  13. 제 1 항 내지 제 8 항중 어느 한 항에 있어서, 상기 데이터검지회로부터 전달된 데이터를 출력하는 출력회로를 추가로 구비하고, 적어도 상기 등가화 기간중에는 상기 데이터검지회로의 출력이 상기 출력회로로부터 출력되지 않도록 데이터 출력금지수단을 추가로 구비하여 이루어진 것을 특징으로 하는 반도체 메모리장치.
  14. 제13항에 있어서, 상기 데이터출력 금지수단은 상기 출력회로의 출력단을 고저항상태로 하고, 상기 데이터검지회로의 출력을 상기 출력회로로부터 출력되지 않도록 하는 것을 특징으로 하는 반도체 메모리장치.
  15. 제12항에 있어서, 상기 내부제어신호 발생수단은 상기 행선과 실질적으로 같게 되는 저항 및 용량 또는 그보다 큰 저항 및 용량을 갖는 데이터 행선을 포함하고, 상기 반도체 메모리가 활성상태로 된 후에 상기 더미행선이 소정 전위로 된 것을 검지하여 상기 제어신호의 논리레벨을 변화시켜서 상기 등가화를 종료시키는 것을 특징으로 하는 반도체 메모리장치.
  16. 제12항에 있어서, 상기 내부제어신호 발생수단은 상기 행선 및 이 행선에 접속된 메모리셀과 동일한 구조를 갖는 더미행선을 포함하고, 상기 반도체 메모리가 활성상태로 된 후에 상기 더미행선이 소정 전위로 된 것을 검지하여 상기 제어신호의 논리레벨을 변화시켜서 상기 등가화를 종료시키는 것을 특징으로 하는 반도체 메모리장치.
  17. 제15항 또는 제16항에 있어서, 상기 소정 전위로 된 것을 검지하는 검지회로를 추가로 포함하고, 이 검지회로의 출력을 지연시키는 제 1 지연부를 추가로 포함하며, 이 제 1 지연부로부터의 논리레벨이 변화된 때 상기 제어신호의 논리레벨을 변화시켜셔서 상기 등가화를 종료하는 반도체 메모리장치.
  18. 제15항 또는 제16항에 있어서, 외부로부터 입력되는 어드레스신호를 받아 상기 행디코더로의 출력신호를 만드는 어드레스버퍼회로를 추가로 포함하고, 상기 내부제어신호 발생회로는 상기 어드레스버퍼회로와 등가인 부분 및 상기 행디코더와 등가인 부분을 추가로 포함하는 것을 특징으로 하는 반도체 메모리장치.
  19. 제15항 또는 제16항에 있어서, 상기 데이터검지회로로부터 전달된 데이터를 출력하는 출력회로를 추가로 구비하고, 상기 내부제어신호 발생수단은 상기 제어신호를 지연시키는 제 2 지연부와, 이 제 2 지연부로부터의 신호에 의해 상기 출력회로로부터 출력이 출력되지 않도록 하는 데이터출력 금지수단을 추가로 구비하여 이루어진 것을 특징으로 하는 반도체 메모리장치.
  20. 제1항, 제 4 항, 제 6 항, 제12항중 어느 한 항에 있어서, 상기 열선을 선택하는 열디코더를 추가로 구비하여 이루어진 것을 특징으로 하는 반도체 메모리장치.
  21. 행 디코더와, 이 행 디코더에 의해 선택적으로 구동되는 행선, 이 행선에 접속되는 메모리셀, 이 메모리셀로부터의 데이터를 받는 열선, 이 열선을 선택하기 위한 열디코더, 상기 열선에 한쪽의 입력이 접속되는 검지회로, 더미셀, 이 더미셀로부터의 데이터를 받고, 상기 검지회로의 다른쪽 입력에 접속된 더미열선, 상기 열선에 접속되는 제 1 부하회로, 상기 더미열선에 접속되는 제 2 부하회로, 상기 제 1 부하회로와 상기 메모리셀 사이에서 소오스·드레인 전류로가 설치되고 상기 메모리셀에 소정 전위이상 인가되지 않도록 하는 제 1 트랜지스터, 상기 제 2 부하회로와 상기 더미셀의 사이에 소오스·드레인 전류로가 설치되고 상기 더미셀에 소정 전위이상 인가되지 않도록 하는 제 2 트랜지스터, 각각 대응하는 상기 제 1 트랜지스터의 소오스·드레인 전류로의 일단과, 상기 제 2 트랜지스터의 소오스·드레인 전류로의 일단에 선택적으로 접속되는 제 1 등가회로 및, 각각 대응하는 상기 제 1 트랜지스터의 소오스·드레인 전류로의 타단과, 상기 제 2 트랜지스터의 소오스·드레인 전류로의 타단에 선택적으로 접속되는 제 2 등가회로가 구비되어 이루어 진것을 특징으로 하는 반도체 메모리장치.
  22. 제21항에 있어서, 상기 반도체 메모리가 활성상태로 된 다음에 소정 시간이 경과할 때까지 상기 제1 및 제 2 등가회로는 상기 제 1 트랜지스터와 제 2 트랜지스터의 일단끼리와 타단끼리를 접속하는 것을 특징으로 하는 반도체 메모리장치.
  23. 제21항 또는 제22항에 있어서, 상기 제1 및 제 2 등가회로는, 상기 제 1 트랜지스터의 소오스·드레인 전류로의 일단과 상기 제 2 트랜지스터의 소오스·드레인 전류로의 일단 사이에 소오스·드레인 전류로가 접속된 제 1 스위칭 트랜지스터와, 상기 제 1 트랜지스터의 소오스·드레인 전류로의 타단과 상기 제 2 트랜지스터의 소오스·드레인 전류로의 타단사이에 소오스·드레인 전류로가 접속된 제 2 스위칭 트랜지스터를 추가로 구비하여 이루어진 것을 특징으로 하는 반도체 메모리장치.
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