KR20010070066A

KR20010070066A - 집적 회로, 감지 증폭기 회로 및 전압 스윙 제한 방법

Info

Publication number: KR20010070066A
Application number: KR1020000053754A
Authority: KR
Inventors: 헌터마이클제임스; 리현
Original assignee: 루센트 테크놀러지스 인크
Priority date: 1999-09-14
Filing date: 2000-09-09
Publication date: 2001-07-25
Also published as: JP2001110187A; US6282137B1; JP3776701B2; KR100745849B1

Abstract

본 발명은 SRAM(Static Random Access Memory)의 비트 및라인 상에서의 전압 스윙(swing)을 최소화하여, SRAM에 대한 사전 충전(precharge) 시간 및 판독 시간을 최소화하는 방법 및 장치에 관한 것이다. 본 발명에 따르면, 메모리 어레이의 마지막 열(column)에 향상된 감지 증폭기가 제공된다. 향상된 감지 증폭기는 비트 및라인 간의 차분 전압이 감지 증폭기의 최소 검출가능 임계값을 초과하는 때를 검출한다. 그러한 이벤트에 응답하여, 향상된 감지 증폭기는 비트 및

Description

집적 회로, 감지 증폭기 회로 및 전압 스윙 제한 방법{IMPROVED SRAM METHOD AND APPARATUS}

본 발명은 SRAM(Static Random Access Memory)에 관한 것이다.

SRAM은 SRAM 내의 메모리 셀의 내용을 빈번하게 리프레쉬하지 않고서도 데이터를 유지할 수 있는 판독/기록 메모리이다. 종래의 SRAM에서, 메모리 셀들은 일련의 행(row) 및 열(column)로 배열된다. 종래의 SRAM(10)의 메모리 어레이의 기본적 구조를 나타내는 도 1을 참조하면, 각각의 열(12) 내의 모든 메모리 셀들(14)은 비트 라인(16) 및라인(18) 사이에 접속되어 있다. 도 1은 어드레스로부터 디코딩되는 열 선택 신호(20)를 통해 교대로 선택가능한 2 개의 열 세그먼트(12a, 12b)를 포함하는 단지 1 개의 열을 도시하고 있다. 그러나, 전형적인 SRAM은 다수의 열을 포함한다는 것을 알아야 한다. 더욱이, 도시된 바와 같은 방법으로 열들을 분할하는 목적은 구현의 세부 사항과 관련되는데, 특히 메모리 어레이의 물리적인 폭에 대해 열들의 물리적인 길이를 감소시키는 것과 관련된다. 따라서, 여러 SRAM들은 분할을 하지 않는 단순한 행 및 열들을 갖는다는 것은 당업자들에게 명확할 것이다.

각각의 열 세그먼트는 N 개의 행(22)을 가지며, 그들 중 단지 제 1 행(행 0) 및 마지막 행(행 N-1)만이 도시되어 있다. 각각의 행은 RL(N-1)을 통해 워드 선택 라인(때로는 '행 선택 라인'이라고도 지칭됨) RL(0)에 접속된다. 행 선택 라인(24) 상의 신호들은 어드레스로부터 디코딩되어, 메모리 어레이 내의 특정 행을선택한다. 또한, 액세스되고 있는 메모리 셀을 포함하는 특정 열이 어드레스로부터 디코딩되어, 열 선택 라인(20)과 같은 다수의 열 선택 라인들을 통한 판독을 위해 단일 메모리 셀을 선택한다.

단일 열의 각각의 열 세그먼트의 비트 라인들(16)은 함께 접속되어 감지 증폭기(26)의 하나의 입력에 위치된다. 열의 각각의 열 세그먼트의라인들(18)은 함께 접속되어 감지 증폭기(16)의 제 2 입력에 위치된다. 다수 열(multi-column) 메모리 내의 각각의 열은 그 자신의 감지 증폭기를 갖는다. 감지 증폭기(26)는 판독 제어 라인에 의해 제어된다. 특히, 판독 라인이 어서트(assert)되지 않을 때 감지 증폭기의 출력이 래치된다.

도 1에 예시된 바와 같이 분할된 열 메모리 어레이에서, 각각의 비트 라인(16)과, 감지 증폭기의 제 1 입력 사이에 트랜지스터 스위치(28a)가 위치되며, 각각의라인(18)과, 감지 증폭기의 대응 입력 사이에 또다른 트랜지스터 스위치(28b)가 위치되어, 어드레스에 의해 액세스되고 있는 셀을 포함하는 2 개의 세그먼트 중 하나를 선택한다. 스위치들(28a, 28b)은 상보적으로 작용하도록 동일한 열 선택 신호 라인들, 즉 CSEL-A(20) 및 그것의 상보에 접속된다. 본질적으로, 열 선택 신호는 디코딩된 어드레스의 또다른 부분이다.

각각의 열 세그먼트는 사전 충전 회로(34)를 더 포함하여, 판독 동작 이전에 열 세그먼트(12a, 12b)의 비트 및라인(16 및 18)을 동일한 사전결정 전압으로 사전 충전한다. 특히, 각각의 메모리 셀들(14)은 대응하는 열 세그먼트의 비트 및라인들 사이에 접속되어, 판독 동안, 디코딩된 어드레스, 즉 행 선택 라인 신호(24) 및 열 세그먼트 선택 신호(20)에 의해 선택된 셀이 0 또는 1을 저장하는지의 여부에 따라 비트 및중 단지 하나만을 방전하도록 한다. 비트 라인은 저장된 비트의 참값(true value)을 나타내며,라인은 비트 라인의 상보 값을 갖는다. 행 선택 및 열 선택 신호와 같은 디코딩된 어드레스 신호, 사전 충전 신호 및 판독 신호를 포함하는 모든 제어 신호들은 제어 회로(37)로부터 발생되는 것으로 도시되어 있다.

셀(14)이 판독될 때, 감지 증폭기(26)는 관련된 비트 및라인 쌍들(16, 18) 간의 차분을 검출하고, (판독 라인이 어서트되지 않는 시간에) 그 값을 래치 및 증폭한 후, 대응하는 비트값을 출력한다.

비트 및라인을 사전 충전하는 목적은 셀을 판독하는데 소요되는 시간을 감소시키는 것이다. 특히, 셀이 라인을 방전하는 시간보다는 셀이 라인을 충전하는 시간이 보다 많이 소요된다. 따라서, 판독 이전에, 2 개의 라인은 사전 충전 회로에 의해 충전되며, 판독 동작은 비트 및라인 중 하나를 방전하는 것을 포함한다.

메모리 용량 및 속도를 증가시키는 것이 바람직한 상황하에서, 현재 여러 SRAM들은 판독 시간을 더욱 감소시키기 위해 추가적인 기법들을 이용하고 있다. 특히, 그러한 기법들 중 하나의 부류에서는 비트 또는라인이 완전히 방전되기 전에 판독을 종료하는 개념을 이용하고 있다. 특히, SRAM에서 전형적으로 이용되는 감지 증폭기는 스위치하기 위해 (또는, 보다 정확하게는 그들의 입력에 접속된 비트 및라인 간의 차분을 검출하기 위해) 그들의 입력들 간에 비교적 작은 전압 차분을 필요로 한다. 예를 들어, 감지 증폭기의 입력들을 통한 전형적인 검출가능 차분 전압 임계값은 약 400 밀리볼트(millivolt)일 수 있다.

이러한 부류 중에는, 판독 동작에 포함되는 방전 시간을 단축시키는데 공통적으로 사용되는 적어도 3 가지의 기법이 있다. 그것은 (1) 비트 라인 클램핑과, (2) 지연 회로를 갖는 셀 액세스 트랜지스터의 온 타임(on time) 제어와, (3) 참조로서 더미 열을 이용하는 셀 액세스 트랜지스터의 온 타임 제어이다. 이들 각각의 기법은 이하 간략하게 기술될 것이다. 그러나, SRAM 설계 분야의 당업자라면 이들 기법들에 이미 친숙할 것이다.

비트 클램핑 기법은 비트 및라인이 VDD(또는 VSS) 전압보다 작은 소정의 전압으로 사전 충전되도록 한다. 비트 라인 클램핑의 배경적인 이론은 감지 증폭기를 통한 차분을 검출하는데 필요한 임계값 전압보다 단지 약간 높은 전압으로 비트 및라인을 사전 충전하는 것이다. 예를 들어, 3 V 회로(VDD = 3 V, VSS = 0 V)에서 논리 하이값과 논리 로우값 간의 스위치 포인트가 1.5 V라고 가정한다. 따라서, 비트 클램핑을 하는 경우, 비트 및라인은 3 V가 아닌, 단지 약 1.8 V로 사전 충전될 수 있다. 따라서, 방전된 라인(비트 또는)은 그것이 3 V로 사전 충전되었던 경우보다 상당히 신속하게 임계값에 도달할 수 있다.

도 2는 비트 라인 클램핑을 이용하는 예시적인 사전 충전 회로의 회로도이다. 전술한 바와 같이, 사전 충전 회로(202)는 대응하는 열(또는, 열 세그먼트)의 비트 라인(204) 및라인(206) 사이에 접속되어 있다. 사전 충전 회로는 종래 기술에 의한 구성을 갖고 있으며, 3 개의 NMOS 트랜지스터(208, 210, 212)를 포함한다. 일반적으로, 트랜지스터들(210, 212) 간의 접합점(214)은 VDD 전압 레일에 직접 접속될 것이다. 그러나, 비트 라인 클램핑을 하는 경우, VDD와 접합점(214) 사이에 다이오드 접속형 PMOS 트랜지스터(216)가 접속된다. 이 경우, PMOS 트랜지스터(216)의 임계 전압에 의해, 사전 충전 회로가 비트 및라인(204 및 206)을 사전 충전시킬 전압이 낮아지게 된다. PMOS 트랜지스터에 대한 전형적인 임계 전압은 0.6 V일 것이다. 따라서, 이러한 회로 구현에 있어, 사전 충전 전압은 3 V가 아닌 2.4 V이다. 사전 충전 전압을 3 V의 VDD로부터, 예를 들면 전술한 바와 같은 1.8 V로 강하시키기를 원하는 경우, VDD와 노드(214) 사이에 단순하게 2 개의 비트 라인 클램핑 다이오드 접속형 트랜지스터가 직렬 접속될 것이다.

도 3은 전술한 바와 같은 제 2 기법, 즉 지연을 갖는 셀 액세스 트랜지스터의 온 타임 제어의 예시적인 실시예를 도시하고 있다. 이 기법의 배경적 이론은 판독 동작을 중지하고, 충분한 시간이 경과된 후 감지 증폭기를 래치함으로써, 비트 또는라인이 완전히 방전되기 바로 전에, 감지 증폭기 입력들을 통한 전압 차분이 최소 요구 임계값을 초과하는 것을 보장하는 것이다. 이러한 개념을 구현하기 위해, 판독 제어 라인(302) (및 가능하게는 행 선택 라인(306) 및 열 선택 라인(308)과 같은 제어 라인들)이 제어 회로(305)로부터 메모리 어레이(303) 내의 그들의 통상적인 목적지로 직접 제공될 뿐만 아니라, 지연 회로(304)를 통해서도 제공된다. 전형적으로, 지연 회로는 인버터들(또는 인버터 등가 장치들)의 체인을 포함할 수 있다. 이들 신호의 값이 변할 때, 지연 회로의 출력은 지연 회로(304)의 지연 기간 동안의 신호들의 참값과 일치하지 않을 것이다. 지연 회로에 의해 설정된 지연 기간 이후, 비지연 신호 및 대응하는 지연 신호가 다시 일치할 것이다. 그들이 다시 일치할 때, 판독이 완료된 것으로 고려되며, 감지 증폭기는 래치된다. 지연 기간은 회로의 설계시에 사전 결정되며, 적어도 SRAM 내의 셀을 판독하는데 필요한 가장 긴 기간 만큼이 되도록 선택된다.

메모리에 대한 가장 긴 판독 시간일지라도, 통상적으로는 비트 또는라인을 완전히 방전시키는데 요구되는 시간보다는 상당히 짧다.

도 4는 전술한 바와 같은 판독 방전 및 사전 충전 시간을 최소화하기 위한 제 3 기법을 도시하고 있다. 이 기법에서, 메모리 어레이의 단부에 더미 열(402-N)이 부가된다('단부'라는 용어는 제어 라인들(예를 들면, 판독, 행 선택 및 열 선택)의 소스로부터 열까지의 신호 전파 지연의 관점에서의 가장 긴 거리를 의미함). 더미 열(402) 내의 모든 메모리 셀들은 동일한 데이터(0 또는 1)로 기록된다. 바람직하게, 기록 또는 사전 충전 사이클 동안 감지 증폭기(406)의 아이들(idle) 모드가 논리 1이면, 더미 셀들은 논리 0으로 기록되며, 그 반대의 경우도 가능하다. 더미 열(402)은 그 자신의 감지 증폭기(406-N)를 갖는다. 따라서, 판독 동작이 실행될 때마다, 감지 증폭기(406-N)의 출력은 항상 하이로부터 로우로 전이하게 된다. 더미 열의 감지 증폭기(406-N)의 출력은 제어 회로(408)로 진행되며, 그곳에서 감지된다. 감지시에, 판독 동작이 중지되는데, 즉 판독 제어 라인(410)을 디어서트(de-assert)함으로써 감지 증폭기가 래치된다. 전술한 바와 같이, 더미 열이 메모리 어레이의 단부에 위치됨으로써, 더미 열에 의해 설정된 판독 액세스 지연이 소정의 다른 열의 판독 액세스 지연보다 길어지게 된다. 이것은 판독 동작이 중지될 때, 판독되고 있는 실제 셀에 대응하는 감지 증폭기가 스위치되도록 보장한다.

전술한 바와 같은 판독 시간 최소화 기법들은 모두 소정의 단점을 갖는다. 예를 들어, 비트 라인 클램핑 기법은 비트 라인 클램핑 트랜지스터 또는 트랜지스터들의 임계 전압에 의해 비트 라인 동작 전압을 감소시키므로, (1.5 V 미만의) 저 전압 설계와 관련하여 실행하기가 어려워진다. SRAM에 사용된 감지 증폭기의 특정 설계에 따라, 상이한 문제점들이 있다. 예를 들면, 전원 VDD/VSS와 직렬로 연결된 감지 증폭기에 접속된 클램핑 다이오드가 있는 경우, 감지 증폭기의 출력 전압은 VDD - V_T(여기서, V_T는 비트 라인 클램핑 트랜지스터의 임계 전압을 나타냄)일 것이다. 이 전압 레벨은 판독 동작 동안 DC 전력이 손실되도록 할 수 있으며, 중간 전압을 갖는 다음 게이트를 구동한다.

전원과 직렬로 연결된 감지 증폭기에 접속된 클램핑 다이오드가 없는 경우, 이전 경우에서 처럼 센스 증폭기가 중간 전압을 갖는 다음 게이트를 구동하게 되는 문제는 발생되지 않는다. 그러나, 비트 및라인의 사전 충전 전압 레벨은 감지 증폭기에 대한 입력들의 사전 충전 레벨 이하인 V_T이다(단일 PMOS 다이오드 트랜지스터가 비트 라인 클램프로서 사용되는 것으로 가정함). 따라서, 비트 라인 액세스 트랜지스터가를 턴온함에 따라, 감지 증폭기의 입력 노드와 비트 및라인 사이에는 즉각적인 전하 공유가 발생될 것이다. 따라서, 감지 증폭기에 대한 입력들은 VDD-V_T쪽으로 이동하기 시작한다. 따라서, 비트 라인들 사이 및 감지 증폭기 입력들 사이의 (기생) 캐패시턴스 라인에 부정합이 있는 경우, 감지 증폭기는 잘못된 방향으로 스윙(swing)할 수 있다. 일단, 감지 증폭기에 대한 입력들이 잘못된 방향으로 스윙하게 되면, (일반적으로 교차 접속 회로 설계를 포함하는) 감지 증폭기가 잘못된 결정을 내릴 것이며, 비트 라인을 잘못된 방향으로 더 푸싱(pushing)할 것이다. 감지 증폭기 내의 부하 트랜지스터의 트랜스컨덕턴스가 메모리 셀 내의 부하 트랜지스터의 트랜스컨덕턴스보다 높으면, 메모리 셀 데이터는 잘못된 데이터로 중복 기록될 수 있다. 따라서, 판독 동작을 수행하는 동안, 셀 데이터를 중복 기록하여, 감지 증폭기의 출력에 잘못된 값을 발생시킬 것이다.

제 2 기법, 즉 지연 회로를 갖는 판독 동작의 온 타임 제어와 관련하여, 지연 회로는 각각의 동작 조건 및 각각의 특정 메모리 크기에 대해 개별적으로 설계되어야 할 필요가 있다. 따라서, 회로는 하나의 설계로부터 다른 설계로 변환될 수 없으며, 이 기법이 적용되는 각각의 상이한 SRAM에 대해 재설계되어야 한다. 더욱이, 전압 또는 온도 드리프트(drift)로 인해 동작 환경 조건이 변화되어 판독 액세스 시간이 지연 시간보다 길어지게 된다면, SRAM은 기능을 모두 중지할 것이다.

마지막으로, 제 3 기법, 즉 더미 열을 이용한 기법 또한 단점을 갖는다. 첫째, 이 기법을 구현하기 위해서는 부가적인 다이(die) 영역이 필요하다. 둘째, 이 기법은 더미 열 내의 비트 및라인을 사전 충전 및 방전시 부가적인 전력을 소모한다. 셋째, 이 기법은 더미 열의 셀을 구동시 행 선택 라인 상에 부가적인 지연을 추가한다(실제(real) 열의 단부에 부가적인 열을 포함함).

본 발명에 따라 SRAM 내의 비트 및라인 상에서의 전압 스윙을 최소하하는 방법 및 장치가 제공된다. 본 발명에 따라, SRAM 메모리 어레이(또는 어레이 내의 메모리 그룹) 내의 열에 감지 증폭기가 제공되는데, 이 감지 증폭기는 감지 증폭기의 입력을 통한 전압 차분이 감지 증폭기의 스위칭을 위한 최소 임계값을 초과한 때를 나타내는 피드백 신호를 생성한다. 감지 증폭기로부터의 피드백 신호는 피드백 신호가 어서트될 때 판독을 종료하도록 판독 제어 회로에 의해 이용되므로, 감지 증폭기의 출력에서의 데이터가 유효하게 되는 순간 판독 동작을 중지하며, 이것은 전형적으로 비트 또는라인이 완전하게 방전되기 전에 행해진다.

도 1은 종래의 SRAM 메모리 어레이의 개략도,

도 2는 종래 기술에 따라, 판독 동작 동안 사전 충전 전압 스윙을 최소화하는 비트 라인 클램핑 방법을 이용하는 사전 충전 회로의 회로도,

도 3은 종래 기술에 따라, 판독 동작 동안 사전 충전 전압 스윙을 최소화하는 지연 회로 방법을 이용하는 SRAM 메모리를 예시하는 블록도,

도 4는 종래 기술에 따라, 판독 동작 동안 사전 충전 전압 스윙을 최소화하는 더미 열(dummy column) 방법을 이용하는 SRAM의 블록도,

도 5는 본 발명에 따른 SRAM 메모리 어레이를 예시하는 개략도,

도 6은 본 발명의 바람직한 실시예에 따른, 도 5의 향상된 감지 증폭기의 회로도.

도면의 주요 부분에 대한 부호의 설명

505 : 제어 회로 507 : 향상된 감지 증폭기

도 5는 본 발명에 따른 SRAM 메모리 어레이의 개략도이다. 대부분의 메모리 어레이는 본질적으로 종래의 메모리 어레이이다. 예를 들어, 그것은 감지 증폭기들 중 하나를 제외하고는 도 1에 의해 예시된 메모리 어레이와 동일하며, 그 하나의 감지 증폭기는 이하 기술된 바와 같이 피드백 신호를 처리하도록 제어 회로(505) 및 제어 회로(505) 내의 부가적인 회로에 피드백 신호 DVV를 제공하기 위해, 회로 내의 다른 감지 증폭기들에 비해 향상된 것이다. 바람직한 실시예에서, 단부 열, 즉 전파 지연의 측면에서 판독 제어 회로(505)로부터 더 멀리 위치한 열의 향상된 감지 증폭기(507)가 향상된 감지 증폭기이다. 도면으로부터 알 수 있듯이, 이 감지 증폭기는 비트 출력 신호(540-N)를 생성하는 것 외에도, 차분 전압값 또는 DVV 신호라고 불리는 피드백 신호(541)를 생성한다. DVV 신호는 DVV가 어서트될 때 판독 동작을 중지하도록 설계된 제어 회로(505)로 피드백된다.

향상된 감지 증폭기(507)는 (1) 판독 제어 라인이 어서트될 때에만 DVV를 어서트하고, (2) 판독되고 있는 열의 비트 및라인 사이의 전압 차분이 감지 증폭기가 감지할 수 있는 최소 임계값 차분을 초과하도록 설계된다.

도 6은 본 발명의 바람직한 실시예에 따른 향상된 감지 증폭기(600)를 예시하는 회로도이다. 회로(600)의 주요 감지 증폭기 부분(602)은 종래와 동일할 수 있다. 감지 증폭기(602)에 대한 반전 입력이 비트 및라인들 중 하나에 접속된다. 본 실시예에서, 그것은라인(606)이다. 그러나, 이것은 비트 라인일 수도 있다. 비반전 입력은 2 개의 라인 중 다른 하나의 입력, 예를 들면 비트 라인(604)에 접속된다. 출력 단자(608)는 액세스된 메모리 셀의 출력 비트값이다. 감지 증폭기(602)는 판독 제어 신호 라인(610)의 어서트에 응답하여 판독 동안 래치되지 않는다.

향상된 감지 증폭기(600)는 트랜지스터(612, 614)를 갖는 회로(611)를 더 포함한다. 트랜지스터(612, 614)의 소스 단자들은 비트 및라인(604, 606)에 각각 접속된다. 트랜지스터(612, 614)의 드레인 단자들은 노드(620)에 함께 접속되며, 노드(620)는 또한 인버터(616)의 입력이다. 인버터(616)의 출력은 DVV 피드백 신호 라인(618)이다. 노드(620)는 다른 트랜지스터(622)의 드레인 단자에도 또한 접속된다. 트랜지스터(622)의 소스 단자는 VSS 레일에 접속된다. 트랜지스터(622)의 게이트 단자는 다른 인버터(624)를 통해 판독 제어 신호 라인(610)에 접속된다. (전류 흐름 단자들이 비트 라인(604)에 접속된) 트랜지스터(612)의 게이트는라인(606)에 접속된다. (전류 흐름 단자들이라인에 접속된) 트랜지스터(614)의 제어 단자는 비트 라인(604)에 접속된다. 회로(611)는 트랜지스터(626)를 더 포함한다. 트랜지스터(626)의 전류 흐름 단자들은 VDD와 노드(620)의 사이에 접속된다. 트랜지스터(626)의 게이트 단자는 인버터(616)의 출력, 즉 DVV에 접속된다.

이러한 바람직한 실시예에서, 판독은 하이로 어서트되고, DVV는 로우로 어서트(즉, 감지 증폭기가 래치되고, 그에 따라 판독 동작이 중지됨)되는 것으로 가정한다. 당업자라면, 모든 신호들에 대해 상이한 어서트 레벨을 수용할 수 있도록 이 회로를 쉽게 변형할 수 있음을 명확히 알 것이다.

이 회로는 다음과 같이 동작한다. 판독 제어 라인(610)이 어서트되지 않을 때, 즉 로우일 때 트랜지스터(622)가 턴온되고, 그에 따라 노드(620)를 접지(논리 로우)로 구동하게 된다. 노드(620)에서의 로우 전압은 인버터(616)에 의해 반전되어 DVV 피드백 신호가 하이(즉, 어서트되지 않음)가 되도록 한다.

감지 증폭기를 래치하지 않는 것에 의해 어드레싱된 메모리 셀의 판독 동작을 시작하도록 판독 제어 라인(610)이 어서트(하이)될 때, 트랜지스터(622)는 턴오프된다. 따라서, 노드(620)는 이제 비트 및라인(604, 606) 상의 값에 응답할 수 있게 된다. 판독 동안, SRAM의 통상적인 동작에 의해 어드레싱된 메모리 셀에 저장된 값에 따라 비트 및라인 중 어느 하나가 방전을 시작할 것이다. 방전 라인(604 또는 606) 상의 전압이 사전 충전 전압에서 트랜지스터(612, 614)의 임계 전압을 뺀 값과 동일한 값에 도달할 때, 트랜지스터(612, 614) 중 그 자신의 게이트가 방전 라인에 접속된 하나의 트랜지스터가 턴온될 것이다. 특히, 비트 라인 상의 전압이 방전되면, 트랜지스터(614)가 턴온될 것이다. 이와 달리,라인 상의 전압이 방전되면, 트랜지스터(612)가 턴온될 것이다. 이들 트랜지스터 중 하나가 턴온되면, 비트 및라인 중 다른 하나의 라인 상에 존재하는 전체 사전 충전 전압은 턴온 트랜지스터(612 또는 614)를 통해 노드(620)로 전달될 것이다. 따라서, 인버터(616)의 출력(618)은 로우로 스위치되어, DVV가 어서트될 것이다. DVV의 어서트에 응답하여, 제어 라인(621)은 적어도 판독 제어 라인(610)을 어서트 해제함으로써 판독 동작을 중지한다.

트랜지스터(626)는 선택 사양적이다. 바람직한 실시예에서, 그것은 판독 제어 라인(610)이 다시 어서트 해제될 때까지 노드(620)가 논리 하이 레벨로 유지되도록 돕는 인버터(622)의 주변에서 내부 피드백 루프의 일부를 형성한다. 특히, 트랜지스터(626)는 판독이 어서트 해제되는 동안 및 판독이 처음에 어서트될때 오프가 된다. 그러나, 비트 또는(그리고, 그에 따라 노드(620))가 인버터(622)의 스위칭 포인트로 방전할 때, DVV 라인(618)은 하이로 되며, 그에 따라 트랜지스터(626)가 턴온된다. 이제, 트랜지스터(626)가 온 상태이므로, 노드(620)는 VDD까지 보다 신속히 상승된다.

본 발명은 종래의 설계에 비해 이하와 같은 이점을 제공한다. 첫째, 실패에 대해 안전한 설계이다. 즉, 본 발명의 피드백 설계는 동작 조건 및 처리의 변화에 관계없이 SRAM의 올바른 동작을 보장한다. 종래 기술의 지연 회로에서, 예를 들면 판독 제어 라인은 회로 지연 경로로부터 전기적으로 독립적이므로, 메모리 셀의 턴온 시간은 판독 액세스 시간으로부터 독립적이다. 따라서, 회로의 상이한 부분들에 대해 상이한 방법으로 영향을 미치는 환경의 변화를 통해, 지연 회로를 통한 지연이 판독 액세스 시간보다 짧아지게 하는 것이 가능하다. 이것은 비트 및라인이 적절한 차분 전압을 발생시켜 그것이 감지 증폭기에 의해 적절하게 감지되기 전에 판독 동작이 중지되도록 할 것이다. 이것은 메모리 판독 동작이 실패되도록 할 것이다.

본 발명의 다른 이점은 저 전압에서 동작된다는 것이다. 비트 라인 클램핑 기법과는 달리, 본 발명은 비트 및라인 상에 인위적인 전압 스윙 범위를 부과하지 않는다.

또한, 비트 라인 클램핑 기법은 감지 증폭기 스위칭 포인트의 과도한 드리프트를 발생시키고, 저 전압 동작 동안 공급 전압의 작은 변화에 응답하여 판독 액세스 시간에 많은 변화를 발생시키지만, 본 발명은 그러한 문제점들을 갖지 않는다.

더욱이, 더미 열 기법과는 달리, 본 발명은 회로에 대해 영역 오버헤드를 거의 부가하지 않으며, 소정의 커다란 전력 소모를 부가하지도 않는다. 본 발명은 단지 대략 4 개의 트랜지스터 및 2 개의 인버터만을 전체 메모리 어레이에 부가한다. 따라서, 더미 열 기법보다 전력 소모가 적다.

또한, 지연 회로 기법은 최악의 조건하에서 감지 증폭기를 통해 적절한 차분 전압을 발생시키는데 필요한 실제 시간보다 항상 크도록 설계된 일정한 판독 액세스 주기를 제공한다. 본 발명에서는, 비트 및라인을 통해 적절한 차분 전압을 발생시키는데 필요한 시간의 최소 양을 추적하기 위해 판독 액세스 시간이 변한다.

사실상, 판독 액세스 시간은 더미 열 기법에 비해 최소화되는데, 이는 보다 적은 수의 행으로 인해 행 선택 라인 캐패시턴스가 감소되기 때문이다.

더욱이, 본 발명에 따른 설계는 본질적으로 변형을 하지 않고서도 매우 다양한 SRAM에 적용될 수 있다. 또한, 본 발명은 피드백 제어 방안을 이용하기 때문에, 주어진 동작 환경 조건, 예를 들면 동작 전압 및 온도에 따라 그 스스로를 자동적으로 조정하여 최소의 판독 시간을 유지한다.

본 발명의 몇 가지 특정 실시예를 기술하였지만, 당업자라면 여러 가지 대안, 변경 및 개선을 쉽게 행할 수 있을 것이다. 본 발명의 개시물에 의해 명백하게 행해지는 것과 같은 그러한 대안, 변경 및 개선은 본 발명의 기술 내용의 일부로서 의도된 것이며, 비록 본 명세서에서는 특별히 언급되지 않았지만 본 발명의 정신 및 영역 내에 포함되는 것으로 의도된다. 따라서, 전술한 기술 내용은 단지예시적인 것이며, 본 발명을 제한하는 것은 아니다. 본 발명은 이하의 특허 청구 범위 및 그것에 대한 등가물에 정의된 것에 의해서만 제한된다.

본 발명에 의하면, SRAM의 비트 및라인 상에서의 전압 스윙을 최소화하여, SRAM에 대한 사전 충전 시간 및 판독 시간을 최소화할 수 있는 효과가 있다.

Claims

정적 랜덤 액세스 메모리(SRAM)를 갖는 집적 회로에 있어서,

다수의 열(column) 및 다수의 행(row)으로 배열된 다수의 메모리 셀―상기 각각의 열은 상기 열 내의 상기 메모리 셀을 통해 접속된 비트 라인 및라인을 포함함―과,

각각의 열에 대응하는 감지 증폭기―상기 각각의 감지 증폭기는 제 1 및 제 2 입력을 가지며, 자신의 제 1 및 제 2 입력을 통한 전압 차분을 감지하여 출력값을 발생시킴―를 포함하되,

상기 감지 증폭기들 중 하나의 감지 증폭기는 자신의 제 1 및 제 2 입력을 통한 상기 전압 차분이 상기 감지 증폭기들 중 상기 하나의 감지 증폭기를 스위칭하기 위한 최소 레벨을 초과하는 때를 검출하는 검출 회로를 가지며,

상기 메모리는 상기 검출 회로가 상기 최소 레벨을 검출하는 경우 판독 동작을 종료하는

집적 회로.
제 1 항에 있어서,

상기 검출 회로는 상기 비트 또는라인 간의 전압 차분이 상기 최소 레벨을 초과하는 경우, 상기 비트 및라인에서의 전압 방전을 검출하고, 판독 동작을 종료시키기 위한 제어 신호를 어서트(assert)하도록 접속되는 집적 회로.
제 2 항에 있어서,

상기 감지 증폭기는 상기 제어 신호의 어서트에 응답하여 래치되는 집적 회로.
제 3 항에 있어서,

상기 검출 회로는 판독 동작이 진행중인 경우에만 상기 전압 차분에 응답하는 집적 회로.
제 4 항에 있어서,

상기 메모리가 판독 모드에 있는 때를 나타내는 판독 제어 신호를 더 포함하고, 상기 제어 신호는 상기 판독 제어 신호가 어서트되지 않은 경우 어서트 해제 상태로 유지되는 집적 회로.
제 2 항에 있어서,

상기 감지 증폭기들 중 상기 하나의 감지 증폭기는 상기 열들 중 단부의 열(end column)에 대응하는 감지 증폭기인 집적 회로.
제 2 항에 있어서,

상기 검출 회로는 상기 비트 라인에 접속된 제 1 전류 흐름 단자, 접합점에 접속된 제 2 전류 흐름 단자, 상기라인에 접속된 제어 단자를 갖는 제 1 트랜지스터와, 상기라인에 접속된 제 1 전류 흐름 단자, 상기 접합점에 접속된 제 2 전류 흐름 단자, 상기 비트 라인에 접속된 제어 단자를 갖는 제 2 트랜지스터를 포함하되, 상기 제어 신호는 상기 접합점에서의 전압의 함수인 집적 회로.
제 7 항에 있어서,

상기 접합점에 접속된 입력과, 출력을 갖는 인버터를 더 포함하되, 상기 출력은 상기 제어 신호를 포함하는 집적 회로.
제 8 항에 있어서,

상기 메모리가 판독 모드에 있는 때를 나타내는 판독 제어 신호와, 상기 접합점에 접속된 제 1 전류 흐름 단자, 기준 전압에 접속된 제 2 전류 흐름 단자, 상기 판독 제어 신호에 접속된 제어 단자를 갖는 제 3 트랜지스터를 더 포함하되, 상기 판독 제어 신호가 어서트되지 않는 경우 상기 접합점은 상기 제 3 트랜지스터에 의해 어서트되지 않은 상태에 있는 상기 제어 신호에 대응하는 제 1 상태로 유지되고, 상기 판독 제어 신호가 어서트되는 경우 상기 접합점은 상기 비트 및라인 상의 전압에 응답하는 집적 회로.
제 9 항에 있어서,

제 2 기준 전압에 접속된 제 1 전류 흐름 단자, 상기 접합점에 접속된 제 2 전류 흐름 단자, 상기 제어 신호에 접속된 제어 단자를 갖는 제 4 트랜지스터를 더 포함하되, 상기 제 4 트랜지스터는 상기 제어 신호가 어서트되는 경우 턴 온(turn on)하는 집적 회로.
제 10 항에 있어서,

상기 판독 제어 신호와 상기 제 1 트랜지스터 사이에 접속된 제 2 인버터를 더 포함하는 집적 회로.
제 11 항에 있어서,

상기 제 1 내지 제 4 트랜지스터는 MOS 트랜지스터인 집적 회로.
제 11 항에 있어서,

상기 제 1, 제 2 및 제 4 트랜지스터는 NMOS 트랜지스터이고, 상기 제 3 트랜지스터는 PMOS 트랜지스터인 집적 회로.
정적 랜덤 액세스 메모리의 열에 대한 감지 증폭기 회로에 있어서,

제 1 및 제 2 입력을 가지며, 상기 제 1 및 제 2 입력을 통한 전압 차분을 감지하는 감지 증폭기와,

상기 감지 증폭기의 상기 제 1 및 제 2 입력을 통한 상기 전압 차분이 상기 감지 증폭기를 스위칭하기 위한 최소 레벨을 초과하는 때를 검출하는 검출 회로―상기 검출 회로는 상기 감지 증폭기의 상기 제 1 및 제 2 입력을 통한 전압 차분이 상기 감지 증폭기를 스위치하기에 충분할 만큼 큰 경우 상태를 변경하는 출력을 가짐―를 포함하는

감지 증폭기 회로.
제 14 항에 있어서,

상기 검출 회로는 판독 제어 신호를 수용하는 단자를 더 포함하되, 상기 검출 회로는 상기 판독 제어 신호가 어서트되는 경우에만 상기 전압 차분에 응답하는 감지 증폭기 회로.
제 15 항에 있어서,

상기 제어 신호는 상기 판독 제어 신호 단자에서의 신호가 어서트되지 않는 경우 어서트 해제 상태로 유지되는 감지 증폭기 회로.
제 15 항에 있어서,

상기 검출 회로는 상기 정적 랜덤 액세스 메모리의 열의 비트 라인에 접속하기 위한 제 1 전류 흐름 단자, 접합점에 접속된 제 2 전류 흐름 단자, 상기 정적 랜덤 액세스 메모리의 상기 열의라인에 접속하기 위한 제어 단자를 갖는 제 1 트랜지스터와, 상기 정적 랜덤 액세스 메모리의 상기 열의 상기라인에 접속하기 위한 제 1 전류 흐름 단자, 상기 접합점에 접속된 제 2 전류 흐름 단자, 상기 정적 랜덤 액세스 메모리의 상기 비트 라인에 접속하기 위한 제어 단자를 갖는 제 2 트랜지스터를 포함하되, 상기 제어 신호는 상기 접합점에서의 전압의 함수인 감지 증폭기 회로.
제 17 항에 있어서,

상기 검출 회로는 상기 접합점에 접속된 입력과, 출력을 갖는 인버터를 더 포함하되, 상기 인버터의 상기 출력은 상기 제어 신호를 포함하는 감지 증폭기 회로.
제 18 항에 있어서,

상기 접합점에 접속된 제 1 전류 흐름 단자, 기준 전압에 접속하기 위한 제 2 전류 흐름 단자, 상기 제어 신호에 접속하기 위한 제어 단자를 더 포함하되, 상기 제어 단자에서의 상기 신호가 어서트되지 않은 경우 상기 접합점은 어서트되지 않은 상태에 있는 상기 판독 제어 단자에서의 상기 신호에 대응하는 제 1 상태로 유지되고, 상기 판독 제어 단자에서의 상기 신호가 어서트되는 경우 상기 접합점은 상기 전압 차분에 응답하는 감지 증폭기 회로.
제 19 항에 있어서,

제 2 기준 전압에 접속하기 위한 제 1 전류 흐름 단자, 상기 접합점에 접속된 제 2 전류 흐름 단자, 상기 제어 신호에 접속된 제어 단자를 갖는 제 4 트랜지스터를 더 포함하되, 상기 제 4 트랜지스터는 상기 제어 신호가 어서트되는 경우턴 온하는 감지 증폭기 회로.
제 20 항에 있어서,

상기 판독 제어 신호 단자와 상기 제 1 트랜지스터 사이에 접속된 제 2 인버터를 더 포함하는 감지 증폭기 회로.
제 21 항에 있어서,

상기 제 1 내지 제 4 트랜지스터는 MOS 트랜지스터인 감지 증폭기 회로.
제 21 항에 있어서,

상기 제 1, 제 2 및 제 4 트랜지스터는 NMOS 트랜지스터이고, 상기 제 3 트랜지스터는 PMOS 트랜지스터인 감지 증폭기 회로.
다수의 열 및 다수의 행으로 배열된 다수의 메모리 셀―상기 각각의 열은 상기 열 내의 상기 메모리 셀을 통해 접속된 비트 라인 및라인을 포함함―과, 상기 비트 및라인에 각각 접속된 제 1 및 제 2 입력을 가지며 상기 비트 및라인을 통한 전압 차분을 감지하는 감지 증폭기를 포함하는 정적 랜덤 액세스 메모리의 상기 비트 및라인 상의 전압 스윙(swing)을 제한하는 방법에 있어서,

상기 감지 증폭기들 중 하나의 감지 증폭기의 상기 제 1 및 제 2 입력을 통한 상기 전압 차분이 상기 감지 증폭기들 중 상기 하나의 증폭기를 스위칭하기 위한 최소 레벨을 초과하는 때를 감지하는 단계와,

상기 최소 레벨이 검출되는 경우 판독 동작을 종료하는 단계를 포함하는

전압 스윙 제한 방법.
제 24 항에 있어서,

상기 감지 단계는 상기 비트 및라인 상의 전압 방전을 검출하는 단계와, 상기 비트 및라인 간의 전압 차분이 상기 최소 레벨을 초과하는 경우 판독 동작을 종료하기 위한 피드백 신호를 어서트하는 단계를 포함하는 전압 스윙 제한 방법.
제 23 항에 있어서,

판독 동작이 진행중인 경우에만 상기 전압 차분에 응답하는 단계를 더 포함하는 전압 스윙 제한 방법.
제 24 항에 있어서,

상기 감지 단계는 상기 열들 중 마지막 열에 대응하는 상기 감지 증폭기에서 감지하는 단계를 포함하는 전압 스윙 제한 방법.
제 24 항에 있어서,

상기 감지 단계는,

상기 비트 또는라인 상의 전압이 방전되는 때를 감지하는 단계와,

상기 방전 라인에 응답하여 상기 비트 및라인 중 방전 라인이 아닌 라인으로부터 접합점으로 전류를 전도하는 단계와,

상기 접합점에서의 상기 전압이 상기 전류가 전도되고 있음을 나타내는 때를 검출하는 단계를 포함하는

전압 스윙 제한 방법.
제 28 항에 있어서,

상기 종료 단계는 상기 전류가 전도되고 있음을 나타내는 상기 접합점에서의 상기 전압에 응답하여 상기 감지 증폭기를 래치하는 단계를 포함하는 전압 스윙 제한 방법.
제 29 항에 있어서,

상기 메모리가 판독 모드에 있는 때를 검출하는 단계와, 상기 메모리가 상기 판독 모드에 있는 것에 응답하여, 상기 접합점을 어서트 해제 상태에 있는 상기 피드백 신호에 대응하는 제 1 상태로 유지하는 단계를 더 포함하는 전압 스윙 제한 방법.