KR0179658B1 - 반도체 메모리 장치 - Google Patents

Abstract

내용 없음.

Description

반도체 메모리 장치

제1도는 본 발명의 반도체메모리장치의 구성을 나타낸 회로도.

제2도는 제1도에 도시된 장치에서의 제1,제2 및 제3의 센스앰프(감지 증폭기)의 구성을 나타낸 회로도.

제3도는 제1도에 도시된 장치에서의 펄스신호Φ, 전압 VIN, VR1, VR2, 및 신호 A, B, D의 상호 관계를 나타낸 타이밍챠트.

제4도는 본 발명의 다른 실시예에 따른 제3의 센스앰프의 구성을 나타낸 회로도.

제5도는 종래의 반도체메모리장치의 구성을 나타낸 회로도.

제6도는 제5도에 도시된 장치에서의 펄스신호Φ, 전압VIN, VR1, VR2 및 신호 A, B, D의 상호 관계를 나타낸 타이밍챠트이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 제1의 센스앰프(감지 증폭기) 2 : 제2의 센스앰프

3 : 제3의 센스앰프 10 : 센스앰프

DM : 더미셀 BL : 열선

DBL : 더미셀용 열선 WL : 행선

S1 ~ S6 : p채널형 트랜지스터

[산업상의 이용 분야]

본 발명은 반도체메모리장치에 관한 것이다.

[종래의 기술 및 그 문제점]

데이터독출속도를 보다 빠르도록 한 종래의 반도체메모리 장치에 대해서 제5도를 참조해서 설명한다.

제5도에 도시된 장치는 동일 구성의 2개의 메모리셀어레이를 갖추고, 한쌍의 셀을 동시에 동작시켜서 독출하는 것으로, 부유게이트형 MOSFET를 메모리셀로서 매트릭스상으로 배치한 EPROM이다. 부유게이트형 MOSFET로부터 이루어진 메모리셀(T11, T12, …, Tmn) 및 메모리셀(TT11, TT12, …, TTmn)은 2진데이터의 어느 한쪽을 기억하는것으로서, 1비트분의 데이터를 기억 하는데, 예를 들면 메모리셀(T11과 TT11, T12와 TT12)라고 하는 것처럼 2개의 메모리셀을 한 조로서 사용하고 있다. 이 각각의 동일행에 속하는 메모리셀의 게이트는 행선(WL1, WL2, …, WLm)에 접속되고 각 열에 속하는 메모리 셀의 드레인은 열선(BL1, BL2, …, BLn) 또는 열선(BBL1, BBL2, … BBLn)에 접속되어 있다.

그리고 각각의 메모리셀의 선택은 열디코더(12) 및 행디코더(11)에 의해서 실행된다. 열디코더(12)는 컬럼게이트 트랜지스터(CCG1, CCG2, …, CGn) 및 컬럼게이트 트랜지스터(CCG1, CCG2, …, CCGn)를 선택적으로 구동시킴으로써 열선을 선택한다. 트랜지스터(Q2 및 Q4)는 이들의 열선(BL 및 BBL)을 충전 시키는 것이고, 트랜지스터(Q3 및 Q6)는 열선(BL 및 BBL)을 접속시켜서 등전위로 하는 것으로(이하 등화라고 정한다), 모두 펄스신호 Φ가 논리 「1」일 때에 동작한다.

트랜지스터(Q1 및 Q5)는 트랜지스터(Q2 및 Q4)에 의해서 충전된 열선(BL 또는 BBL)의 전위가 누설전류등에 의해서 저하되지 않도록 보상하기 위해서 소정의 전류를 흘려서 충전시키는 것이다.

트랜지스터(Q7, Q8, Q9 및 Q10)는 메모리셀의 드레인전압의 상승을 억제해서 일정한 레벨 이상이 안되도록 하여 메모리셀의 신뢰성을 높이기 위한 것이다.

또 센스앰프(10)는 상기 열선(BL 또는 BBL)의 전위의 변화를 각각 전압 VIN1, VIN2로 부여받아 비교하는 것에 의해서 메모리셀에 기억된 데이터를 검출하고, 신호 D로서 도시되어 있지 않은 외부기기에 출력하는 것이다.

다음에는 상기한 구성을 가진 메모리장치에서 센스앰프(10)가 메모리셀에 기억된 데이터를 독출하는 동작에 대해서 설명한다.

메모리셀에서의 데이터의 기억은 부유게이트에 전자가 주입되어 있는지 없는지에 의해서 행해진다. 부유게이트에 전자가 주입되어 있는 것은 게이트에 논리「1」레벨의 신호가 부여되어도 오프(off)상태를 유지하고, 전자가 주입되어 있지 않은 것은 온(on)상태로 된다. 그리고 한 조의 메모리셀 중에, 예를 들면 한쪽의 메모리 셀(T11)의 부유게이트에 전자가 주입되어 있으면 다른 쪽의 메모리셀(TT11)에는 전자가 주입되어 있지 않다라고 하는 관계에 있다.

행디코더(11)에 의해서 예를 들면 행선(WL1)이 소정의 전위가 되고, 열디코더(12)에 의해서 컬럼게이트 트랜지스터(CG1) 및 컬럼게이트 트랜지스터(CCG1)가 도통상태가 되어, 한조의 메모리셀(T11 및 TT11)이 선택된다.

이와 같이 해서 선택된 메모리셀(T11 및 TT11)에 기억되어 있는 데이터를 센스앰프(10)에 의해서 판독한다. 이 판독 동작은 이하와 같이 행하여지므로써 동작속도가 빨리지는바, 제6도를 사용해서 설명하면 다음과 같다.

선충전용 트랜지스터(Q2, Q4) 및 등화용 트랜지스터(Q3, Q6)의 각각의 게이트에 「1」의 펄스신호가 인가되어 도통됨으로써 열선(BL 및 BBL)이 선충전 및 등화된다.

이것에 의해서 펄스신호Φ가 「0」인 동안(기간 t11), 열선(BL)의 전위 VIN1과 열선(BBL)의 전위 VIN2는 동시에 똑같은 전위로 충전된다.

이후 펄스신호 Φ가 「1」로 되면(기간 t12), 선충전용 트랜지스터(Q2, Q4)및 등화용 트랜지스터(Q3, Q6)는 비도통 상태가 되고, 열선(BL 및 BBL)의 전위는 각각의 메모리셀(T11 및 TT11)이 기억한 데이터에 따른 전위 VIN1, VIN2로 된다.

여기에서, 전자가 주입된 한쪽의 트랜지스터(T11)는 비도통상태이기 때문에 열선(BL)은 충전된 상태가 되어 전위 VIN1은 높아지고, 다른 쪽의 트랜지스터(TT11)는 전자가 주입되어 있지 않기 때문에 열선(BBL)은 방전상태가 되어 낮은 전위 VIN2로 된다.

이와 같은 열선(BL, BBL)의 전위차를 센스앰프(10)에서 비교하여, 도면에 도시된 것처럼 전위 VIN1이 전위 VIN2 보다도 높은 경우에는 「1」의 신호 D를 출력하고 반대로 전위 VIN1이 전위 VIN2보다도 낮은 경우에는 「0」의 신호 D를 출력 한다.

이와 같이 펄스신호Φ가 「1」로부터 「0」으로된 순간에 생긴 전위차를 검출하기 때문에, 선충전 및 등화를 하지 않고 기억상태에 따라서 전위차가 자연히 생길 때까지 기다린 후 판독하는 경우 보다도 동작이 고속화 된다.

또한, 제6도에 기호 B로 나타낸 바와 같이, 센스앰프(10)의 출력신호도 신호Φ로 제어하여 Φ가 「1」일 때는 신호D를 「1」과 「0」의 중간으로 설정하는 것에 의해서 Φ가「0」이 된 후의 신호 D의 「1」혹은 「0」으로의 변화를 보다 고속화하고 있다. 또 이와 같은 고속동작을 행하는 반도체메모리장치에서는 판독한 데이터를 외부로 출력할 때에 외부장치와의 접속선에 고속으로 데이터를 출력하기 위해서 그 전위를 단시간으로 올리고 낮출 필요가 있기 때문에, 데이터를 외부로 출력하는 출력단의 트랜지스터의 전류공급능력을 매우 크게 설정하고 있다.

그 결과, 전류의 변화량이 크게 되어 전원전압 변동을 초래하기 때문에 2개의 메모리셀을 짜맞추어 동일한 행선으로 선택 구동시켜서 각각의 메모리셀의 데이터의 차이에 의해서 생기는 열선의 전위를 비교하는 것에 의해서, 각각의 열선의 전위에 주어지는 영향을 등가로 하여 오동작(잘못된 동작)의 발생을 방지하지 않다.

그 결과, 동작의 고속화를 위해서 1비트의 데이터의 기억에 2개의 메모리셀을 짜맞추고 있기 때문에 저속 혹은 중속동작의 반도체메모리장치에 비교해서 칩면적이 증대되고 칩단가가 비싸진다는 문제가 있었다.

[발명의 목적]

본 발명은 상기 사정을 감안하여 이루어진 것으로서, 고속으로 동작하고 또한 전원전압변동에 의해서 오동작이 생기지 않는 바탕에서 칩면적이 축소되고 칩단가를 낮춘 값이 싼 반도체메모리장치를 제공하는 것을 목적으로 하고 있다.

[발명의 구성]

본 발명의 반도체메모리장치는 제1 또는 제2의 기억상태에 있는 메모리셀과, 제1의 기억상태와 등가인 기억상태에 있는 제1의 더미셀, 제2의 기억상태와 등가인 기억상태에 있는 제2의 더미셀, 메모리셀과 제1의 더미셀의 각각의 상태에 따라서 변화한 전압을 비교하고 그 결과에 따른 제1의 출력을 하는 제1의 센스앰프부, 메모리셀과 제2의 더미셀의 각각의 기억상태에 따라서 변화한 전압을 비교하고 그 결과에 따른 제2의 출력을 하는 제2의 센스앰프부, 제1의 출력과 제2의 출력을 비교하는 것에 의해서 메모리셀의 기억상태를 검출하는 제3의 센스앰프부를 갖춘 것을 특징으로 하고 있다.

[작 용]

상기한 본 발명에 의하면, 제1의 센스앰프에 있어서 선택 된 메모리셀의 기억상태와 제1의 더미셀의 기억상태가 비교되어서 제1의 출력이 되고, 제2의 센스앰프에서 그 메모리셀의 기억상태와 제2의 더미셀의 기억상태가 비교되어서 제2의 출력이 되어, 제3의 센스앰프에서 제1과 제2의 출력이 비교되는 것에 의해서 그 메모리셀에 기억되어 있는 데이터가 검출된다.

이러한 본 발명에서는 1비트분의 데이터를 1개의 메모리셀에 기억하고 독출하게 되기 때문에, 1비트분의 데이터를 2개의 메모리 셀에 기억하고 상호의 기억상태를 비교하는 것에 의해서 독출하는 종래의 방식에 비해 필요한 메모리 셀의 수가 절반으로 된다.

이 경우에 제1 또는 제2의 센스앰프에 있어서 메모리셀과 제1 또는 제2의 더미셀에 있어서 메모리셀과 제1 또는 제2의 더미셀에 각각 접속된 열선 및 더미열선을 선충전해서 동일한 전위로 하고, 이후 각각의 기억 상태에 따라서 생긴 전압의 변화를 비교하고 데이터를 검출한다.

메모리셀의 제1의 기억상태는 제2의 더미셀의 기억상태와 반대의 데이터이다.

즉, 종래의 2개의 메모리셀을 짜맞춘 것과 등가인 상태가 성립되고 있다. 이 때문에 종래와 마찬가지의 고속동작이 가능하게 되고, 또 전원전압변동이 생겨도 종래와 같이 오동작하는 것은 없다. 그리고 메모리셀의 제2의 기억상태는 제1의 더미셀의 기억상태와 반대의 데이터이다.

전원전압변동이 생겨도 상기한 것과 마찬가지로 오동작하는 것 없이 올바른 값이 유지된다.

[실시예]

이하, 본 발명의 한 실시예에 대해서 도면을 참조하여 상세히 설명한다.

제1도는 본 실시예의 회로구성을 나타낸 것이다.

종래의 경우와 비교해서, 1비트분의 데이터의 기억을 1개의 메모리셀로서 구성하고, 이 데이터를 독출할 때에 기준으로 되는 전압을 설정하기 위한 데이터를 기억하는 제1 및 제2의 더미셀을 (DM11, …, DMm1)과(DM12, …, DMm2)의 2열로 설치하며, 더욱이 이것에 따라서 메모리셀에 기억되어 있는 데이터를 검출하는 센스앰프를 3개 만든 점이 다르다.

여기서 종래와 같은 구성요소에는 동일한 부호를 붙여서 설명을 생략한다.

제1의 더미셀(DM11, DM21, …, DMm1)은 소오스가 부유상태로 되어 있어서 게이트에 논리 「1」레벨의 신호가 부여되어도 전류경로를 형성하지 않고 부유게이트에 전자가 주입되어 있는 메모리셀과 등가로 되어 있다.

제2의 더미셀(DM12, DM22, …, DMm2)은 부유게이트에 전자가 주입되어 있지 않기 때문에, 전자가 주입되어 있지 않은 메모리셀과 등가로 되어 있다.

그리고 제1의 더미셀(M11, DM21, …, DMm1)의 드레인은 더미열선(DBL1)에, 제2의 더미셀(DM12, DM22, …, DMm2)의 드레인은 더미열선(DBL2)에 각각 접속되어 있다. 더욱이 이 더미열선(DBL1)및 더미열선(DBL2)에는 컬럼게이트(CG)와 등가인 MOSFET(DCG1과 DCG2)가 접속되어 있다.

용량(C1, C2)은 메모리셀측의 컬럼게이트(CG1, CG2, … …)에 존재하는 기생용량을 보상해서, 열선과 더미열선의 부하용량을 같게 하는 것이다.

더미열선(DBL1)에 접속된 누설전류통로(L1)는 제1의 더미셀에 전류통로가 형성되지 않기 때문에 전기적으로 더미열선(DBL1)이 부유상태로 되는 것을 막기 위해서 전류통로를 형성하는 것이다.

모두 등가로 하기 위해서 열선(BL)과 더미열선(DBL2)에도 마찬가지로 미소전류를 흘리는 누설전류통로를 접속시키는 것이 좋다.

외부로부터 입력되는 어드레스신호가 변화한 것을 검지해서 펄스신호를 발생시키는 바, 도시되어 있지 않은 어드레스변화 검출회로로부터의 펄스신호Φ가 논리「1」일 때에 트랜지스터(Q11, Q13 및 Q15)는 이 열선(BL)과 더미열선(BL1 및 DBL2)을 선충전하는 것이고, 트랜지스터(Q12, Q14 및 Q16)는 열선과 더미열선의 전위를 같게 하기 위한 것이다.

더욱이 트랜지스터(Q100, Q101 및 Q102)는 트렌지스터(Q11, Q13 및 Q15)에 의해서 선충전된 열선(BL)과 더미열선(DBL1 및 DBL2)의 전위가 누설전류등에 의해서 저하되지 않도록 소정의 전류를 흘려서 충전하는 것으로서, 그 도통저항은 매우 크게 설정되어 있다. 트랜지스터(Q21, Q22, Q23, Q24 및 Q25)는 메모리셀 혹은 더미셀의 드레인전압의 상승을 억제해서 소정 레벨을 넘지 않도록 함으로써, 메모리셀의 신뢰성을 향상시키기 위한 것이다.

제1의 센스앰프(1)는 열선(BL)의 전위(VIN)와 더미열선(DBL1)의 전위(VR1)를 부여받아 비교하고, 그 비교결과로서 제1의 신호에 상당하는 신호(A)를 출력하는 것이다.

제2의 센스앰프(2)는 상기 전위(VIN)와 더미열선(DBL2)의 전위(VR2)를 부여받아 비교해서, 제2의 신호에 상당하는 신호(B)를 출력한다.

그리고 제3의 센스앰프(3)는 이들 제1 및 제2의 신호를 부여받아 비교해서, 선택된 메모리셀의 데이터에 대응되는 제3의 신호에 상당하는 신호(D)를 출력한다.

제2도는 상기 제1, 제2, 제3의 센스앰프(1,2,3)의 회로구성의 일례를 나타낸 것이다.

이들은 모두 전류미러회로로 구성되어 있다. 제1의 센스앰프(1)의 P채널 인핸스먼트형 트랜지스터(S1 및 S2)의 게이트에는 전위(VIN 및 VR1)가 각각 인가 되고 제1의 신호(A)가 출력된다. 제2의 센스앰프(2)의 P채널 DLS 인핸스먼트형 트랜지스터(S3 및 S4)의 게이트에는 전위(VR2 및 VIN)가 각각 인가 되고 제2의 신호(B)가 출력된다. 그리고 제3의 센스앰프(3)의 P채널 인핸스먼트형 트랜지스터(S5 및 S6)의 게이트에는 제1의 신호(A) 및 제2의 신호(B)가 각각 인가되고 제3의 신호(D)가 출력된다. 다음에 상기한 것처럼 구성된 본 실시예에서 메모리셀에 기억된 데이터를 독출하는 동작에 대해서 이하에 설명한다.

행디코더(5)에 의해서 행선(WL)중의 하나가 선택된다. 또한 열디코더(5)에 의해서 컬럼게이트 트랜지스터(CG) 중의 하나가 선택된다.

이로써 선택된 컬럼게이트 트랜지스터에 대응되는 열선과 선택된 행선과의 교점에 있는 메모리셀이 선택된다. 또한, 행코더(5)에 의해서 선택된 메모리셀과 동일한 행선(WL)에 접속된 2개의 더미셀도 선택된다.

다음에 펄스신호 Φ와 전위 VIN, VR1 및 VR2, 더욱이 신호 A, B 및 D의 상호 관계를 제3도에 나타냈다. 펄스신호 Φ가「0」으로부터 「1」로 되면(기간 t1), 트랜지스터(Q11, Q13 및 Q15)가 온됨으로써 열선(BL)과 더미열선(BBL1 및 DBL2)이 선충전되고, 더욱이 트랜지스터(Q12, 및 Q14 및 Q16)에 의해서 거의 동전위로 설정된다. 이에 따라 이 기간 t1에서 VIN, VR1, 및 VR2는 같은 전위로 선충전된다.

이때는 제1, 제2, 제3의 센스앰프(1,2,3)에 있는 각각의 N채널 인핸스먼트형 트랜지스터(S21, S22 및 S23)는 논리「1」의 펄스신호 Φ에 의해서 도통하고 있고 이 신호 Φ에 의해 P채널 인핸스먼트형 트랜지스터(S31, S32, S33)는 오프 되기 때문에, 접점(N1, N3 및 N5)으로부터 출력되는 신호(A, B, 및 D)는 전부「0」이 된다.

그리고 펄스신호 Φ가「1」로부터「0」이 되면(기간 t2), 트랜지스터(Q11 ~ Q15) 및 트랜지스터(Q2 ~ Q16)는 모두 비도통상태가 되고, 열선(BL)과 더미열선(DBL1 및 DBL2)의 전위는 선택된 메모리셀 혹은 더미셀의 기억상태에 따라서 변한다. 마찬가지로 제2도중의 트랜지스터(S21, S22 및 S23)도 비도통상태가 되고 트랜지스터(S31, S32, S33)는 비도통상태가 되기 때문에 제1, 제2, 제3의 센스앰프(1,2,3)는 검지동작을 시작한다.

이 기간t2는 부유게이트에 전자가 주입되어 있지 않은 메모리셀이 선택된 경우를 나타내고 있다. 열선(BL)은 메모리셀이 도통상태이기 때문에 방전되어 VIN의 전위는 저하한다. 이것에 대해서 더미셀(DM11 ~ DMm1)은 모두 전자가 주입된 것과 등가인 비도통상태이기 때문에 더미열선(DBL1)은 충전된 상태가 되어 전위 VR1은 충전상태를 유지한다. 이 경우에 전위 VR1은 누설전류통로(L1)에 의해서 누설전류분만큼 조금 저하한다. 더욱이 더미셀(DM12~DMm2)은 모두 전자가 주입되어 있지 않은 도통상태이기 때문에 더미열선(DBL2)는 방전되고 전위 VR2는 전위 VIN과 같은 레벨까지 저하한다. 이것에 의해서 제1의 센스앰프(1)의 트랜지스터(S1)의 게이트에는 방전상태의 전위 VIN이 인가되어 도통되고 트랜지스터(S2)의 게이트에는 충전상태의 전위 VR1이 인가되어 비도통상태를 유리한다. 이것에 의해서 「1」의 신호 A가 출력된다. 제2의 센스앰프(2)의 트랜지스터(S3) 및 트랜지스터(S4)의 게이트에는 공히 방전상태의 전위 VR2, VIN이 각각 인가되어 모두 도통상태가 된다. 이와 같이 모두 도통상태인 경우에 신호 B는 논리 「1」과 「0」의 중간치를 취한다.

제3의 센스앰프(3)의 트랜지스터(S5 및 S6)의 게이트에는 각각 논리 「1」의 신호 A와, 「1」과「0」의 중간전위의 신호 B가 각각 인식된다.

즉, 제3의 센스앰프(3)는 신호 A의 전위가 신호 B의 전위보다 높은 것을 검지해서, 그 출력에 논리 「0」을 출력한다.

다음에 새롭게 선택된 메모리셀에 기억된 데이터를 판독하기 위해 펄스신호Φ가 「0」으로부터 「1」로 변하고(기간 t3), 열선(BL)과 더미열선(DBL1 및 DBL2)이 각각 선충전되어 동전위로 된다.

이 경우의 전위 VIN, VR1 및 VR2, 더욱이 신호 A, B 및 D는 기간 t1의 경우와 마찬가지이다. 그리고 펄스신호Φ가「1」로부터「0」으로 변하면(기간 t4), 기간 t2와 마찬가지로 열선(BL)과 더미열선(DBL1 및 DBL2)의 전위는 새롭게 선택된 메모리셀 혹은 더미셀의 각각의 기억상태에 따라서 변한다.

이 구간 t4는 부유게이트에 전자가 주입된 메모리셀이 선택된 경우를 나타내고 있다. 이 메모리 셀은 비도통상태이기 때문에, 열선(BL)은 충전되어 전위VIN은 높은 상태를 유지한다. 더미열선(DBL1)과 더미열선(DBL2)의 전위는 상술한 구간 t2의 경우와 전부 마찬가지이므로, 전위 VR1은 충전상태를 유지하고 전위 VR2는 저하한다.

이에 따라 제1의 센스앰프(1)의 트랜지스터(S1 및 S2)의 게이트에는 모두 충전상태의 전위 VIN 및 VR1이 각각 인가되어 비도통 상태가 되고 트랜지스터(S21)에서 방전된 상태를 유지하여 논리「0」의 신호 A가 출력된다.

제2의 센스앰프(2)의 트랜지스터(S3)의 게이트에는 방전상태의 전위 VR2가 인가되어 도통되고 트랜지스터(S4)에는 충전상태의 전위 VIN이 인가된다.

이 제2의 센스앰프(2)는 전위VR2 보다도 VIN의 전위쪽이 높은 것을 검지해서 그 출력신호 B를 논리「1」로 한다.

제3의 센스앰프(3)는 신호 A의 전위가 신호 B의 전위보다도 낮은 것을 검지해서 그 출력신호 D를 논리 「1」로 한다.

이와 같이 메모리 셀의 부유게이트에 전자가 주입되어 있지 않을 때는 「0」의 신호 D가 출력되고 주입되어 있을 때는 「1」의 신호 D가 출력되는 것에 의해서 메모리셀의 기억상태가 독출된다.

이와 같이 본 실시예에 의하면, 이하와 같은 효과가 얻어진다.

우선, 종래의 장치와 비교해서 1비트분의 데이터의 기억을 1개의 메모리 셀로 행할 수가 있기 때문에 칩 면적이 축소되고 칩 원가가 저감된다.

이 경우의 독출속도는 선택된 메모리 셀에 접속된 열선과 2종류의 더미셀에 접속된 더미열선을 각각 선충전 및 등화 하는 것에 의해서 똑같이 높은 전압으로 해 놓고 그 상태로 부터 각각의 기억상태에 따른 전압으로 변화한 순간을 검출해서 판독하기 때문에, 2개의 메모리셀에 서로 반대의 데이터를 1비트분으로 기억시킨 종래의 독출방법과 등가가 되어 종래와 마찬가지로 고속화되고 있다.

더욱이 전원전압변동이 생긴 경우에서의 오동작의 발생은 다음과 같이 해서 방지된다. 전자가 주입되어 있지 않은 메모리셀이 선택된 경우(기간 t2), 제1의 센스앰프(1)는 전자가 주입되어 있지 않은 메모리셀과 전류 경로가 없이 전자가 주입된 메모리셀과 등가인 더미셀(DM11 ~ DMm1)로부터의 데이터, 즉 온된 메모리셀로부터의 데이터와 오프된 더미셀로 부터의 데이터를 비교하는 것이 되기 때문에 전원변동이 발생한 경우에도 1비트분의 데이터를 2개의 메모리셀에 서로 반대의 데이터로 기억시키게 한 종래의 장치와 마찬가지로, 열선의 전위는 역전하는 일이 없으므로 오동작하는 것은 없다.

또 제2의 센스앰프(2)에서는 전자가 주입되어 있지 않은 메모리셀과, 이와같은 메모리셀과 등가인 더미셀(DM12 ~ DMm2)로부터의 데이터를 비교해서 독출하게 된다. 이 때문에 전원전압변동이 생긴 경우에도 열선(BL)과 더미열선(DBL2)이 받는 영향은 같다. 따라서 입력되는 전압VIN과 VR2는 모두 낮은 전압이지만 같은 영향을 받게 된다. 이에 따라 제2의 센스앰프(2)로부터 출력되는 신호 B는 제1의 센스앰프(1)로부터의 신호 A보다도 낮다고 하는 관계가 유지되고, 제3의 센스앰프(3)로부터의 신호 D는 안정해서 1을 보존하여 오동작의 발생이 방지된다.

전자가 주입된 메모리셀이 선택된 경우에(기간 t4), 제2의 센스앰프(2)는 전자가 주입된 메모리셀과 전자가 주입되어 있지 않은 메모리셀과 등가인 더미셀(DM12 ~ DMm2)로부터의 데이터, 즉 오프된 메모리셀로부터의 데이터와 온된 더미셀로부터의 데이터를 비교하게 되기 때문에 전원변동이 생긴 경우에도 종래의 1비트분의 데이터를 2개의 메모리셀에 서로 반대의 데이터로 기억 시키는 것과 마찬가지로 더미열선의 전위는 역전 되지 않기 때문에 오동작 하지 않는다.

또, 제1의 센스앰프(1)는 전자가 주입된 메모리셀과 이 메모리셀과 등가인 더미셀(DM11 ~ DMm1)로부터의 데이터를 비교해서 독출한다.

이러한 제1의 센스앰프(1)에서 비교하는 열선(BL) 및 더미열선(DBL1)이 받는 전원전압변동의 영향은 같으므로, 같은 변화를 하게 된다.

따라서 제1의 센스앰프(1)로부터 출력되는 신호 A는 제2의 센스앰프(2)로부터의 신호 B보다도 낮다고 하는 관계가 유지되고, 제3의 센스앰프(3)로부터는 논리「1」의 신호 D가 전압전원변동에 관계없이 안정되게 출력된다.

이와 같이 본 실시예에 의하면, 고속도로 동작하면서, 전원전압변동에 의한 오동작의 발생을 방지하는 바탕에서, 1비트의 데이터를 기억시키는 것은 1개의 메모리셀로 충분하기 때문에, 종래의 중속 혹은 저속동작의 메모리장치와 같은 정도로 칩면적을 축소 시킬 수가 있고, 가격이 저감된다.

상술한 실시예는 일례에 불과하며, 본 발명을 한정하는 것은 아니다.

예를 들면 제1도 및 제2도에 나타낸 회로구성과는 다른 구성을 가지는 것이라도 좋다. 즉, 제3의 센스앰프(3)는 제4도에서 나타낸 것과 같은 것이도 좋다.

또, 제1, 제2, 제3의 센스앰프 모두를 제4도에 나타낸 것으로 사용해도 좋다.

제2도에 나타낸 제3의 센스앰프(3)는 P채널형 트랜지스터(S5, S6)의 게이트에 신호 A, B 를 각각 공급하고 있지만, 제4도에 나타낸 것은 약 0V의 임계치전압을 가지는 N채널형 트랜지스터(S15, S16)의 게이트에 각각 공급하고 있다.

여기에서 트랜지스터(S15)의 드레인은 전원 Vc에, 소오스는 N채널 인핸스먼트형 트랜지스터(SS) N채널 인핸스먼트형 트랜지스터(SS16)의 게이트에 접속된다.

그리고 트랜지스터(S16)의 드레인은 전원 Vc에, 소오스는 트랜지스터(SS16)의 드레인에 접속됨과 동시에, 트랜지스터(SS15)의 게이트에 접속 된다.

이들 트랜지스터(SS15, SS16)의 소오스는 접지된다. 이경우도 마찬가지로 신호 A, B 및 D는 제3도에 나타낸 것과 같이 변화한다.

즉, 신호 A 및 B가 동시에 논리「0」일 때 (기간 t1)트랜지스터(S15 및 S16)는 동시에 비도통상태이고, 신호 D는 「0」이 된다.

그리고 신호 A가「1」로, 신호 B가「1」과「0」사이의 전위로 있을 때 (기간t2)는 A의 전위가 B의 전위에 비해서 높게 되기 때문에 절점(N16)은 「0」이 논리「0」의 신호 D가 출력된다. 더욱이 신호 A「0」이고 신호 B가 「1」인 경우에는 (기간 t4), B의 전위의 쪽이 A의 전위보다도 높기 때문에 절점(N16)의 전위는 상승하여 「1」의 신호가 출력된다.

펄스신호Φ가 논리「1」로부터「0」으로 변하면 모두「0」의 상태였던 신호 A 및 B중에 어느 한 신호가「1」로 변화하게 되는데, 이 변화를 즉시 판독해서 신호 D를 출력한다. 제2도에 나타낸 실시예에서는 트랜지스터(S1 ~ S4)가 P 채널 인핸스먼트형이기 때문에, 열선 및 더미열선에 선충전 되는 전위는 전원 VC의 전위로부터 P채널 인핸스먼트형 트랜지스터(S1 ~S4)의 온과 오프의 경계점으로부터 열선 및 더미열선의 전위를 변화시킨 쪽이 제1, 제2의 센스앰프의 응답이 빨라지기 때문이다.

이 때문에 트랜지스터(Q11, Q13, Q15, Q100, Q101, Q102)를 P 채널 인핸스먼트형으로 구성하고, 그 소오스를 전원 Vc측에 접속시키고, 드레인과 게이트를 공통으로 열선 혹은 더미열선에 접속시키도록 해도 좋다.

또, 제1 및 제2의 센스앰프(1,2)에 제4도에 나타낸 회로를 사용한 경우에는 열선 및 더미열선의 선충전전위에 관계없이 열선과 더미열선과의 사이에 전위차가 생기면 신속히 이를 검출할 수가 있다.

또 본 실시예는 부유게이트형 MOSFET를 메모리셀로서 사용한 경우에 상당하지만, 마스크 ROM등에 있어서도 마찬가지로 사용할 수가 있다.

[발명의 효과]

이상 설명 한바와 같은 본 발명의 반도체메모리장치는 제1 혹은 제2의 어느것인가 한쪽의 기억을 1개의 메모리셀로 구성하기 때문에, 2개의 메모리셀로 구성된 것에 비교해서 필요한 칩 면적이 축소되고 칩 가격의 저감화가 달성되어, 보다. 고속화된 반도체메모리가 낮은 가격으로 제공된다.

이 경우에 메모리셀의 기억 상태를 검출 할 때에 메모리 셀과 제1 및 제2의 더미셀에 각각 접속된 신호선을 충전해서 같은 전압으로 하고 그 후에 생긴 전압을 비교하기 때문에, 종래와 마찬가지의 고속화를 달성할 수가 있고, 더욱이 메모리셀의 제1 또는 제2의 기억상태의 어느쪽인가와 등가인 2종류의 더미셀을 짜맞추고 각각의 기억상태를 비교하는 제1, 제2 및 제3의 센스앰프를 모두 같게 구성함으로써, 전원전압변동의 영향을 같게 상쇄하여 오동작의 발생을 방지할 수 있게 된다.

Claims (1)

1. 적어도 2진 데이터를 거억하는 메모리셀(M11 ~ Mmn)과, 상기 2진 데이터의 한쪽과 등가인 기억상태에 있는 제1의 더미셀(DM11 ~ DMm1), 상기 2진 데이터의 다른 쪽과 등가인 기억상태에 있는 제2의 더미셀(DM12 ~ DMm2), 상기 메모리셀과 상기 제1의 디미셀의 각각의 기억상태에 따라서 변화한 전압을 비교해서, 그 결과에 따른 제1의 출력을 하는 제1의 센스앰프부와(1), 상기 메모리셀과 상기 제2의 더미셀의 각각의 기억 상태에 따라서 변화한 전압을 비교해서, 그 결과에 따른 제2의 출력을 하는 제2의 센스앰프부(2), 상기 제1의 출력과 상기 제2의 출력을 비교함으로써 상기 메모리셀의 기억상태를 검출하는 제3의 센스앰프부(3)를 구비하여 구성된 것을 특징으로 하는 반도체메모리장치.

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