KR100392687B1 - 반도체 기억장치 - Google Patents

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Abstract

본 발명은 메모리 칩 중 개개의 메모리셀의 오프리크 전류를 저감하기 위한 반도체 기억장치에 관한 것이다.
메모리 칩의 대기시에 메모리셀(21)을 구성하는 플립플롭의 접지 전원선(24)을 간헐적으로 플로팅 상태로 한다. 이 때문에, 접지 전원선(24)과 전원(VSS) 사이에 NMOS 트랜지스터(QN5)를 개재시키고, 그 게이트를 활성화 신호(ACT)로 제어한다. 접지 전원선(24)이 플로팅 상태가 되면 메모리셀(21)의 트랜지스터의 오프리크 전류에 기인하여 접지 전원선(24)이 충전되고, 그 전압(VCN)이 전원(VSS)의 전압으로부터 상승된다. 따라서, 메모리셀(21)의 오프리크 전류가 감소되고, 메모리 칩의 대기시 소비전력이 저감된다. 접지 전원선(24)의 전압(VCN)이 계속 상승하면 메모리셀(21)의 보존 데이터가 단시간에는 판독되지 않고, 결국에는 이 데이터가 소멸되어 버리므로, NMOS 트랜지스터(QN5)를 간헐적으로 온 시킨다.

Description

반도체 기억장치
본 발명은 반도체 기억장치, 래치회로 등의 데이터 보존회로에 관한 것이다.
근래, DRAM(dynamic random access memory), SRAM(static random accessmemory) 등의 반도체 기억장치의 대용량화가 진행됨에 따라, 그 소비전력이 증대하는 경향이 있었으며, 종래부터 판독 동작시 및 기록 동작시의 소비전력의 저감에 큰 노력을 기울여 왔다. 특히 휴대기기에서는 반도체 기억장치가 배터리로 구동되므로, 배터리의 수명을 연장시키기 위해서는 동작시의 소비전력의 저감뿐만 아니라 대기시의 소비전력의 저감도 중요하다.
ISSCC Digest of Technical Papers, Feb. 1990, pp. 130-131에 기재된 K. Sasaki 등의 "A 23ns 4Mb CMOS SRAM with 0.5㎂ Standby current" 에 의하면, SRAM의 메모리셀에 필요한 플립플롭은 2개의 CMOS 인버터로 구성된다. 이와 같이 2개의 NMOS 트랜지스터 각각의 부하 소자로서 폴리실리콘 PMOS 트랜지스터를 각각 채용함으로써, 폴리실리콘 저항을 부하소자로 하는 경우에 비하여 저스탠바이 전류의 SRAM을 실현할 수 있게 된다. 게다가, 2층 구조의 폴리실리콘 PMOS 트랜지스터를 채용함으로써 메모리셀이 소면적화를 달성할 수 있게 된다.
그러나 상기한 바와 같이 SRAM 셀의 플립플롭을 단순히 2개의 CMOS 인버터로 구성하여서는 MOS 트랜지스터의 오프리크 전류(off-leak current)가 여전히 문제점으로서 남는다. 따라서, SRAM의 대기시 소비전력을 충분히 저감시킬 수 없었다.
SRAM의 대용량화에 따라 오프리크 전류의 총계는 증대하는 경향에 있다. 또, 전원의 저전압화에 따라서 MOS 트랜지스터의 임계값 전압을 낮출 필요가 생기지만, 이 임계값 전압을 낮추어도 개개의 MOS 트랜지스터의 오프리크 전류는 증대한다. 그래서, 일본국 특개평 5-210976호나 일본국 특개평 6-29834호에서는 반도체 기억장치의 주변회로에 적용 가능한 MT(Multiple Threshold) - CMOS 기술이 제안되었다. 이 기술은 낮은 임계값 전압을 갖는 MOS 트랜지스터와 전원 사이에 높은 임계값 전압을 갖는 MOS 트랜지스터를 스위치로서 삽입하여 대기시에는 이 스위치를 열도록 한 것이다. 트랜지스터의 오프리크 전류는 스위치를 구성하는 MOS 트랜지스터에 의하여 작은 값으로 제한된다.
상기 MT - CMOS 기술은 플립플롭형 메모리셀에 있어서의 오프리크 전류를 저감할 수 없었다. 대기시의 메모리셀 중 보존 데이터의 소멸을 방지할 수 없었기 때문이다.
본 발명의 목적은 플립플롭형의 데이터 보존회로에 있어서 보존 데이터의 소멸을 방지하면서, 대기시의 소비전력을 저감할 수 있도록 이 데이터 보존회로를 구성하는 트랜지스터의 오프리크 전류를 저감하기 위한 것이다.
상기 목적 달성을 위해, 본 발명은 반도체 기억장치 등의 데이터 보존회로를 구성하는 플립플롭의 2개의 전원선 중 적어도 1개의 전원선을 대기시에 간헐적으로 플로팅 상태로 하고 있다.
예를들면 접지측의 전원선이 플로팅 상태가 되면 플립플롭을 구성하는 트랜지스터의 오프리크 전류에 기인하여 이 전원선이 충전되므로, 전원선 전압은 상승하게 된다. 이 결과, 트랜지스터의 오프리크 전류는 감소된다. 그러나, 접지측 전원선의 전압이 계속 상승되면, 플립플롭의 보존데이터를 단시간에 판독할 수 없게 되고, 결국 그 데이터는 소멸하고 만다. 따라서 본 발명에서는 대기시에 플립플롭의 전원선을 간헐적으로 플로팅 상태로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 본 발명의 실시예를 첨부도면을 참조하여 설명하기로 한다.
제 1 도는 본 발명의 제 1 실시예에 의한 SRAM 칩의 구성도이다. 제 1 도의 SRAM 칩은 메모리셀 어레이(10)와, 어드레스 버퍼(11)와, 로오(row) 디코더(12)와, 칼럼(column) 디코더 및 앰프(센스 앰프와 라이트 앰프를 포함한다.)(13)와, 입출력 회로(I/O 회로)(16)를 구비한다. 메모리셀 어레이(10)는 도시하지 않은 m×n(m, n은 정수)개의 메모리셀과, m개의 워드선(WL)과, n쌍의 비트선(BL, XBL)을 갖는다. 어드레스 버퍼(11)는 외부 어드레스(EA)를 수신하여 로오 어드레스(RA)를 로오 디코더(12)로, 칼럼 어드레스(CA)를 칼럼 디코더 및 앰프(13)로 각각 공급한다. 로오 디코더(12)는 메모리셀 어레이(10)의 m개의 워드선(WL) 중에서 로오 어드레스(RA)에 따라 선택한 1개의 워드선의 전압을 상승시킨다. SRAM 칩의 판독 동작시, 칼럼 디코더 및 앰프(13)는 m×n개의 메모리셀 중 로오 디코더(12)에 의하여 선택된 워드선(WL)에 접속된 n개의 메모리셀로부터 비트선(BL, XBL)으로 판독되는 n비트의 데이터 신호 중에서 칼럼 어드레스(CA)에 따라서 선택한 k(k는 n보다 작은 정수) 비트의 데이터 신호를 입출력 회로(16)로 공급한다. 입출력 회로(16)에 공급된 k 비트의 데이터 신호는 데이터 단자(DIO)를 통하여 칩 외부로 출력된다. 또, SRAM 칩의 기록 동작시, 입출력 회로(16)는 칩 외부로부터 데이터 단자(DIO)에 공급된 k 비트의 데이터 신호를 칼럼 디코더 및 앰프(13)로 공급한다. 칼럼 디코더 및 앰프(13)에 공급된 k비트의 데이터 신호는 로오 디코더(12)에 의하여 선택된 워드선(WL)에 접속된 상기 n개의 메모리셀 중 칼럼 어드레스(CA)에 따라 선택된 k개의메모리셀에 비트선(BL, XBL)을 통해 기록된다.
제 1 도의 SRAM 칩은 전압 제어회로(14)와, 활성화 회로(15)를 추가로 구비한다. 전압 제어회로(14)는 메모리셀 어레이(10) 중의 각 메모리셀을 구성하는 플립플롭의 접지 전원선의 전압, 즉 셀 전원선 전압(VCN)을 제어하기 위한 회로이다. 활성화 회로(15)는 칩 셀렉트 신호(CS)를 수신하여 어드레스 버퍼(11), 로오 디코더(12)와 칼럼 디코더 및 앰프(13)를 각각 활성화하기 위한 내부 칩 셀렉트 신호(ICS)를 생성하며, 또 전압 제어회로(14)의 동작을 제어하기 위한 활성화 신호(ACT)를 생성한다.
제 2 도는 제 1 도 중의 메모리셀 어레이(10)의 일부 및 전압 제어회로(14)의 내부 구성도이다. 제 2 도에 도시된 바와 같이, 1개의 워드선(WL)에 n개의 메모리셀(21)이 접속되고, 이 n개의 메모리셀(21)의 각각에 1쌍의 비트선(BL, XBL)이 접속되어 있다. 1쌍의 비트선(BL, XBL)은 각각 PMOS 트랜지스터(QP1, QP2)를 통하여 전원(VDD)에 접속되어 있다. 이들 2개의 PMOS 트랜지스터(QP1, QP2)는 프리차지회로(22)를 구성하는 것으로서, 이 PMOS 트랜지스터(QP1, QP2) 각각의 게이트에는 프리차지 신호(PRE)가 인가된다. 각 메모리 셀(21)은 2개의 PMOS 트랜지스터(QP3, QP4)와 4개의 NMOS 트랜지스터(QN1, QN2, QN3, QN4)로 구성되어 있다. 이 중, 2개의 PMOS 트랜지스터(QP3, QP4)와 2개의 NMOS 트랜지스터(QN3, QN4)는 1개의 플립플롭을 구성하도록 서로 접속되어 있다. 제 2 도 중의 N1 및 N2는 각각 이 플립플롭의 제 1 및 제 2 기억 노드이다. 제 1 기억 노드(N1)는 NMOS 트랜지스터(QN1)를 통하여 한 쪽의 비트선(BL)에, 제 2 기억 노드(N2)는 NMOS 트랜지스터(QN2)를 통하여다른 쪽의 비트선(XBL)에 각각 접속되고, 양 NMOS 트랜지스터(QN1, QN2) 각각의 게이트는 워드선(WL)에 접속되어 있다. 또, PMOS 트랜지스터(QP3, QP4) 각각의 소스는 정전압 전원선(23)에, NMOS 트랜지스터(QN3, QN4) 각각의 소스는 접지 전원선(24)에 각각 접속되어 있다. 각 메모리셀(21)의 정전압 전원선(23)은 전원(VDD)(그 전압은 정(正)이다.)에 직접 접속되어 있다. 각 메모리셀(21)의 접지 전원선(24)은 다른 NMOS 트랜지스터(QN5)를 통하여 전원(VSS)(그 전압은 접지전압, 즉 0V이다.)에 접속되어 있다. 이 NMOS 트랜지스터(QN5)는 상기 전압 제어회로(14)를 구성하는 것으로서, 이 NMOS 트랜지스터(QN5)의 게이트에는 활성화 신호(ACT)가 인가된다. 접지 전원선(24)의 전압은 전압 제어회로(14)에 의하여 제어되는 상기 셀 전원선 전압(VCN)이다.
제 2 도의 구성에 의하면, 활성화 신호(ACT)가 "H"레벨인 기간은 NMOS 트랜지스터(QN5)가 온 되므로 접지 전원선(24)이 전원(VSS)에 접속되고, 활성화 신호(ACT)가 "L"레벨인 기간은 NMOS 트랜지스터(QN5)가 오프되므로 접지 전원선(24)이 전원(VSS)로부터 분리된다. 제 1 도에 도시된 칩 셀렉트 신호(CS)가 "L"레벨로 유지되는 SRAM 칩의 대기시에는 활성화 신호(ACT)가 간헐적으로 "L"레벨이 되어, 그 결과, 접지 전원선(24)이 간헐적으로 플로팅 상태가 된다. 또, 이 SRAM 칩의 대기시에는 프리차지 신호(PRE)가 "L"레벨을 유지하므로, PMOS 트랜지스터(QP1, QP2)가 온 상태로 되어, 양 비트선(BL, XBL)이 "H" 레벨로 프리차지 된다. 또, SRAM 칩의 대기시에는 워드선(WL)이 "L"레벨로 유지되므로, NMOS 트랜지스터(QN1, QN2)가 오프 상태를 유지한다. 따라서, 각 메모리셀(21)은 1 비트의 데이터를 나타내는 상보 전압을 제 1 및 제 2 기억 노드(N1, N2)에 보존한다. 예를들면, 제 1 기억 노드(N1)가 "L"레벨(전원(VSS) 전압)을, 제 2 기억 노드(N2) 가 "H"레벨(전원(VDD) 전압)을 각각 보존하고 있는 것으로 가정하면, 플립플롭을 구성하는 4개의 트랜지스터(QP3, QN3, QP4, QN4) 각각의 상태는 각각 오프, 온, 온, 오프로 된다.
이상과 같이 SRAM 칩의 대기시에는 각 메모리셀(21) 중의 4개의 트랜지스터(상기의 예에서는 트랜지스터(QN1, QN2, QP3, QN4)가 오프 상태를 유지한다. 그러나, 그 중 3개의 트랜지스터(상기의 예에서는 트랜지스터(QN1, QP3, QN4)에 오프리크 전류가 흐른다. 제 2 도에서는 3개의 트랜지스터(QN1, QP3, QP4) 각각의 채널을 통해 흐르는 오프리크 전류를 각각 I1, I2 및 I3으로 표시하고 있다. 이들 오프리크 전류(I1, I2, I3)는 모두 전원(VDD)으로부터 공급되는 것으로서, SRAM 칩의 대기시 소비전력의 주원인으로 되고 있다. 제 2 도에 도시된 n 개의 메모리셀(21)의 오프리크 전류의 총량(It)은 n×(I1+I2+I3)이다.
한편, 전압 제어회로(14)를 구성하는 NMOS 트랜지스터(QN5)의 오프기간에는 접지 전원선(24)에 형성된 부유용량이 오프리크 전류의 총량 It=n×(I1+I2+I3)에 의하여 충전되어 셀 전원선 전압(VCN)이 전원(VSS)의 전압(0V)으로부터 서서히 상승된다. 이 경우에, NMOS 트랜지스터(QN5)의 오프리크 전류는 전류 총량(It)에 비하여 무시할 수 있을 만큼 작은 것으로 한다.
제 3 도는 NMOS 트랜지스터(QN5)가 계속 오프되어 있는 경우의 셀 전원선 전압(VCN)의 시간의 경과에 따른 변화를 나타낸 그래프이다. NMOS 트랜지스터(QN5)가시각 0에서 온 상태로부터 오프 상태로 천이하면, 셀 전원선 전압(VCN)은 전원(VSS)의 전압(0V)으로부터 전원(VDD)의 전압을 향하여 서서히 상승한다. 다만, 셀 전원선 전압(VCN)의 상승에 기인하여 오프리크 전류(I1, I2, I3)가 감소되므로, 셀 전원선 전압(VCN)의 단위 시간당 상승량은 감소된다. NMOS 트랜지스터(QN1)의 오프리크 전류(I1)가 감소되는 것은 셀 전원선 전압(VCN)의 상승과 더불어 제 1 기억 노드(N1)의 보존전압, 즉 이 NMOS 트랜지스터(QN1)의 소스전압이 "L"레벨로부터 서서히 상승되어, 이 NMOS 트랜지스터(QN1)의 게이트 ·소스간 전압이 부(負)로 되고, 또 그 드레인 ·소스간 전압이 작아지기 때문이다. 또, SRAM 칩의 기판은 전원(VSS)의 전압으로 고정되어 있으므로, NMOS 트랜지스터(QNl)의 소스전압이 "L"레벨(전원(VSS)전압)로부터 상승되면 NMOS 트랜지스터(QN1)의 소스에 대하여 기판에 부의 바이어스 전압이 인가된 것과 등가가 되고, 결국 기판 바이어스 효과에 의하여 NMOS 트랜지스터(QN1)의 오프리크 전류(I1)가 더욱 감소된다. PMOS 트랜지스터(QP3)의 오프리크 전류(I2)가 감소되는 것은 셀 전원선 전압(VCN)의 상승과 더불어 제 1 기억 노드(N1)의 보존전압, 즉 이 PMOS 트랜지스터(QP3)의 드레인 전압이 "L"레벨로부터 서서히 상승되어, 이 PMOS 트랜지스터(QP3)의 드레인 ·소스간 전압의 절대값이 작아지기 때문이다. NMOS 트랜지스터(QN4)의 오프리크 전류(I3)가 감소되는 것은, 셀 전원선 전압(VCN)의 상승과 더불어 이 NMOS 트랜지스터(QN4)의 소스전압이 서서히 상승되어, 이 NMOS 트랜지스터(QN4)의 드레인 ·소스간 전압이 작아지기 때문이다. 또, NMOS 트랜지스터(QN4)의 소스전압이 상승되면, 이 NMOS 트랜지스터(QN4)의 소스에 대하여 기판에 부(負)의 바이어스 전압이 인가된 것과 등가가 되고, 기판 바이어스 효과에 의하여 이 NMOS 트랜지스터(QN4)의 오프리크 전류(I3)가 더욱 감소된다. 이상과 같이, 셀 전원선 전압(VCN)의 상승에 기인하여 오프리크 전류(I1, I2, I3)이 모두 감소된다. 또, 메모리셀(21)의 고속 동작을 위하여 NMOS 트랜지스터(QN1)의 임계값 전압을 낮게할 수 있다. 일반적으로, 낮은 임계값 전압을 갖는 MOS 트랜지스터의 오프리크 전류는 크다. 그러나, NMOS 트랜지스터(QN1)의 오프리크 전류(I1)는 셀 전원선 전압(VCN)의 상승시에 이 NMOS 트랜지스터(QN1)의 게이트 ·소스간 전압이 부(負)로 됨으로써 현저하게 줄어든다. 따라서, NMOS 트랜지스터(QN1)의 임계값 전압을 낮추어도 상관 없다. NMOS 트랜지스터(QN2)도 마찬가지이다.
제 3 도에 도시된 바와 같이, NMOS 트랜지스터(QN5)가 계속 오프 상태로 있으면, 셀 전원선 전압(VCN)은 시각(Tr)에서 제 1 한계전압(Vr)에 도달하고, 또 시각(Th)에서 제 2 한계전압 Vh(Vh>Vr)에 도달한다. 제 2 기억 노드(N2)가 "H"레벨을 유지하는 것에 대하여, 상기한 바와 같이 셀 전원선 전압(VCN)의 상승과 더불어 제 1 기억 노드(N1)의 전압은 "L"레벨로부터 서서히 상승하게 된다. 제 1 기억 노드(N1)의 전압이 제 1 한계전압(Vr)보다 높아지면, 메모리 셀(21)에 기억된 데이터를 일정시간 내에 판독할 수 없게 된다. 또, 제 1 기억노드(N1)의 보존전압이 제 2 한계전압(Vh) 보다 높아지면, 메모리셀(21)에 기억된 데이터를 2차로 판독할 수 없게 된다. 이것은 기억 데이터의 소멸을 의미한다. 따라서, 본 실시예에서는 SRAM 칩의 대기시에 셀 전원선 전압(VCN)이 제 1 한계전압(Vr) 또는 제 2 한계전압(Vh)에 이를 때마다 NMOS 트랜지스터(QN5)를 온 시키도록, 활성화 신호(ACT)의 "H"레벨의 기간이 설정되어 있다. 결국, SRAM 칩의 대기시에는 활성화 신호(ACT)가 간헐적으로 "L"레벨로 된다.
제 4 도는 제 1 한계전압(Vr)을 기준으로 한 제 1 도의 SRAM 칩의 대기시의 동작예를 나타낸 타이밍도이다. 제 4 도에 의하면, 기간 T1에서는 활성화 신호(ACT)가 "L"레벨이기 때문에 NMOS 트랜지스터(QN5)가 오프된다. 따라서, 셀 전원선 전압(VCN)은 전원(VSS)의 전압(0V)으로부터 상승하고, 오프리크 전류의 총량(It)은 최대 전류량(Imax)으로부터 하강한다. 기간 T1이 끝나는 시점에서는 셀 전원선 전압(VCN)이 제 1 한계전압(Vr)에 도달하고, 오프리크 전류의 총량(It)이 제 1 한계전압(Vr)에 대응하는 전류량(Ir)에 도달한다. 이 시점으로부터 기간 T2가 시작되고, 활성화 신호(ACT)는 "H"레벨로 된다. 따라서 NMOS 트랜지스터(QN5)가 온 상태로 되어 셀 전원선 전압(VCN)이 전원(VSS)의 전압까지 복귀됨과 동시에, 오프리크 전류의 총량(It)은 최대 전류량(Imax)까지 복귀된다. 이하, 기간 T1과 기간 T2가 반복된다. NMOS 트랜지스터(QN5)가 계속 온 상태로 있을 때 오프리크 전류의 총량(It)이 항상 최대 전류량(Imax)으로 되는 것에 대하여, 제 4 도에 의하면 기간 T1에 오프리크 전류의 총량(It)이 저감되므로 그에 따라 SRAM 칩의 대기시 소비전력이 줄어든다.
제 5 도는 제 2 한계전압(Vh)을 기준으로 한 제 1 도의 SRAM 칩의 대기시의 동작예를 나타낸 타이밍도이다. 제 5 도에 의하면, 기간(T1)에서는 활성화 신호(ACT)가 "L"레벨이기 때문에, NMOS 트랜지스터(QN5)가 오프된다. 따라서, 셀 전원선 전압(VCN)은 전원(VSS)의 전압(0V)으로부터 상승하고, 오프리크 전류의 총량(It)은 최대 전류량(Imax)으로부터 하강한다. 기간 T1이 끝나는 시점에서는 셀 전원선 전압(VCN)이 상기 제 1 한계전압(Vr)보다 높은 제 2 한계전압(Vh)에 도달하고, 오프리크 전류의 총량(It)이 제 2 한계전압(Vh)에 대응하는 전류량(Ih)에 도달한다. 이 시점으로부터 기간 T2가 시작되고, 활성화신호(ACT)가 "H"레벨로 된다. 따라서 NMOS 트랜지스터(QN5)가 온 상태로 되며, 셀 전원선 전압(VCN)이 전원(VSS)의 전압까지 복귀됨과 동시에, 오프리크 전류의 총량(It)은 최대 전류량(Imax)까지 복귀된다. 이하, 기간 T1과 기간 T2가 반복된다. 제 5 도에 의하면, 제 4 도의 경우에 비하여 장기간에 걸쳐 오프리크 전류의 총량(It)이 저감되므로, SRAM 칩의 대기시 소비전력이 더욱 줄어든다. SRAM 칩의 대기시 중에서도 배터리-백업시와 같이, 칩 셀렉트 신호(CS)가 "L"레벨로 고정되고, 또 메모리셀(21)의 판독 동작 및 기록 동작이 당분간 행해지지 않는 것이 판명된 경우에는 제 5 도와 같은 제 2 한계전압(Vh)을 기준으로 한 동작이 적용되고 있다. 이것에 대하여, 칩 셀렉트 신호(CS)의 변화에 즉시 대응하여 메모리셀(21)의 판독 동작 또는 기록 동작을 개시할 필요가 있는 경우에는 제 4 도와 같은 제 1 한계전압(Vr)을 기준으로 한 동작이 적용되고 있다. 경우에 따른 대기동작으로 나누어 사용하는 것이 바람직할 것이다.
또 활성화 신호(ACT)의 주기, 즉 기간 T1과 기간 T2의 합은 이것을 일정하게 유지하는 것이 바람직하다. 제 2 도 중의 메모리셀(21)을 구성하는 각 트랜지스터의 임계값 전압의 제조 불균일이나 온도에 기인한 변동을 고려하면, 오프리크 전류 총량의 최대값(Imax)에 변동이 발생하는 것을 알 수 있다. 최대 전류량(Imax)이 큰경우에는 기간 T1에 있어서, 셀 전원 전압(VCN)이 전원(VSS)의 전압(0V)으로부터 급속하게 상승되어, 오프리크 전류 총량(It)이 최대 전류량(Imax)으로부터 급속하게 하강한다. 이와는 반대로 최대 전류량(Imax)이 작은 경우에는, 기간 T1에 있어서 셀 전원선 전압(VCN)이 전원(VSS)의 전압(0V)으로부터 완만하게 상승되어 오프리크 전류 총량(It)이 최대 전류량(Imax)으로부터 완만하게 하강한다. 결국, 최대 전류량(Imax)의 대소에 상관없이 오프리크 전류 총량(It)의 평균값은 거의 일정하게 유지된다.
제 6 도는 제 1 도의 SRAM 칩의 판독 시퀀스의 예를 도시한 타이밍도이다. 제 6 도에 의하면, 칩 셀렉트 신호(CS)의 상승에 동기하여 활성화 신호(ACT)가 상승되고, 그 후에 워드선(WL)의 전압이 상승된다. 제 2 도 중의 프리차지 신호(PRE)는 외부 어드레스(EA)의 천이에 따라 생성되는데, 비트선(BL, XBL)의 프리차지가 끝나면 프리차지 신호(PRE)가 "H"레벨이 된다. "H"레벨의 활성화 신호(ACT)에 응답하여 전압 제어회로(14)의 NMOS 트랜지스터(QN5)가 온 되므로, 셀 전원선 전압(VCN)은 전원(VSS)의 전압까지 하강된다. 셀 전원선 전압(VCN)의 하강에 의하여 제 1 및 제 2 기억 노드(N1, N2) 중 "L" 레벨로 되는 한 쪽 기억 노드의 전압이 하강되고, 각 메모리셀(21)로부터 비트선(BL, XBL)으로 정확한 데이터 값이 판독된다. 판독 동작의 종료시에는 칩 셀렉트 신호(CS)가 "L"레벨로 복귀된다. 이 칩 셀렉트 신호(CS)의 하강에 동기하여 활성화 신호(ACT)가 하강되고, 그 결과, 셀 전원선 전압(VCN)이 상승되기 시작한다. 또, 제 4 도와 같은 제 1 한계전압(Vr)을 기준으로 한 대기시 동작을 채용하는 경우에는 워드선(WL)의 전압이 상승된 후에 활성화 신호(ACT)가 상승되도록 하여도, 각 메모리셀(21)로부터 비트선(BL, XBL)으로 정확한 데이터가 판독될 수 있다.
제 7 도는 제 1 도의 SRAM 칩의 기록 시퀀스의 예를 도시한 타이밍도이다. 제 7 도의 기록 시퀀스는 제 6 도의 판독 시퀀스와 마찬가지이므로, 제 7 도의 기록 시퀀스에 대한 상세한 설명은 생략한다.
다음으로, 제 1 도 중의 활성화 회로(15)의 4개의 내부 구성예에 대하여 설명한다. 다만, 활성화 신호(ACT)를 생성하기 위한 회로 구성예만을 설명하고, 내부 칩 셀렉트 신호(ICS)를 생성하기 위한 회로 구성에 대해서는 상세한 설명을 생략한다.
제 8 도는 활성화 회로(15)의 제 1 내부 구성예를 도시한 도면이다. 제 8 도에 있어서, 31은 발진회로, 32는 파형 정형회로, 33은 NOR 회로, 34는 인버터이다. 발진회로(31)는 칩 셀렉트신호(CS)의 논리레벨에 관계없이 일정한 주파수(f)를 갖는 신호를 생성하는 것이다. 파형 정형회로(32)는 발진회로(31)에 의하여 생성된 신호의 파형을 정형하여 얻어진 클록신호(CLK)(그 주파수는 f임.)를 NOR 회로(33)의 한 쪽 입력으로 공급한다. NOR 회로(33)의 다른 쪽 입력에는 칩 셀렉트신호(CS)가 공급된다. NOR 회로(33)의 출력은 인버터(34)에 의하여 활성화 신호(ACT)로 전환된다.
제 8 도의 활성화 회로(15)에 의하면, 칩 셀렉트 신호(CS)가 "L"레벨로 유지되는 SRAM 칩의 대기시에는 NOR 회로(33)의 한 쪽의 입력, 즉 주파수(f)의 클록신호(CLK)가 "H"레벨로부터 "L"레벨로, 또 "L"레벨로부터 "H"레벨로 반복 천이한다.따라서, 인버터(34))로부터 출력되는 활성화 신호(ACT)는 클록신호(CLK)의 주파수(f)에 따라서 간헐적으로 "L"레벨로 된다. 이 경우에, 이 클록신호(CLK)의 주파수(f)는 제 4 도 중의 기간(T1, T2)의 길이 또는 제 5 도 중의 기간(T1, T2)의 길이에 따라서 결정된다. SRAM 칩의 판독 동작시 및 기록동작시에는 NOR 회로(33) 및 인버터(34)에 의하여 칩 셀렉트 신호(CS)의 상승에 동기하여 활성화 신호(ACT)가 상승된다.
제 9 도는 활성화 회로(15)의 제 2 내부 구성예를 도시한 도면이다. 제 9 도의 구성은 제 8 도 중의 파형 정형회로(32)와 NOR 회로(33)의 한 쪽 입력 사이에 레벨 검지회로(35)와 구동회로(36)를 직렬로 삽입한 것이다. 레벨 검지회로(35)는 셀 전원선 전압(VCN)이 제 1 한계전압(Vr) 또는 제 2 한계전압(Vh)에 도달한 것을 나타내는 "L" 액티브의 검지신호(DET)를 생성하는 것이다. 생성된 검지신호(DET)는 구동회로(36)에 의하여 반전된 후 NOR 회로(33)의 한 쪽 입력으로 공급된다. 발진회로(31) 및 파형 정형회로(32)에 의하여 생성되는 클록신호(CLK)는 주파수(f')를 갖는다. 레벨 검지회로(35)는 자신의 소비전력을 줄이기 위해 주파수(f')를 갖는 클록신호(CLK)의 "L"레벨의 기간에 한하여 셀 전원선 전압(VCN)의 크기를 판정하도록 되어 있다.
제 10 도는 제 9 도 중의 레벨 검지회로(35)의 내부 구성을 도시한 도면이다. 제 10 도에는 주파수(f')의 클록신호(CLK)에 따라서 기준전압(Vref2)을 간헐적으로 생성하기 위한 기준전압 발생회로(41)와, 이 생성된 기준전압(Vref2)과 셀전원선 전압(VCN)을 주파수(f')의 클록신호(CLK)에 따라서 간헐적으로 비교하기 위한비교회로(42)가 나타나 있다.
기준전압 발생회로(41)는 1개의 인버터(43)와, 3개의 PMOS 트랜지스터(QP21, QP22, QP23)와, 3개의 NMOS 트랜지스터(QN21, QN22, QN23)와, 2개의 커패시터(C1, C2)로 구성되어 있다. 이 중, 2개의 트랜지스터(QP21, QN21)는 제 1 스위치를, 다른 2개의 트랜지스터(QP22, QN22)는 제 2 스위치를, 또 다른 2개의 트랜지스터(QP32, QN32)는 제 3 스위치를 각각 구성하고 있다. 트랜지스터(QP21, QN21)로 구성되는 제 1 스위치는 전원(VDD)과 기준전압(Vref1)의 노드 사이에 연결되어 클록신호(CLK)의 "L"레벨의 기간에 닫히고 클록신호(CLK)의 "H"레벨 기간에 열리도록 제어된다. 트랜지스터(QP22, QN22)로 구성되는 제 2 스위치는 기준전압(Vref1)의 노드와 기준전압(Vref2)의 노드 사이에 연결되어 클록신호(CLK)의 "L"레벨 기간에 열리고 클록신호(CLK)의 "H"레벨 기간에 닫히도록 제어된다. 트랜지스터(QP23, QN23)로 구성되는 제 3 스위치는 기준전압(Vref2)의 노드와 전원(VSS) 사이에 연결되어 클록신호(CLK)의 "L"레벨 기간에 닫히고 클록신호(CLK)의 "H"레벨 기간에 열리도록 제어된다. 기준전압(Vref1)의 노드와 전원(VSS) 사이에는 커패시터(C1)가, 기준전압(Vref2)의 노드와 전원(VSS) 사이에는 다른 커패시터(C2)가 각각 연결되어 있다.
비교회로(42)는 2개의 PMOS 트랜지스터(QP24, QP25)와, 3개의 NMOS 트랜지스터(QN24, QN25, QN26)로 구성되어 있다. 이 중, 4개의 트랜지스터(QP24, QP25, QN24, QN25)는 전원(VDD)에 접속된 주지의 비교회로를 구성하도록 서로 접속되어 있다. NMOS 트랜지스터(QN24)의 게이트에는 기준전압(Vref2)이, NMOS트랜지스터(QN25)의 게이트에는 셀 전원선 전압(VCN)이 각각 인가된다. PMOS 트랜지스터(QP25)와 NMOS 트랜지스터(QN25)의 접속노드는 검지신호(DET)를 출력하기 위한 노드이다. 제 10 도에 도시된 비교회로(42)의 특징은 NMOS 트랜지스터(QN24)의 소스와 NMOS 트랜지스터(QN25)의 소스가 연결된 접속노드와 전원(VSS) 사이에 NMOS 트랜지스터(QN26)를 연결시킨 점에 있다. 이 NMOS 트랜지스터(QN26)의 게이트에는 클록신호(CLK)가 공급된다.
제 11 도는 제 10 도의 레벨 검지회로(35)의 동작을 도시한 타이밍도이다. 제 11 도에 의하면, 기간 t1에서는 클록신호(CLK)가 "L"레벨이다. 클록신호(CLK)가 "L"레벨인 동안은 기준전압 발생회로(41)에 있어서 트랜지스터(QP21, QN21)로 구성된 제 1 스위치는 닫히고, 트랜지스터(QP22, QN22)로 구성된 제 2 스위치는 열리며, 또 트랜지스터(QP32, QN32)로 구성된 제 3 스위치는 닫힌다. 따라서, 커패시터(C1)는 전원(VDD)의 전압까지 충전되고, 커패시터(C2)는 전원(VSS)의 전압(0V)까지 방전된다. 결국, 기간 t1에서 제 1 및 제 2 기준전압(Vref1, Vref2)은,
Vref1 = VDD
Vref2 = VSS(=0V)
로 각각 된다. 기간 t2에서는 클록신호(CLK)가 "H"레벨이다. 클록신호(CLK)가 "H"레벨이 되면 트랜지스터(QP21, QN21) 로 구성된 제 1 스위치는 열리고, 트랜지스터(QP22, QN22)로 구성된 제 2 스위치는 닫히며, 또 트랜지스터(QP32, QN32)로 구성된 제 3 스위치는 열린다. 따라서, 기간 t2에서는 2개의 커패시터(C1,C2) 사이에서 전하가 재분배되어 제 1 및 제 2 기준전압(Vref1, Vref2)은,
Vref1 = Vref2 = { 1/( 1 + r) } VDD
로 된다. 이 경우에, r=C2/C1, VSS=0V이다. 이 기간 t2에 있어서의 제 2 기준전압(Vref2)이 제 1 한계전압(Vr) 또는 제 2 한계전압(Vh)(제 3 도 참조)과 일치하도록 2개의 커패시터(C1, C2)의 정전 용량비(r)가 설정된다. 비교회로(42) 중의 NMOS 트랜지스터(QN26)는 기간 t1에서는 오프 되고, 기간 t2에서는 온 된다. 따라서, 비교회로(42)는 기간 t2에 한하여 셀 전원선 전압(VCN)과 기준전압(Vref2)을 비교하고, 셀 전원선 전압(VCN)이 기준전압(Vref2), 즉 제 1 한계전압(Vr) 또는 제 2 한계전압(Vh)에 도달한 경우에 "L"레벨의 검지신호(DET)를 생성한다.
그런데, 제 10 도 중의 기준전압 발생회로(41)를 주지의 저항분압 형식의 기준전압 발생회로로 치환하면 전원(VDD)으로부터 전원(VSS)으로 항상 전류가 흘러, 결국 기준전압 발생회로가 항상 전력을 소비하게 된다. 제 10 도의 비교회로(42) 중 NMOS 트랜지스터(QN24)의 소스와 NMOS 트랜지스터(QN25)의 소스를 전원(VSS)에 직결한 경우에도 전원(VDD)으로부터 전원(VSS)으로 항상 전류가 흘러 비교회로가 항상 전력을 소비하게 된다. 이에 대하여, 제 10 도의 레벨 검지회로(35)에 의하면, 기준전압 발생회로(41)는 기간 t1 중의 커패시터(C1)의 충전기간에 한하여 전력을 소비하고, 비교회로(42)는 기간 t2에 한하여 전력을 소비한다. 결국, 기간 t1 중의 커패시터(C1)의 충전기간 이외의 기간에서는 기준전압 발생회로(41) 및 비교회로(42)가 전혀 전력을 소비하지 않는다. 따라서, 제 10 도의 레벨 검지회로(35)에 의하면, 소비전력을 현저히 저감시킬 수 있다.
제 12 도는 활성화 회로(15)의 제 3 내부 구성예를 도시한 도면이다. 제 12 도에 있어서, 31a는 제 1 발진회로, 31b는 제 2 발진회로, 32a는 파형 정형 및 전환회로, 33은 NOR 회로, 34는 인버터이다. 제 1 발진회로(31a)는 제 4 도중의 기간(T1, T2)의 길이에 따라서 결정되는 일정한 주파수(f1)를 갖는 신호를 생성하는 것이다. 제 2 발진회로(31b)는 제 5 도 중의 기간(T1, T2)의 길이에 따라서 결정되는 일정한 주파수(f2)를 갖는 신호를 생성하는 것이다. 파형 정형 및 전환회로(32a)는 모드 전환신호(MOD)의 논리레벨에 따라서 제 1 발진회로(31a)에 의해 생성된 주파수(f1)의 신호 및 제 2 발진회로(31b)에 의하여 생성된 주파수(f2)의 신호 중 어느 하나의 신호의 파형을 정형하여 얻어진 클록신호(CLK)(그 주파수는 f1또는 f2임.)를 NOR 회로(33)의 한 쪽 입력으로 공급한다. NOR 회로(33)의 다른 쪽 입력에는 칩 셀렉트신호(CS)가 공급된다. NOR 회로(33)의 출력은 인버터(34)에 의하여 활성화 신호(ACT)로 전환된다.
제 12 도의 활성화 회로(15)에 의하면, 제 4 도와 같은 제 1 한계전압(Vr)을 기준으로 한 대기시 동작과, 제 5 도와 같은 제 2 한계전압(Vh)을 기준으로한 대기시 동작을 용이하게 나누어 사용할 수 있게 된다.
제 13 도는 활성화 회로(15)의 제 4 내부 구성예를 나타내고 있다. 제 13 도에 있어서, 31c는 발진회로, 32는 파형 정형회로, 35a는 제 1 레벨 검지회로, 35b는 제 2 레벨 검지회로, 36은 구동회로, 33은 NOR 회로, 34는 인버터이다. 발진회로(31c)는 모드전환신호(MOD)의 논리레벨에 따라서 상이한 주파수(f1' 또는 f2'(f1'>f2'))를 갖는 신호를 생성하는 것이다. 파형 정형회로(32)는발진회로(31c)에 의하여 생성된 신호의 파형을 정형하여 얻어진 클록신호(CLK)(그 주파수는 f1' 또는 f2' 임.)를 제 1 및 제 2 레벨 검지회로(35a, 35b)로 공급한다. 구체적으로는, 주파수(f2')의 클록신호(CLK)의 "L"레벨의 주기는 주파수(f1')의 클록신호(CLK)의 "L"레벨의 기간보다 길게 되어 있다. 제 1 및 제 2 레벨 검지회로(35a, 35b)는 모드 전환신호(MOD)의 논리레벨에 따라서 어느 하나만이 동작하도록 구성되어 있다. 제 1 레벨 검지회로(35a)는 셀 전원선 전압(VCN)이 제 1 한계전압(Vr)에 도달한 것을 나타내는 검지신호를 주파수(f1')의 클록신호(CLK)에 따라 생성하는 것이다. 제 2 레벨 검지회로(35b)는 셀 전원선 전압(VCN)이 제 2 한계전압(Vh)에 도달한 것을 나타내는 검지신호를 주파수(f2')의 클록신호(CLK)에 따라 생성하는 것이다. 이들 제 1 및 제 2 레벨 검지회로(35a, 35b) 각각의 내부 구성은 제 10 도에 나타낸 구성과 거의 같다. 제 1 및 제 2 레벨 검지회로(35a, 35b) 중의 어느 하나에 의해 생성된 검지신호는 구동회로(36)를 통하여 NOR 회로(33)의 한 쪽 입력으로 공급된다. NOR 회로(33)의 다른 쪽 입력에는 칩 셀렉트 신호(C5)가 공급된다. NOR 회로(33)의 출력은 인버터(34)에 의하여 활성화 신호(ACT)로 전환된다.
제 13 도의 활성화 회로(15)에 의하면, 제 1 레벨 검지회로(35a)를 이용한 제 4 도와 같은 제 1 한계전압(Vr)을 기준으로 한 대기시 동작과, 제 2 레벨 검지회로(35b)를 이용한 제 5도와 같은 제 2 한계전압(Vh)을 기준으로 한 대기시 동작을 용이하게 나누어 사용할 수 있게 된다. 게다가, 이 대기시 동작을 나누어 사용함에 따라서 제 2 레벨 검지회로(35b)에 있어서의 전력의 비소비 기간이 제 1 레벨검지회로(35a)의 경우에 비하여 연장되도록 발진회로(31c)에 의하여 클록신호(CLK)의 주파수가 변경된다. 또, 모드전환신호(MOD)의 논리레벨의 여하에 관계없이 일정한 주파수를 갖는 신호를 생성하도록 발진회로(31c)를 구성하여도 된다.
또 제 2 도 중의 접지 전원선(24)을 대기시에 간헐적으로 플로팅 상태로 하는 대신에, 이 접지 전원선(24)과 전원(VSS) 사이에 일정한 임피던스를 갖는 소자를 삽입하여도 된다. 이 임피던스 소자는 셀 전원선 전압(VCN)의 상승 폭을 소정의 범위 내로 제한하는 기능을 갖는다.
제 14 도는 본 발명의 제 2 실시예에 의한 SRAM 칩의 구성을 도시한 도면이다. 제 14 도의 SRAM 칩은 4개의 블록(BLK0∼BLK3)(12124)와, 어드레스 버퍼(111)와, 활성화 회로(115)와, 입출력 회로(I/O 회로)(116)를 갖는다. 4개의 블록(121∼124)의 각각은 제 1 도의 SRAM 칩과 마찬가지로 메모리셀 어레이, 로오 디코더, 칼럼 디코더 및 앰프(센스앰프와 라이트 앰프를 포함함.)와 셀 전원전 전압(VCN)을 제어하기 위한 NMOS 트랜지스터(제 2 도 참조)로 구성된 전압 제어회로를 구비한다. 어드레스 버퍼(111)는 외부 어드레스(EA)를 입력하여, 로오 어드레스(RA) 및 칼럼 어드레스(CA)를 4개의 블록(121∼124)으로, 2비트의 블록 어드레스(BA)를 활성화 회로(115)로 각각 공급한다. 입출력 회로(116)는 4개의 블록(121∼124)과 데이터 단자(DIO) 사이에 연결되어 있다. 활성화 회로(115)는 칩 셀렉트신호(CS)와 블록 어드레스(BA)를 입력하여, 어드레스 버퍼(111)를 활성화하기 위한 내부 칩 셀렉트 신호(ICS)를 생성하며, 4개의 블록(121∼124)의 각각에 포함된 로오 디코더와 칼럼 디코더 및 앰프를 각각 활성화하기 위한 내부 칩 셀렉트신호(ICS0∼ICS3)를 생성하고, 또 4개의 블록(121∼124)의 각각에 포함된 전압 제어회로의 동작을 각각 제어하기 위한 활성화 신호(ACT0∼ACT3)를 생성하는 것이다.
제 15 도는 제 14 도 중의 활성화 회로(115)의 내부 구성예를 도시한 도면이다. 다만, 여기에서는 활성화 신호(ACT0∼ACT3)를 생성하기 위한 회로 구성예만을 설명하고, 내부 칩 셀렉트 신호 (ICS, ICS0∼ICS3)를 생성하기 위한 회로 구성에 대해서는 설명을 생략한다. 제 15 도에 있어서, 131은 발진회로, 132는 파형 정형회로, 133a∼133d는 NOR 회로, 134a∼134d는 인버터, 141은 디코더, 142a∼142d는 AND 회로이다. 발진회로(131)는 칩 셀렉트 신호(CS)의 논리레벨의 여하에 관계없이 일정한 주파수(f)를 갖는 신호를 생성하는 것이다. 파형 정형회로(132)는 발진회로(131)에 의하여 생성된 신호의 파형을 정형하여 얻어진 클록신호(CLK)(그 주파수는 f임.)를 4개의 NOR 회로(133a∼133d)의 각 한 쪽 입력으로 공급한다. 디코더(141)는 인가된 2 비트의 블록 어드레스(BA)를 디코드한다. 이 디코더(141)의 4개의 디코드 출력은 4개의 AND 회로(142a∼142d)의 각 한 쪽 입력으로 공급된다. 이 4개의 AND 회로(142a∼142d) 각각의 다른 쪽 입력에는 칩 셀렉트 신호(CS)가 공급된다. 이 4개의 AND 회로(142a∼142d) 각각의 출력은 상기 4개의 NOR 회로(133a∼133d) 각각의 다른 쪽 입력으로 공급된다. 이 4개의 NOR 회로(133a∼133d) 각각의 출력은 4개의 인버터(134a∼134d)에 의하여 각각 활성화 신호(ACT0∼ACT3)로 전환된다.
칩 셀렉트 신호(CS)가 "L"레벨을 유지하는 제 14 도의 SRAM 칩의 대기시에는 제 15 도 중의 4개의 NOR 회로(133a∼133d)의 각 한 쪽 입력, 즉 주파수(f)의 클록신호(CLK)가 "H"레벨로부터 "L"레벨로, 또 "L"레벨로부터 "H"레벨로 반복 천이한다. 따라서, 4개의 인버터(134a∼134d)로부터 출력되는 활성화 신호(ACT0∼ACT3)는 클록신호(CLK)의 주파수(f)에 따라서 간헐적으로, 그리고 동시에 "L"레벨로 된다. 이로써, 4개의 블록(121∼124)의 각 메모리셀을 구성하는 플립플롭의 접지 전원선이 간헐적으로 플로팅 상태가 되어 SRAM 칩의 대기시 소비전력이 저감된다.
제 14 도의 SRAM 칩의 판독 동작시 및 기록 동작시에는 블록 어드레스(BA)에 따라서 제 15 도 중의 4개의 AND 회로(142a∼142d) 중 1개의 AND 회로만이 디코더(141)에 의하여 선택된다. 그리고, 4개의 NOR 회로(133a∼133d) 중, 디코더(141)에 의하여 선택된 1개의 AND 회로에 대응한 1개의 NOR 회로의 입력에만 칩 셀렉트 신호(CS)의 상승에 동기한 "H"레벨의 신호가 공급된다. 따라서, 4개의 활성화 신호(ACT0∼ACT3) 중 블록 어드레스(BA)에 따라서 선택된 1개의 활성화 신호만이 칩 셀렉트 신호(CS)의 상승에 동기하여 상승된다. 이로써, 4개의 블록(121∼124) 중 실제로 억세스되는 1개의 블록만의 셀 전원선 전압(VCN)이 전원(VSS)의 전압까지 하강된다. 결국, 나머지 3개의 억세스되지 않는 블록의 셀 전원선 전압(VCN)은 계속 상승하고, 오프리크 전류가 장시간에 걸쳐 저감된다.
또 제 15 도 중의 발진회로(131) 및 파형 정형회로(132)로 구성되는 부분은 제 9 도, 제 12 도 또는 제 13 도 중의 대응 부분과 같이 변형할 수 있다.
제 16 도는 제 2 도 중의 전압 제어회로(14)의 변형예를 나타내고 있다. 제 16 도에 의하면, 각 메모리셀(21)의 접지 전원선(24)이 NMOS 트랜지스터(QN5)를 통하여 전원(VSS)에 접속되어 있을 뿐만 아니라, 각 메모리셀(21)의 정전압전원선(23)이 PMOS 트랜지스터(QP5)를 통하여 전원(VDD)에 접속되어 있다. 양 트랜지스터(QP5, QN5)는 정전압 전원선(23) 및 접지 전원선(24) 각각의 전압 즉 셀 전원선 전압(VCP, VCN)을 동시에 제어하기 위한 전압 제어회로(14)를 구성하는 것으로서, PMOS 트랜지스터(QP5)의 게이트에는 제 1 활성화 신호(ACTP)가, NMOS 트랜지스터(QN5)의 게이트에는 제 2 활성화 신호(ACTN)가 각각 인가된다.
제 16 도의 구성에 의하면, SRAM 칩의 대기시에는 제 1 및 제 2 활성화 신호(ACTP, ACTN)가 간헐적으로 각각 "H"레벨, "L"레벨로 되어 정전압 전원선(23) 및 접지 전원선(24)이 동시에 간헐적으로 플로팅 상태가 된다. 따라서, 각 메모리셀(21) 중의 PMOS 트랜지스터(QP3, QP4)에 있어서도 기판 바이어스 효과가 발휘되고, 각 메모리셀(21) 중의 오프리크 전류의 저감 효과, 나아가서는 SRAM 칩의 대기시 소비전력의 저감효과가 제 2 도의 경우에 비하여 더욱 커진다. 또, 제 16 도 중의 NMOS 트랜지스터(QN5)를 제거하여 접지 전원선(24)을 전원(VSS)에 직결하여도 된다.
이상 설명한 바와 같이, 상기 각 실시예에 의하면 각 메모리셀(21)의 플립플롭을 구성하는 트랜지스터의 오프리크 전류는 상기한 회로 구성에 의하여 저감되고, 나아가서는 SRAM 칩의 대기시 소비전력이 저감된다. 또, 트랜지스터의 오프리크 전류가 저감되는 것 때문에 각 트랜지스터의 임계값 전압의 저하가 가능하게 된다. 따라서, 고속이면서 저소비 전력의 SRAM 칩을 용이하게 실현할 수 있다. 결국, 휴대기기에 있어서의 배터리 구동에 적합한 고속 SRAM을 제공할 수 있다.
또 제 4 도에 도시한 SRAM 칩의 대기시의 동작예에서는 셀 전원선 전압(VCN)이 제 1 한계전압(Vr)에 도달할 때마다 이 셀 전원선 전압(VCN)을 전원(VSS)의 전압(0V)까지 복귀하도록 하였으나, 제 1 한계전압(Vr)과 전원(VSS)의 전압 사이의 어느 전원전압(정전압)까지 셀 전원선 전압(VCN)을 복귀시켜도 된다. 이로써, 각 메모리셀 중의 오프리크 전류의 저감효과, 나아가서는 SRAM 칩의 대기시 소비전력의 저감 효과가 더욱 커진다. 제 2 한계전압(Vh)을 기준으로 한 제 5 도의 대기시 동작예에 대해서도 마찬가지이다.
그런데 이상의 각 실시예는 SRAM 칩으로의 본 발명의 적용예에 관한 것이었다. 다만, 본 발명은 단독의 메모리 칩에 한정하지 않고, 내장형 메모리, 예를들면 마이크로 프로세서에 내장된 메모리 코어에도 적용 가능하다.
제 17 도는 반도체 집적회로 중의 래치회로에 대한 본 발명의 적용예를 도시한 회로도이다. 제 17 도의 래치회로는 데이터를 보존하기 위한 래치셀(51)과, 셀 전원선 전압(VCP, VCN)을 제어하기 위한 전압 제어회로(52)와, 상보의 내부 클록신호(LCK, XLCK)를 생성하기 위한 내부클록 생성회로(53)를 구비한다. 래치셀(51) 및 내부클록 생성회로(53)는 정전압 전원선(54)과, 접지 전원선(55)을 공유한다. 정전압 전원선(54)은 PMOS 트랜지스터(QP36)를 통하여 전원(VDD)(그 전압은 정전압임.)에, 접지 전원선(55)은 NMOS 트랜지스터(QN36)를 통하여 전원(VSS)(그 전압은 접지전압, 즉 0V임.)에 각각 접속된다. 양 트랜지스터(QP36, QN36)는 정전압 전원선(54) 및 접지 전원선(55) 각각의 전압 즉, 셀 전원선 전압(VCP, VCN)을 동시에 제어하기 위한 전압 제어회로(52)를 구성하는 것으로서, PMOS 트랜지스터(QP36)의 게이트에는 제 1 활성화 신호(ACTP)가, NMOS 트랜지스터(QN36)의 게이트에는 제2 활성화 신호(ACTN)가 각각 인가된다.
래치 셀(51)은 5개의 PMOS 트랜지스터(QP31, QP32, QP33, QP34, QP35)와, 5개의 NMOS 트랜지스터(QN31, QN32, QN33, QN34, QN35)로 구성되어 있다. 이 중, 2개의 PMOS 트랜지스터(QP31, QP32)와 2개의 NMOS 트랜지스터(QN32, QN31)로 직렬회로가 구성되고, 이 직렬회로가 정전압 전원선(54)과 접지 전원선(55) 사이에 접속되어 있다. 1개의 인버터를 구성하는 PMOS 트랜지스터(QP32) 및 NMOS 트랜지스터(QN32) 각각의 게이트에는 입력신호(IN)가 인가된다. PMOS 트랜지스터(QP31)의 게이트에는 내부 클록신호(XLCK)가, NMOS 트랜지스터(QN31)의 게이트에는 내부 클록신호(LCK)가 각각 인가된다. 또, 2개의 PMOS 트랜지스터(QP33, QP34)와 2개의 NMOS 트랜지스터(QN34, QN33)로 직렬회로가 구성되며, 이 직렬회로가 양 전원(VDD, VSS) 사이에 접속되어 있다. PMOS 트랜지스터(QP34)와 NMOS 트랜지스터(QN34)의 접속점에는 PMOS 트랜지스터(QP32)와 NMOS 트랜지스터(QN32)로 구성된 인버터의 출력이 인가된다. PMOS 트랜지스터(QP33)의 게이트에는 내부 클록신호(LCK)가, NMOS 트랜지스터(QN33)의 게이트에는 내부 클록신호(XLCK)가 각각 인가된다. 또, PMOS 트랜지스터(QP35)와 NMOS 트랜지스터(QN35)로 직렬회로가 구성되고, 이 직렬회로가 정전압 전원선(54)과 접지 전원선(55)사이에 접속되어 있다. 2개의 PMOS 트랜지스터(QP34, QP35)와 2개의 NMOS 트랜지스터(QN34, QN35)는 1개의 플립플롭을 구성하도록 서로 접속되어 있다. PMOS 트랜지스터(QP35)와 NMOS 트랜지스터(QN35)의 접속점은 래치셀(51)의 출력신호(OUT)를 공급한다.
내부클록 생성회로(53)는 5개의 PMOS 트랜지스터(QP41, QP42, QP43, QP44, QP45)와 5개의 NMOS 트랜지스터(QN41, QN42, QN43, QN44, QN45)로 구성된 회로로서, 외부 클록신호(CK)와 상보의 스탠바이 신호(SBY, XSBY)를 입력하도록 되어 있다. 이 중, 2개의 PMOS 트랜지스터(QP41, QP42)와 2개의 NMOS 트랜지스터(QN42, QN41)로 직렬회로가 구성되며, 이 직렬회로가 정전압 전원선(54)과 접지 전원선(55)사이에 접속되어 있다. PMOS 트랜지스터(QP42) 및 NMOS 트랜지스터(QN42)는 내부 클록신호(XLCK)를 공급하기 위한 제 1 인버터를 구성하는 것으로서, 이 양 트랜지스터 각각의 게이트에는 외부 클록신호(CK)가 인가된다. PMOS 트랜지스터(QP41)의 게이트에는 스탠바이 신호(XSBY)가, NMOS 트랜지스터(QN41)의 게이트에는 스탠바이 신호(SBY)가 각각 인가된다. 또, 2개의 PMOS 트랜지스터(QP43, QP44)와, 2개의 NMOS 트랜지스터(QN44, QN43)로 직렬회로가 구성되고, 이 직렬회로가 정전압 전원선(54)과 접지 전원선(55) 사이에 접속되어 있다. PMOS 트랜지스터(QP44) 및 NMOS 트랜지스터(QN44)는 내부 클록신호(LCK)를 공급하기 위한 제 2 인버터를 구성하는 것으로서, 이 양 트랜지스터 각각의 게이트에는 제 1 인버터로부터 공급되는 내부 클록신호(XLCK)가 인가된다. PMOS 트랜지스터(QP43)의 게이트에는 스탠바이 신호(XSBY)가, NMOS 트랜지스터(QN43)의 게이트에는 스탠바이 신호(SBY)가 각각 인가된다. 또, 제 17 도의 래치회로를 구비한 반도체 집적회로의 대기시에 내부 클록신호(XLCK)의 전압을 전원(VDD)의 전압으로 고정하도록 전원(VDD)과 내부 클록신호(XLCK)의 신호선 사이에 PMOS 트랜지스터(QP45)가 접속되어 있다. 또, 이 반도체 집적회로의 대기시에 내부 클록신호(LCK)의 전압을 전원(VSS)의 전압으로 고정하도록 내부 클록신호(LCK)의 신호선과 전원(VSS) 사이에 NMOS 트랜지스터(QN45)가 접속되어 있다. PMOS 트랜지스터(QP45)의 게이트에는 스탠바이 신호(SBY)가, NMOS 트랜지스터(QN45)의 게이트에는 스탠바이 신호(XSBY)가 각각 인가된다.
제 17 도에 있어서, 래치 셀(51) 중의 PMOS 트랜지스터(QP34) 및 NMOS 트랜지스터(QN34)와, 전압 제어회로(52)를 구성하는 PMOS 트랜지스터(QP36) 및 NMOS 트랜지스터(QN36)와, 내부클록 생성회로(53) 중의 PMOS 트랜지스터(QP45) 및 NMOS 트랜지스터(QN45)는 모두 높은 임계값 전압을 갖는 트랜지스터이다. 이들을 제외한 다른 MOS 트랜지스터는 모두 낮은 임계값 전압을 갖는 트랜지스터이다.
제 17 도의 래치회로의 동작시에는 전압 제어회로(52)를 구성하는 PMOS 트랜지스터(QP36) 및 NMOS 트랜지스터(QN36)가 모두 온 되도록 제 1 활성화 신호(ACTP)가 "L"레벨로, 제 2 활성화 신호(ACTN)가 "H"레벨로 각각 설정된다. 따라서, 정전압 전원선(54)이 전원(VDD)에, 접지 전원선(55)이 전원(VSS)에 각각 접속된다. 또, 이 래치회로의 동작시에는 내부클록 생성회로(53)에 있어서, 2개의 PMOS 트랜지스터(QP41, QP43) 및 2개의 NMOS 트랜지스터(QN41, QN43)가 모두 온 되고, 또 PMOS 트랜지스터(QP45) 및 NMOS 트랜지스터(QN45)가 모두 오프 되도록 스탠바이 신호(XSBY)가 "L"레벨로, 스탠바이 신호(SBY)가 "H"레벨로 각각 설정된다. 따라서, 외부 클록신호(CK)에 동기한 상보의 내부 클록신호(LCK, XLCK)가 래치셀(51)로 공급된다. 이 때, 2개의 PMOS 트랜지스터(QP42, QP44)와, 2개의 NMOS 트랜지스터(QN42, QN44)는 각각의 임계값 전압이 낮으므로, 내부 클록신호(LCK,XLCK)는 외부 클록신호(CK)를 고속으로 뒤따른다. 래치 셀(51)은 내부 클록신호(LCK)의 상승에 동기하여, 또 입력신호(IN)의 논리레벨에 따라서 출력신호(OUT)의 논리레벨을 갱신한다. 이 때, 4개의 PMOS 트랜지스터(QP31, QP32, QP33, QP35)와 4개의 NMOS 트랜지스터(QN31, QN32, QN33, QN35)는 각각의 임계값 전압이 낮으므로, 내부 클록신호(LCK)의 상승 천이 때문에 출력신호(OUT)의 천이까지의 지연은 극히 작다. 각각 높은 임계값 전압을 갖는 PMOS 트랜지스터(QP34) 및 NMOS 트랜지스터(QN34)가 출력신호(OUT)의 고속 확정을 저해하는 일은 없다. 그리고, 내부 클록신호(LCK)가 "L"레벨로 되어도 2개의 PMOS 트랜지스터(QP34, QP35)와 2개의 NMOS 트랜지스터(QN34, QN35)로 구성되는 플립플롭이 출력신호(OUT)의 논리레벨을 유지하도록 작용한다.
대기시에는 제 1 및 제 2 활성화 신호(ACTP, ACTN)가 간헐적으로 각각 "H"레벨, "L"레벨로 되는 결과, 정전압 전원선(54) 및 접지 전원선(55)이 동시에 간헐적으로 플로팅 상태로 된다. 한편, 이 래치회로의 대기시에는 내부클록 생성회로(53)에 있어서, 2개의 PMOS 트랜지스터(QP41, QP43) 및 2개의 NMOS 트랜지스터(QN41, QN43)이 모두 오프 되고, 또 PMOS 트랜지스터(QP45) 및 NMOS 트랜지스터(QN45)가 모두 온 되도록 스탠바이 신호(XSBY)가 "H"레벨로, 스탠바이 신호(SBY)가 "L"레벨로 각각 설정된다. 따라서, 내부 클록신호(XCLK)의 전압은 전원(VDD)의 전압으로, 내부 클록신호(LCK)의 전압은 전원(VSS)의 전압으로 각각 고정된다. 그 결과, 래치셀(51) 중의 PMOS 트랜지스터(QP31) 및 NMOS 트랜지스터(QN31)가 오프 상태를, PMOS 트랜지스터(QP33) 및 NMOS 트랜지스터(QN33)가 온 상태를 각각 유지한다. 여기에서, 출력신호(OUT)가 "H"레벨을 유지한다면 플립플롭을 구성하는 4개의 트랜지스터(QP34, QN34, QP35, QN35) 각각의 상태는 각각 오프, 온, 온, 오프로 된다. 결국, 대기시의 오프리크 전류를 고려해야만 되는 것은, 4개의 PMOS 트랜지스터(QP31, QP34, QP41, QP43) 및 4개의 NMOS 트랜지스터(QN31, QN35, QN41, QN43)이다.
그런데, 전압 제어회로(52)를 구성하는 PMOS 트랜지스터(QP36) 및 NMOS 트랜지스터(QN36)의 오프 기간에서는 한 쪽의 셀 전원선 전압(VCP)이 전원(VDD)의 전압으로부터 서서히 하강하고, 또 다른 쪽의 셀 전원선 전압(VCN)이 전원(VSS)의 전압으로부터 서서히 상승한다. 이것에 기인하여 각 트랜지스터의 오프리크 전류가 감소된다. 낮은 임계값 전압을 갖는 NMOS 트랜지스터(QN35)를 예로 들어 설명한다. 2개의 NMOS 트랜지스터(QN33) 및 (QN34)는 모두 온 상태에 있으므로, NMOS 트랜지스터(QN35)의 게이트 전압은 전원(VSS)의 전압과 같다. 셀 전원선 전압(VCN)이 변동하여도 이 NMOS 트랜지스터(QN35)의 게이트 전압이 변동하지 않도록 되어 있다. 한편, NMOS 트랜지스터(QN35)의 소스전압, 즉 셀 전원선 전압(VCN)은 전원(VSS)의 전압보다 높아진다. 이 결과, 이 NMOS 트랜지스터(QN35)의 게이트 ·소스간 전압이 부(負)가 되고, 또 그 드레인 ·소스간 전압이 작아진다. 따라서, 이 NMOS 트랜지스터(QN35)의 오프리크 전류는 감소된다. 다른 3개의 NMOS 트랜지스터(QN31, QN41, QN43)에 있어서도 셀 전원선 전압(VCN)의 상승에 의하여 각각의 게이트 ·소스간 전압이 부로 되는 결과, 오프리크 전류가 작아지는 사정은 마찬가지이다. 또, PMOS 트랜지스터(QP34)는 오프리크 전류의 저감을 위하여 높은 임계값 전압을 갖는 트랜지스터로 구성되어 있다.
대기시에 PMOS 트랜지스터(QP36) 및 NMOS 트랜지스터(QN36)가 계속 오프 상태이면 출력신호(OUT)의 논리레벨이 일치하지 않게 된다. 그래서, 이양 트랜지스터(QP36, QN36)를 간헐적으로 온 시키도록 제 16 도의 경우와 마찬가지로 제 1 및 제 2 활성화 신호(ACTP, ACTN)가 인가된다.
이상과 같이, 제 17 도의 예에 의하면, 래치회로의 플립플롭을 구성하는 트랜지스터의 오프리크 전류가 상기한 회로구성에 의하여 저감되고, 나아가서는 고속이면서 저소비 전력의 래치회로를 실현할 수 있다.
이제까지 SRAM 메모리셀의 예와 래치회로의 예를 들어 설명하였다. 이들의 플립플롭형의 데이터 보존회로에는 복수 단의 스택 구성의 채용이 가능하다. 예를들면, 상단 데이터 보존회로로부터 배출된 오프리크 전류를 하단 데이터 보존회로에서 전원전류로서 이용하면, 대기시의 소비전력 저감효과가 더욱 커진다.
이상 설명한 바와 같이, 본 발명에 의하면 데이터 보존회로를 구성하는 플립플롭의 2개의 전원선 중 적어도 하나의 전원선을 대기시에 간헐적으로 플로팅 상태로 하였으므로, 보존 데이터의 소멸을 방지하면서 트랜지스터의 오프리크 전류를 저감할 수 있다. 결국, 반도체 기억장치 등의 데이터 보존회로에 있어서 대기시의 소비전력이 저감된다.
본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허 청구범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.
제 1 도는 본 발명의 제 1 실시예에 따른 반도체 기억장치의 구성을 나타내는 도면.
제 2 도는 제 1 도 중의 메모리셀 어레이의 일부 및 전압 제어회로의 내부 구성을 도시한 회로도.
제 3 도는 제 2 도 중의 전압 제어회로를 구성하는 트랜지스터가 계속 오프 상태인 경우의 셀 전원선 전압의 시간의 경과에 따른 변화를 나타낸 그래프.
제 4 도는 제 1 도의 반도체 기억장치의 대기시의 동작예를 도시한 타이밍도.
제 5 도는 제 1 도의 반도체 기억장치의 대기시의 다른 동작예를 도시한 타이밍도.
제 6 도는 제 1 도의 반도체 기억장치의 판독시의 동작예를 도시한 타이밍도.
제 7 도는 제 1 도의 반도체 기억장치의 기록시의 동작예를 도시한 타이밍도.
제 8 도는 제 1 도 중의 활성화 회로의 제 1 내부 구성예를 도시한 블록도.
제 9 도는 제 1 도 중의 활성화 회로의 제 2 내부 구성예를 도시한 블록도.
제 10 도는 제 9 도 중의 레벨 검지회로의 내부 구성을 도시한 회로도.
제 11 도는 제 10 도의 레벨 검지회로의 동작을 도시한 타이밍도.
제 12 도는 제 1 도 중의 활성화 회로의 제 3 내부 구성예를 도시한 블록도.
제 13 도는 제 1 도 중의 활성화 회로의 제 4 내부 구성예를 도시한 블록도.
제 14 도는 본 발명의 제 2 실시예에 따른 반도체 기억장치의 구성을 도시한 블록도.
제 15 도는 제 14 도 중의 활성화 회로의 내부 구성예를 도시한 블록도.
제 16 도는 제 2 도 중의 전압 제어회로의 변형예를 도시한 회로도.
제 17 도는 본 발명의 제 3 실시예에 따른 래치회로의 구성을 도시한 회로도.
< 도면의 부호에 대한 간단한 설명 >
10 : 메모리셀 어레이
14, 52 : 전압 제어회로
15, 115 : 활성화 회로 (제어수단)
21 : 메모리셀
22 : 프리차지 회로
23, 54 : 정전압 전원선
24, 55 : 접지 전원선
31, 31a, 31b, 31c, 131 : 발진회로
32a : 파형 정형 및 전환회로
33, 133a∼133d : NOR 회로
35, 35a, 35b : 레벨 검지회로
41 : 기준전압 발생회로
42 : 비교회로
51 : 래치셀
53 : 내부클록 생성회로
121∼124 : 블록
141 : 디코더
142a∼142d : AND 회로
ACT, ACT0-ACT3, ACTN, ACTP : 활성화 신호
BA : 블록 어드레스
BL, XBL : 비트선
CA : 칼럼 어드레스
CK : 외부 클록신호
CLK : 클록신호
CS : 칩 셀렉트 신호
C1, C2 : 커패시터
DET : 검지신호
I1, I2, I3 : 트랜지스터의 오프리크 전류
IN : 입력신호
LCK, XLCK : 내부 클록신호
MOD : 모드 전환신호
N1, N2 : 기억노드
OUT : 출력신호
PRE : 프리차지 신호
QN1∼QN4, QN21∼QN26, QN31-QN35, QN41∼QN45 : NMOS 트랜지스터
QN5, QN36 : NMOS 트랜지스터 (스위치 수단)
QP1∼QP4, QP21∼QP25, QP31∼QP35, QP41∼QP45 : PMOS 트랜지스터
QP5, QP36 : PMOS 트랜지스터 (스위치 수단)
RA : 로오 어드레스
SBY, XSBY : 스탠바이 신호
VCN, VCP : 셀 전원선 전압
VDD, VSS : 전원
Vref1, Vref2 : 기준전압
WL : 워드선

Claims (17)

  1. 복수의 트랜지스터로 구성된 플립플롭과, 이 플립플롭의 기억 노드와 비트선 사이에 삽입되어 워드선의 전압에 따라서 개폐 제어되는 트랜지스터를 가지는 메모리셀을 구비한 반도체 기억장치에 있어서,
    상기 플립플롭의 2개의 전원선 중 적어도 1개의 전원선과 전원 사이에 개재한 스위치 수단과,
    상기 반도체 기억장치의 대기시에 상기 스위치 수단이 간헐적으로 열리도록 상기 스위치 수단을 제어하기 위한 제어수단을 포함하는 것을 특징으로 하는 반도체 기억장치.
  2. 제 1 항에 있어서,
    상기 반도체 기억장치의 대기시에 상기 스위치 수단을 여는 기간의 길이는 상기 플립플롭의 기억 노드의 데이터를 나타내는 전압이 일정시간 내에 판독 가능한 범위에 있는 것을 조건으로 하여 결정되는 것을 특징으로 하는 반도체 기억장치.
  3. 제 1 항에 있어서,
    상기 반도체 기억장치의 대기시에 상기 스위치 수단을 여는 기간의 길이는 상기 플립플롭의 기억 노드의 데이터를 나타내는 전압이 이 데이터의 소멸되지 않는 범위에 있는 것을 조건으로 하여 결정되는 것을 특징으로 하는 반도체 기억장치.
  4. 제 1 항에 있어서,
    상기 제어수단은 상기 반도체 기억장치의 판독 동작시 및 기록 동작시에 상기 스위치 수단이 닫히도록 상기 스위치 수단을 칩 셀렉트 신호에 응답하여 제어하기 위한 회로수단을 포함하는 것을 특징으로 하는 반도체 기억장치.
  5. 제 1 항에 있어서,
    상기 제어수단은 상기 반도체 기억장치의 대기시에 상기 스위치 수단을 간헐적으로 열기 위한 신호로서 일정한 주파수를 갖는 클록신호를 상기 스위치 수단으로 공급하기 위한 발진회로를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제어수단은 상기 반도체 기억장치의 대기시에 상기 스위치 수단을 간헐적으로 열기 위한 신호로서, 상기 1개의 전원선의 전압이 소정의 기준전압에 도달한 것을 나타내는 신호를 상기 스위치 수단으로 공급하기 위한 레벨 검지회로를 포함하는 것을 특징으로 하는 반도체 기억장치.
  7. 제 6 항에 있어서,
    상기 레벨 검지회로는 상기 1개의 전원선의 전압과 상기 소정의 기준전압을 간헐적으로 비교하기 위한 비교회로를 포함하는 것을 특징으로 하는 반도체 기억장치.
  8. 제 7 항에 있어서,
    상기 레벨 검지회로는 상기 소정의 기준전압을 상기 비교회로로 간헐적으로 공급하기 위한 기준전압 발생회로를 추가로 포함하는 것을 특징으로 하는 반도체 기억장치.
  9. 제 8 항에 있어서,
    상기 기준전압 발생회로는,
    제 1 전원과 제 1 노드 사이에 삽입되어 제 1 기간에 닫히고 제 2 기간에 열리도록 제어되는 제 1 스위치와,
    상기 제 1 노드와 제 2 노드 사이에 삽입되어 상기 제 1 기간에 열리고 상기 제 2 기간에 닫히도록 제어되는 제 2 스위치와,
    상기 제 2 노드와 제 2 전원 사이에 삽입되어 상기 제 1 기간에 닫히고 상기 제 2 기간에 열리도록 제어되는 제 3 스위치와,
    상기 제 1 노드와 상기 제 2 전원 사이에 삽입되는 제 1 커패시터와,
    상기 제 2 노드와 상기 제 2 전원 사이에 삽입되는 제 2 커패시터를 구비하고,
    상기 기준전압 발생회로는 상기 제 2 기간에 상기 제 2 스위치가 닫혔을 때의 상기 제 1 및 제 2 노드의 전압을 상기 소정의 기준전압으로서 상기 비교회로로 공급하고,
    상기 비교회로는 상기 제 2 기간에 상기 1개의 전원선의 전압과 상기 공급된 기준전압을 비교하는 것을 특징으로 하는 반도체 기억장치.
  10. 제 1 항에 있어서,
    상기 제어수단은,
    상기 플립플롭의 기억 노드의 데이터를 표시하는 전압이 일정시간내에 판독 가능한 범위에 있는 것을 조건으로 하여 결정된 주파수를 갖는 제 1 클록신호를 생성하기 위한 제 1 발진회로와,
    상기 플립플롭의 기억 노드의 데이터를 나타내는 전압이 이 데이터의 소멸되지 않는 범위에 있는 것을 조건으로 하여 결정된 주파수를 갖는 제 2 클록신호를 생성하기 위한 제 2 발진회로와,
    상기 반도체 기억장치의 대기시에 상기 스위치 수단을 간헐적으로 열기 위한 신호로서, 모드 전환신호에 따라서 상기 제 1 및 제 2 클록신호 중 어느 하나를 상기 스위치 수단으로 공급하기 위한 회로를 포함하는 것을 특징으로 하는 반도체 기억장치.
  11. 제 1 항에 있어서,
    상기 제어수단은,
    모드 전환신호에 응답하여 동작하고, 상기 반도체 기억장치의 대기시에 상기 스위치 수단을 간헐적으로 열기 위한 신호로서, 상기 플립플롭의 기억 노드의 데이터를 나타내는 전압이 일정시간 내에 판독 가능한 범위에 있는 것을 조건으로 하여 결정된 제 1 기준전압에 상기 1개의 전원선의 전압이 도달한 것을 나타내는 신호를 상기 스위치 수단으로 공급하기 위한 제 1 레벨 검지회로와,
    상기 모드 전환신호에 응답하여 상기 제 1 레벨 검지회로의 비동작시에 동작하고, 상기 반도체 기억장치의 대기시에 상기 스위치 수단을 간헐적으로 열기 위한 신호로서, 상기 플립플롭의 기억 노드의 데이터를 나타내는 전압이 이 데이터가 소멸되지 않는 범위에 있는 것을 조건으로하여 결정된 제 2 기준전압에 상기 1개의 전원선의 전압이 도달한 것을 나타내는 신호를 상기 스위치 수단으로 공급하기 위한 제 2 레벨 검지회로를 포함하는 것을 특징으로 하는 반도체 기억장치.
  12. 제 11 항에 있어서,
    상기 제어수단은 상기 모드 전환신호에 따른 다른 주기에서 상기 제 1 및 제 2 레벨 검지회로를 간헐적으로 동작시키도록 상기 모드 전환신호에 따라서 변경되는 주파수를 갖는 클록신호를 상기 제 1 및 제 2 레벨 검지회로로 공급하기 위한 발진회로를 추가로 포함하는 것을 특징으로 하는 반도체 기억장치.
  13. 복수의 블록을 구비하는 반도체 기억장치에 있어서,
    상기 복수의 블록 각각은,
    복수의 트랜지스터로 구성된 플립플롭과, 이 플립플롭의 기억 노드와 비트선 사이에 삽입되어 워드선의 전압에 따라서 개폐 제어되는 트랜지스터를 갖는 메모리셀과,
    상기 플립플롭의 2개의 전원선 중 적어도 1개의 전원선과 전원 사이에 삽입된 스위치 수단을 구비하고,
    상기 반도체 기억장치는 이 반도체 기억장치의 대기시에 상기 복수의 블록 각각의 상기 스위치 수단이 간헐적으로 동시에 열리도록 상기 복수의 블록 각각의 상기 스위치 수단을 제어하기 위한 제어수단을 추가로 포함하는 것을 특징으로 하는 반도체 기억장치.
  14. 제 13 항에 있어서,
    상기 제어수단은 상기 반도체 기억장치의 판독 동작시 및 기록 동작시에 상기 복수의 블록 중 선택된 1개의 블록만의 상기 스위치 수단이 닫히도록 상기 복수의 블록 각각의 상기 스위치 수단을 칩 셀렉트 신호에 응답하여 제어하기 위한 회로수단을 포함하는 것을 특징으로 하는 반도체 기억장치.
  15. 제 1 전원과 제 1 노드 사이에 삽입되어 제 1 기간에 닫히고 제 2 기간에 열리도록 제어되는 제 1 스위치와,
    상기 제 1 노드와 제 2 노드 사이에 삽입되어 상기 제 1 기간에 열리고 상기제 2 기간에 닫히도록 제어되는 제 2 스위치와,
    상기 제 2 노드와 제 2 전원 사이에 삽입되어 상기 제 1 기간에 닫히며 상기 제 2 기간에 열리도록 제어되는 제 3 스위치와,
    상기 제 1 노드와 상기 제 2 전원 사이에 삽입되는 제 1 커패시터와,
    상기 제 2 노드와 상기 제 2 전원 사이에 삽입되는 제 2 커패시터를 포함하고,
    상기 제 2 기간에 상기 제 2 스위치가 닫혔을 때의 상기 제 1 및 제 2 노드의 전압을 기준 전압으로서 출력하는 것을 특징으로 하는 기준전압 발생회로.
  16. 레벨 검지대상의 전압과 소정의 기준전압을 간헐적으로 비교하기 위한 비교회로와,
    상기 소정의 기준전압을 상기 비교회로로 간헐적으로 공급하기 위한 기준전압 발생회로를 포함한 레벨 검지회로에 있어서,
    상기 기준전압 발생회로는,
    제 1 전원과 제 1 노드 사이에 삽입되어 제 1 기간에 닫히고 제 2 기간에 열리도록 제어되는 제 1 스위치와,
    상기 제 1 노드와 제 2 노드 사이에 삽입되어 상기 제 1 기간에 열리고 상기 제 2 기간에 닫히도록 제어되는 제 2 스위치와,
    상기 제 2 노드와 제 2 전원 사이에 삽입되어 상기 제 1 기간에 닫히며 상기 제 2 기간에 열리도록 제어되는 제 3 스위치와,
    상기 제 1 노드와 상기 제 2 전원 사이에 삽입되는 제 1 커패시터와,
    상기 제 2 노드와 상기 제 2 전원 사이에 삽입되는 제 2 커패시터를 포함하고,
    상기 기준전압 발생회로는 상기 제 2 기간에 상기 제 2 스위치가 닫혔을 때의 상기 제 1 및 제 2 노드의 전압을 상기 소정의 기준전압으로서 상기 비교회로로 공급하며,
    상기 비교회로는 상기 제 2 기간에 상기 레벨 검지대상의 전압과 상기 공급된 기준전압을 비교하는 것을 특징으로 하는 레벨 검지회로.
  17. 기억 노드에 데이터를 보존하도록 복수의 트랜지스터로 구성되는 플립플롭과,
    상기 플립플롭의 2개의 전원선 중 적어도 1개의 전원선과 전원 사이에 삽입되는 스위치 수단과,
    대기시에 상기 스위치 수단이 간헐적으로 열리도록 상기 스위치 수단을 제어하기 위한 제어수단을 포함하는 것을 특징으로 하는 데이터 보존회로.
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