JP2007529081A - Ｓｒａｍセル構造及び回路 - Google Patents

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Abstract

デバイスの漏れ電流の低減及び／又は速度の増大のためのＳＲＡＭ回路構造に関する。
様々な形式のＳＲＡＭデバイスがシングルポート及びデュアルポートＲＡＭデバイスのような技術を用いて製造されうる。一例として、ＳＲＡＭ構造は、別個の書き込み及び読み込みラインを使用し、回路を異なる閾値レベルを有することで利点を有しうる部分に分け、第一の端子及びソーストランジスタに接続された仮想ノードへの接続のための読み込み経路トランジスタを分けることを実現することができる。構造は、ＮＭＯＳ又はＰＭＯＳの組合せ又はＮＭＯＳのみでトランジスタを形成するのに特に良く適する。メモリ配列は、本発明により、基準読み込み経路及び検知ブロックが共有又は専用であると共に、多様な分割又は統合を成された配置で編成されても良い。

Description

本発明は、概して、半導体メモリ、更に具体的にはスタティックランダムアクセスメモリ回路に関する。
スタティックランダムアクセスメモリ（ＳＲＡＭ）は、電源が供給される限りはデータを保持する電子データ記憶の様式である。スタティックＲＡＭは、全ての態様の電子デバイスにおいて幅広く使用され、特に、携帯可能又は手持ち式の用途及びパフォーマンスデバイス用途での使用に適している。例えば携帯電話のような携帯可能又は手持ち式のデバイス用途では、ＳＲＡＭは、支援回路を伴わずに安定したデータ保持を提供し、従って、ロバストであるデータ保持を提供する一方で、複雑性を低く保つ。例えばマイクロプロセッサキャッシングのような高パフォーマンス用途では、ＳＲＡＭは、高速なアクセス時間を提供することができるので、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）で必要とされるセルデータリフレッシュ動作を必要としない。
図１は、６個のトランジスタ（６Ｔ ＳＲＡＭ）と、関連する周囲回路とから成る標準的なＳＲＡＭセルを示す。例えば、ノードＣ＿ｊがＶｄｄ（データＨ）で予備充電されるときには、ｍｐ２＿ｊはオフとされ、ｍｎ２＿ｊはオンとされる。ノードＣＢ＿ｊは、Ｖｓｓ（データＬ）に設定される。従って、ｍｐ１＿ｊはオンとされ、ｍｎ１＿ｊはオフとされる。従って、電源が供給される限りは、Ｃ及びＣＢでのデータは、夫々、ハイ及びローに保持される。
図２は、図１で示された従来の６Ｔ ＳＲＡＭセルの読み込みタイミング図を示す。予備充電周期では、ＰＰＲＥｉは論理ローであり、ｍｐｐ１＿ｉ及びｍｐｐ２＿ｉはオンとされる。従って、ビットラインの組（ＢＬ＿ｉ及びＢＬＢ＿ｉ）は、Ｖｄｄ、論理ハイで予備充電される。ワードライン（ＷＬ＿ｉ）が有効にされているときには、ビットラインは、蓄積されたデータに従って放電される。例えば、ノードＣ＿ｊはハイであり、ＣＢ＿ｊはローである。有効であるワードラインにより、ｍｎ３＿ｊ及びｍｎ４＿ｊはオンとされる。ＣＢ＿ｊはローであって、ｍｎ２＿ｊはオンとされるので、ＢＬＢ＿ｉの電圧は、ｍｎ４＿ｊ及びｍｎ２＿ｊを介してゆっくりと放電される。ビットラインの組の間で任意の大きさの電圧差が生ずるときには、検知イネーブル信号（ＰＳＡＥｉ）が、信号差を増幅するよう有効にされる。ビットラインの組の電圧差は、検知増幅器（ｉ）により増幅され、全てのＣＭＯＳ出力の組（Ｄｉ及びＤｂｉ）は、検知増幅器の出力で発生する。
標準的な６Ｔ ＳＲＡＭセルは、それ自体によりビットライン上で信号差を生成するので、ＳＲＡＭの読み込み速度は、ＤＲＡＭの速度よりも速い。ＤＲＡＭでは、ビットラインとセル容量との間の充電共有時間が必要とされ、読み込み速度が遅くなる。この６Ｔ ＳＲＡＭセルは、非常に安定した構造を有し、標準的なＳＲＡＭ設計で幅広く使用される。しかし、電力消費と読み込み速度との間の矛盾が存在する。最小形状（即ち、設計ルール）が低減され、トランジスタの閾値電圧が、動作電圧が低くされるときに性能を維持するよう低減されると、漏れ電流（即ち、待機電流）が重要な要素となる。この例では、Ｃ＿ｊは高電位であり、ＣＢ＿ｊは低電位であるので、ｍｐ２＿ｊ及びｍｎ１＿ｊはオフとされる。たとえこれら二つのトランジスタがオフ状態であるとしても、セル漏れ電流と呼ばれるデバイスを流れる電流が存在する。０．１８μｍ技術において、この漏れ電流は、ｆＡ（１０ｅ−１５）のオーダーであって、ほとんどの用途で十分に無視できる。
しかし、０．１３μｍ技術のようなより高度な技術に対しては、その場合、この電流は１０分のｎＡ（１０ｅ−９）のオーダーであるので、電流のレベルはもはや無視されえない。例えば、１６ＭｂＳＲＡＭでは、セル漏れ電流が訳１０ｎＡであるときには、全電流は１６×１０２４×１０２４×１０×１ｅ−９＝１６ｍＡである。このレベルの漏れ電流は、デバイスの全電力消費の大部分と同等であるとみなさる。更に、この漏れ電流は温度に依存し、温度が上昇すれば増大することが認識されるべきである。０．１１μｍ技術のようなより高度な技術では、セル漏れ電流は著しく増大する。従って、セル漏れ電流の結果として生ずる電力消費成分は、極めて大きくなる。ＳＲＡＭによるシステムは、ますます複雑になるので、ＳＲＡＭの密集度は増大し続け、従来のＳＲＡＭアーキテクチャに基づくセル漏れ電流によって消費される全電力は増大し続けるであろう。
上述したように、電力消費とセルの読み込み速度との間には矛盾が存在する。セルの読み込み速度は、ビットラインノード（例えば、ＣＢ＿ｊ）がセルのプルダウン用トランジスタ（ｍｎ１＿ｊ又はｍｎ２＿ｊ）を介してどれくらいの速度で放電されるかによって決められるからである。従って、セルのアクセス用トランジスタ（ｍｎ３＿ｊ又はｍｎ４＿ｊ）及びセルのプルダウン用トランジスタ（ｍｎ１＿ｊ又はｍｎ２＿ｊ）のサイズは、読み込み速度を増すよう大きくなる必要がある。しかし、これらのセルアクセス用トランジスタ及びセルプルダウン用トランジスタのサイズが増大する場合には、これらのトランジスタを流れる漏れ電流も増大する。この例において、これらトランジスタのサイズが増大する場合には、ｍｎ４＿ｊ並びにｍｎ２＿ｊ及びｍｎ１＿ｊの組を流れる漏れ電流は増大する。従って、セル漏れ電流とセルの読み込み時間との間の矛盾は、ＳＲＡＭ設計を複雑及び困難にし、同時に動作電圧は低下する。
一般に、二つの種類のＳＲＡＭセルは、ＳＲＡＭが低電力又は高パフォーマンス用途で使用されるか否かによって実施される。例えば低電力手持ち式デバイスのような低電力用途に関しては、待機電流（即ち、チップが待機状態にある間の電力消費）は、これらの低電力携帯用途が、待機電流が電池寿命の主な決定要因である電池動作にしばしば依存するので、しばしば最も重要な考慮すべき事項となる。これは、例えばキャッシュメモリのような高パフォーマンス用途とは対照的である。この場合には、セルのデータ読み込み速度が決定的な重要性を有する。しかし、セル漏れ電流の大幅な増大により、従来の６Ｔ ＳＲＡＭセル構造は、設計要求を満足するための技術的な障害に直面している。デバイスのサイズが大きくなり、トランジスタの閾値電圧が所要の速度を満たすよう低減される場合には、セル漏れ電流による電力消費が懸念事項となる。デバイスのサイズが縮小され、トランジスタの閾値電圧が漏れ電流を抑えるよう増大する場合には、セルの読み込み速度は、セルのアクセス用及びプルダウン用のトランジスタの能力を駆動する電流が低減されたことにより遅くなる。
従って、読み込み速度を犠牲にすることなく、漏れ電流を低減するための進歩したＳＲＡＭ回路及び方法が必要である。本発明は、従来のＳＲＡＭ技術で知られる欠点を解決する一方で、その必要性及び他の事柄を実現する。
低減された漏れ電流と高速な読み込み速度とを提供するスタティックランダムアクセスメモリ（ＳＲＡＭ）回路について記述する。記述されている新規技術は、デバイス内の異なる機能ブロックに対する異なる電圧閾値と共に使用されることができる新規の読み込み検知構造で構成される。本発明のこれらの特徴は、メモリ速度の増大及び／又は漏れ電流に起因するような電力損失の低下を実現するように、別々に又は組み合わせて使用されることができる。
本発明の一つの実施例は、（ａ）複数のデータラッチを有するスタティックメモリセル構造と、（ｂ）読み込み、書き込む及び記憶を有する該セル構造内の複数の基本ブロックとを有するスタティックランダムアクセスを提供するメモリデバイスとして記述されうる。読み込みワード回路及び／又は書き込みワード回路のような基本ブロックの少なくとも一つを構成することによって、より低い閾値電圧に対して、デバイスの漏れ電流は十分に低減されることができる。一つの実施例では、読み込みワード信号及び書き込みワード信号は区別されている。実施例が記述され、その実施例では、データが読み込みラインによって作動される読み込みトランジスタを介して読込まれる。この読込みラインの出力は、連続的なワード上で交番ビットラインを駆動する。検知増幅器は、出力データを駆動するようビットラインの差分検知を提供する。
本発明の他の実施例は、（ａ）データラッチから形成されるような複数のスタティックメモリセルと、（ｂ）読み込み経路用の複数のワードラインと、（ｃ）書き込み経路用の複数のワードラインと、（ｄ）読み込み、書き込み及び記憶を有する複数の基本ブロックとを有するスタティックランダムアクセスメモリ構造を有するメモリデバイスとして記述されうる。望ましくは前記基本ブロックの少なくとも一つは、他の基本ブロックとは異なる閾値条件を有するように構成される。一つの実施例では、基準経路回路は、読み込み経路トランジスタが異なるビットライン間に接続されている仮想ノードを提供する。この場合、読み込みラインは、例えばセルブロックの漏れ電流を抑えるために、検知増幅器による差分検知を用いて検知される。
本発明の他の実施例は、（ａ）読み込み及び書き込みを成されるよう構成された複数のデータラッチを有する複数のスタティックメモリ記憶基本ブロックと、（ｂ）夫々の記憶基本ブロックに結合された入力部と、少なくとも二つのビットラインの一つに結合された出力部とを有するメモリセル読み込みトランジスタ基本ブロックと、（ｃ）前記ビットラインの間の差分検知に応じて前記データラッチから読み込まれたデータを検出するために、前記ビットラインの間に結合された検知増幅器とを有することを特徴とする半導体メモリ回路として記述されうる。更に、読み込み及び書き込み基本ブロックは、メモリラッチトランジスタよりも低い電圧閾値を設定されうる。一方で、他の変形例では、読み込みトランジスタの電圧閾値は、書き込みトランジスタよりも低い閾値を有するように設計される。
本発明は、また、（ａ）スタティックメモリセルに対してデータラッチを形成する、第一の電圧閾値レベルのトランジスタに書き込まれたデータを保持するステップと、（ｂ）前記第一の電圧閾値よりも小さい第二の電圧閾値の読み込みワードトランジスタを作動させるよう読み込みワード信号を入力するステップと、（ｃ）データビット出力を発生させるようにビットラインに結合された検知増幅器で前記読み込みワードトランジスタの出力を検知するステップとを有するスタティックメモリのセルにアクセスする方法に関して記述されても良い。
本発明は、また、（ａ）スタティックメモリセルに対してデータラッチを形成するトランジスタに書き込まれたデータを保持するステップと、（ｂ）読み込みワードトランジスタを作動させるよう読み込みワード信号を入力するステップと、（ｃ）データビット出力を発生させるようにビットライン間に結合された検知増幅器で前記読み込みワードトランジスタの出力を検知するステップとを有するスタティックメモリのセルにアクセスする方法に関して記述されても良い。更に、スタティックメモリ内の基本ブロックは、読み込みブロック、又は読み込み及び書き込みブロックのように、より低い電圧閾値を設定されうる。この場合、より速い速度及びより低い漏れ電流が回路によって示されることができる。
多数の特徴は、下記の事項を含むが、それに限定されることなく、本発明に関して記述されている。
本発明の特徴は、読み込み、書き込み及び記憶を有する複数の基本ブロックを有するＳＲＡＭセル構造であって、夫々の基本ブロックは異なる閾値電圧を有することができる。
本発明の他の特徴は、読み込み経路が記憶及び書き込み経路よりも低い閾値電圧を有するＳＲＡＭセルである。
本発明の他の特徴は、読み込み経路が最低設計閾値を有し、書き込み経路が中間設計閾値を有し、記憶経路が最高設計閾値電圧を有するＳＲＡＭセルである。
本発明の他の特徴は、読み込み経路トランジスタの一つの端子が、交互読み込み経路トランジスタの一つの端子と共に、セルブロックの漏れ電流を抑えるようソーストランジスタに接続された仮想ノードに接続されているＳＲＡＭセルである。
本発明の他の特徴は、読み込み及び書き込み経路に対して別個の基本ブロックと独立したワードラインとを有するＳＲＡＭ構造である。
本発明の他の特徴は、読み込み及び書き込み経路に対して別個の基本ブロックと同じワードラインとを有するＳＲＡＭ構造である。
本発明の他の特徴は、ＰＭＯＳソーストランジスタを有する基準読み込み経路スキームである。
本発明の他の特徴は、ＮＭＯＳソーストランジスタを有する基準読み込み経路スキームである。
本発明の他の特徴は、分割、統合、又は混合を成された構造において基準読み込み経路（ＲＲＰ）及び検知増幅器（ＳＡ）の配置のためのアーキテクチャである。
本発明の他の特徴は、共有又は専用の基準読み込み経路（ＲＲＰ）及び検知増幅器（ＳＡ）の利用のためのアーキテクチャである。
本発明の他の特徴は、マルチポートＳＲＡＭ、内蔵型ＳＲＡＭ、及び本発明の技術によるその他のＳＲＡＭのような様々な形式のＳＲＡＭメモリを実施する能力である。
本発明の更なる特徴は、明細書の後述部分で明らかにされる。この中で、詳細な記述は、限定することなく、本発明の望ましい実施例を全て開示する目的のためである。
本願は、２００３年１月1日に出願された米国仮出願整理番号６０／４８４，５６５より優先権を主張する。この出願は、その全体を本願に引用して援用される。
本特許明細書内の資料の一部は、合衆国及び他国の著作権法の下で著作権保護を受ける。著作権の所有者は、米国特許商標庁で包袋又は記録が公に入手可能であるように、特許文献又は特許開示が誰でも自由に複写することに異議を唱えるわけではないが、別の方法でいずれにしても著作権を留保する。これによって、著作権者は、３７Ｃ．Ｆ．Ｒセクション１．１４によってその権利を制限されることがないことを含め、この特許文献を秘密にしておく如何なる権利も放棄するわけではない。
本発明は、目的を表わすためだけに示される添付の図面を参照して更に十分に理解されるであろう。
より具体的に図面を参照すると、目的を説明するために、本発明は、一般に図３から図６で示された装置において実施される。本願で開示されているような基本概念から外れることなく、当該装置は、構造に関して、及び部分の詳細に関して変形されても良く、当該方法は、特定のステップ及び手順に関して変形されても良いことが認識されるであろう。
新しいＳＲＡＭセル構造及び関連する検知方法は、従来のＳＲＡＭアーキテクチャで生ずる多数の問題を解決するよう構成されている。一つの改良点は、特定の基本ブロックが漏れを制御するよう異なる閾値電圧で設計されることができるアーキテクチャである。例えば、読み込み回路のトランジスタは、記憶トランジスタよりも低い電圧閾値を設定されている。第二の例として、書き込み回路は、記憶トランジスタよりも低い電圧閾値を設定され、読み込み回路のトランジスタは、書き込み回路のトランジスタよりも低い閾値電圧を設定されている。製造における不正確がデバイス間の閾値電圧の小さな差を引き起こすことが知られるが、このような僅かな無作為な差異は、本願で扱われるものではない。本発明において、閾値電圧の差は、製造されたトランジスタの設計に応じ、望ましくは、閾値の差は、およそ５から１０パーセント程度以上である。
図３は、本発明による新しいＳＲＡＭセル構造及び関連する検知方法の実施例１０を表わす。新しいセル構造は、如何なるサイズのメモリブロック（即ち、１２８ＷＬ×２５６ＢＬ）においても利用可能である。新しい構造は、記憶セル１２（データラッチ）と、基準読み込み経路１４と、検知増幅器１６とを有する。図１中に示された従来の６トランジスタＳＲＡＭセル構造とは異なり、図３中に示された新しいＳＲＡＭセルは、８個のトランジスタ（ｍｐａ、ｍｐｂ及びｍｎａからｍｎｆ）を有する。６個のトランジスタ（ｍｐａ、ｍｐｂ及びｍｎａからｍｎｄ）は、セルデータと、セルデータを変更する書き込み経路とを記憶するために使用され、一方で、二つのトランジスタ（ｍｎｅ及びｍｎｆ）は、セル読み込み動作のために使用される。セル読み込みトランジスタ（ｍｎｅ及びｍｎｆ）のソースは、隣のセル読み込みトランジスタのソースと共に接続され、検知増幅器に連結されている。メモリブロック全体又はメモリブロック全体の一部のソースノードは、様々な設計目標に従って、共に接続されることができる。
本実施例において、論理閾値電圧レベルは、所定の動作電圧に対して通常の又は高い電圧閾値を有する記憶セル１８と共に示される一方で、セル読み込みトランジスタ部２０は、より低い電圧閾値を設定されている。
予備充電状態では、ＷＷＬｉ（書き込みワードライン）及びＲＷＬｉ（読み込みワードライン）が論理ローであるときに、ｍｎｃ、ｍｎｄ及びｍｎｅはオフとされる。Ｃ１が高電位であって、Ｃ１Ｂが低電位であるときには、ｍｐｂ及びｍｎａはオフとされ、ｍｐａ及びｍｎｂはオンとされる。それによって、データＣ１及びＣ１Ｂは保持される。ＲＷＬｉはローであるから、ｍｎｅはオフであり、ビットライン（ＢＬＢｉ）からｍｎｅ及びｍｎｆを介する電流経路は、このビットラインが図１と類似するＶｄｄで予め充電されているとしても存在しない。
具体化されたセル構造と従来のセル構造との間の違いの一つは、読み込み及び書き込み動作に対して別個の経路を使用することである。従来の構造では、セルアクセス用トランジスタ及びプルダウン用トランジスタは、高速な読み込み及び書き込み動作に対して大きい必要がある。しかし、その場合には、セル漏れ電流が問題となる。本発明の新しいセル構造では、読み込み（ｍｎｅ及びｍｎｆ）及び書き込み経路（ｍｎｃ及びｍｎｄ）は、望ましくは分けられ、回路の記憶部（ｍｐａ、ｍｐｂ、ｍｎａ及びｍｎｂ）は、読み込み経路から分離されているので、高速な読み込み速度が、著しく抑えられたセル漏れ電流と共に達成される。
従来のセル構造では、セルトランジスタは、漏れ電流とセル読み込み速度との間の矛盾により、異なる閾値電圧に対応するように、容易には構成されえない。セルトランジスタがセル漏れ電流に対応するように高い閾値電圧を有する場合には、セル読み込み速度は、特にセルアクセス用及びプルダウン用のトランジスタのようなトランジスタの能力を駆動する電流が低減されることにより減じられる。しかし、本発明の新しいセル構造では、トランジスタの閾値電圧は、より適切に制御可能である。例えば、記憶ブロックトランジスタ（ｍｐａ、ｍｐｂ、ｍｎａ及びｍｎｂ）及びセルアクセス用トランジスタ（ｍｎｃ及びｍｎｄ）は、これらの部分はセル読み込み動作とは無関係であるので、望ましくは、漏れ電流を抑えるように高い閾値電圧の素子として構成される。代わりに、セル読み込みトランジスタ（ｍｎｅ及びｍｎｆ）は、セル読み込み速度を改善するように、より低い閾値電圧を有するよう構成される。
本発明の新しいセル構造では、回路の夫々の部分は、設計要求を満足するよう異なる閾値電圧を設定される。一例として、記憶部分（記憶基本ブロック）及び書き込み経路（書き込み基本ブロック）の閾値電圧は、セル読み込み経路（読込み基本ブロック）の閾値電圧よりも高い閾値レベルで設定可能である。異なる閾値レベルを設定することにより、ビットラインから、記憶部分のオフとされているトランジスタとセルアクセス用トランジスタとを流れるセル漏れ電流は、セル読み込み速度が改善されうる一方で、著しく抑えられることができる。トランジスタの漏れ電流は、トランジスタの閾値電圧の増大に応じて指数関数的に減じられることが理解されるべきである。従って、回路は、ＳＲＡＭデバイスの所望の特性範囲を達成するように、例えば記憶部分並びに読み込み及び書き込みアクセストランジスタに対して、異なる閾値電圧を使用することができる。図３中に表わされたＳＲＡＭセル構造は、記憶、書き込み及び読み込み経路という三つの別個の基本ブロックを有する。本発明のＳＲＡＭの設計により、これらの基本ブロックの夫々は、設計要求に従って異なる閾値電圧を有するトランジスタと共に設計されることができる。
本発明の他の重要な特徴は、上述されたセル構造に対する検知方法である。本発明のセル構造では、読み込み経路は、ビットラインの一つに接続されている。例えば、一番上のセルにおいて、読み込みトランジスタはビットライン帯（ＢＬＢｉ）に接続され、下の次のセルに対しては、読み込みトランジスタはビットライン（ＢＬｉ）に接続されている。従って、ビットラインの組での信号差を検出するための検知方法も重要である。ビットライン検知方法は、二つの重要な設計要求、即ち、読み込みトランジスタを流れる漏れ電流を抑えることと、ビットラインの信号差を検出する速度を増大することとを実現することができる。留意すべきは、共通信号ＢＬｉは、望ましくは、サブメモリブロックにのみ置かれるか、あるいはブロック全体に接続されることである。検知増幅器１６は、そのビットラインに置かれても、あるいは複数のビットラインに共有されても良い。
本発明に基づく原理は、従来のＳＲＡＭセル構造で使用されるよりも高い閾値電圧を有するより小さなトランジスタを用いることによって、記憶部分及び書き込み経路において漏れ電流を抑えることである。望ましくは、記憶セルで使用されるよりも低い電圧閾値を有する別個の読み込み経路も使用される。新しいセルでは、読み込みトランジスタに関する他の電流経路が存在する。ビットラインの組が図１中に示された従来のセル構造と同じくＶｄｄに予め充電されている場合には、読み込みワードライン（ＲＷＬｉ）がローであるために読み込みトランジスタの一つがオフであるとしても、これらのトランジスタを流れる漏れ電流がやはり存在する。例えば、Ｃ１がＶｄｄに設定され、ｍｎｆがオンとされているが、ＲＷＬｉがローであるから、ｍｎｅはオフとされる。しかし、漏れ電流は、たとえトランジスタｍｎｅがオフとされていても、このトランジスタを流れる。
本発明の一つの実施例において、ＳＲＡＭセルの読み込み速度は、読み込みトランジスタのサイズを従来のサイズのおよそ４倍まで大きくすることによって助長される。本発明によれば、読み込みトランジスタは、読み込み速度を改善するようにより低い閾値電圧を設定され、読み込み経路を流れる漏れ電流は、他の部分を流れる漏れ電流よりもより一層大きくなる。従って、新しいＳＲＡＭセル構造に対する新しい検知方法は、読み込み経路を流れる漏れ電流を抑えることができる。
漏れ電流を更に抑える一つの方法は、ビットラインからの電力供給源を取り除くことをもたらす予備充電状態において、フローティングとしてビットラインを構成することである。即ち、ビットライン予備充電トランジスタ（ｍｐｐ１＿ｉ及びｍｐｐ２＿ｉ）は、予備充電状態の間オフとされ、次に、従来の方法と同じくビットラインをＶｄｄに設定することによって読み込み動作の前に作動する。この構造は漏れ電流を抑えることができるが、書き込み動作中に、問題がセルに対して所謂「ビットライン損傷」で生ずる。電力供給がないときには、ビットラインの電圧は、接合漏れ電流により、仮想的に接地である。書き込みワードライン（ＷＷＬｉ）が有効であるときには、トランジスタｍｎｃ及びｍｎｄはオンとされ、ノードＣ１及びＣ１Ｂは、夫々、ビットラインＢＬｉ及びＢＬＢｉに接続される。ビットラインの容量はセルトランジスタの容量よりもおよそ２０倍超と十分に大きいので、書き込みトランジスタがオンに切替えられるときに、ノードＣ１及びＣ１Ｂは、ノードＣ１がトランジスタｍｐｂによって回復されるまで、充電共有効果により放電される。ノードＣ１がハイで、ノードＣ１Ｂがローであるから、放電の程度は異なる。故に、理想的な場合では、ノードＣ１及びＣ１Ｂが充電共有効果により放電されるとしても、ノードＣ１の放電はより少なくなり、ノードＣ１及びノードＣ１Ｂの信号差により、Ｃ１及びＣ１Ｂの電圧は、最終的にはＶｄｄ及びＶｓｓに回復されうる。
しかし、トランジスタのサイズ及び閾値電圧が不釣合いである場合には、異なる状況が生じうる。例えば、製造工程のばらつきによりトランジスタｍｐｂの閾値電圧がトランジスタｍｐａの閾値電圧よりも小さいので、ノードＣ１は多かれ少なかれ放電され、記憶されたデータ情報は変更されうる。即ち、ノードＣ１及びノードＣ１Ｂ上のデータは、夫々、ハイ及びローからロー及びハイに変更されうる。これは、本発明の新しいセル構造で生じうる可能性がある。
ビットラインがフローティングであるときには、検知動作に関して考えるべき付加的な事柄が存在する。例えば、ビットラインの組の電圧の不釣合いを解消するために、無効な検知が起こらないことを確実にするように余分な予備充電動作を実行する必要がある。この余分な動作は、実際の検知処理を遅らせるような速度に関する不利な条件に相当する。本発明の新しいセル構造は、この余分な予備充電動作の使用を必要としない。
図（図３）中に示された実施例は、上述された予備充電動作を必要とせず、読み込みトランジスタを流れる漏れ電流を抑えることができる新規性のある検知方法を提供する。
予備充電動作を除き、漏れ電流を抑える検知増幅器の考え方は、本願明細書中で基準読み込み経路と呼ばれている新しい新規性のある回路の組み込みを用いて実施されうる。基準読み込み経路の主な目的は、セル読み込みトランジスタの電流駆動能力のおよそ半分に等しい電流駆動能力を有する電流経路を提供することである。
図３中に示されたＳＲＡＭデバイスの実施例の製造において、夫々のセル読み込みトランジスタの幅は、点線で囲まれたセル読み込み部２０の領域で示されるように「Ｗ」である。この領域内で、Ｗの幅を有する二つのトランジスタは積み重ねられ、二つの積み重ねられたトランジスタのドレインはビットラインに接続され、二つの積み重ねられたトランジスタのソースは、他のＳＲＡＭセル内の二つの積み重ねられたトランジスタのソースにも接続された仮想接地信号に接続されている。
図３の一番上のセルにおいて、ｍｎｅ及びｍｎｆは「Ｗ」の幅を有する二つの積み重ねられたトランジスタであり、トランジスタｍｎｅの一つの端子はＢＬＢｉに接続され、トランジスタｍｎｆの一つの端子は、トランジスタｍｓｅ（Ａ）で二つのセル読み込み部を相互接続する点線で表わされるように、仮想信号Ｖｇに接続されている。二つのトランジスタｍｎｅ及びｍｎｆの他の端子は、互いに接続されている。仮想信号ラインは、入力状態に従って読み込み動作でオンとされるソーストランジスタｍｓｅに接続されている。基準読み込み経路において、二つのトランジスタ（例えば、ｍｓａ、ｍｓｂ、ｍｓｃ及びｍｓｄ）が積み重ねられている。トランジスタの夫々の組の一つの端子は、夫々のビットラインに接続されている。例えば、トランジスタｍｓａのドレインは、ＢＬｉに接続され、トランジスタｍｓｂのソースは、ソーストランジスタｍｓｅのドレインにあるＶｇに接続されている。トランジスタｍｓａ及びｍｓｂの他の二つの端子は、共に結合されている。トランジスタｍｓａのゲートは、基準読み込みワードライン（ＲＲＷＬａ）に接続され、トランジスタｍｓｂのゲートは、読み込み信号（ＲＳｉ）に接続されている。トランジスタｍｓｂ、ｍｓｃ及びｍｓｄは、トランジスタｍｓａと同様に置かれることが示されている。トランジスタｍｓｃのドレインは、ビットラインＢＬＢｉに接続され、トランジスタｍｓｄのソースは、仮想接地信号Ｖｇに接続されている。トランジスタｍｓｃのソース及びトランジスタｍｓｄのドレインは、共に接続されている。トランジスタｍｓｃのゲートは、他の基準読み込みワードライン（ＲＲＷＬｂ）に接続され、トランジスタｍｓｄのゲートは、読み込み信号ＲＳｉに接続されている。ＲＲＷＬａ及びＲＲＷＬｂは、アドレス情報で選択的に有効とされるか、あるいは、他のラインの読み込み経路が有効である（即ち、ＲＲＷＬａが選択されているときに、ＲＷＬｉが選択される）ときに有効とされる。
留意すべきは、ＲＲＷＬａ及びＲＲＷＬｂは、アドレス情報で選択的に有効とされ、他のラインの読み込み経路が有効である（即ち、ＲＲＷＬａが選択されているときに、ＲＷＬｉが選択される）ときに有効とされることである。ソーストランジスタｍｓｅのソースは、トランジスタｍｓｂ及びｍｓｄのソースに接続されている。一方で、そのゲートは読み込み信号ＲＳｉに接続され、そのドレインは電源Ｖｓｓに接続されている。留意すべきは、ソーストランジスタｍｓｅは、この例ではＰＭＯＳトランジスタであるが、ＮＭＯＳトランジスタが代わりに使用されても良いことである。積み重ねられたトランジスタｍｓａ、ｍｓｂ、ｍｓｃ及びｍｓｄの順序は、本発明から外れることのない実施の設計に従って変更されることができる。
標準的なセル内の積み重ねられたトランジスタの幅は「Ｗ」であるが、トランジスタ（即ち、ｍｓａ）の幅は「Ｗ／２」である。基準読み込み経路における積み重ねられたトランジスタの電流駆動能力は、標準的なセル内の積み重ねられたトランジスタの半分である。実際には、積み重ねられたトランジスタの電流駆動能力は、厳密には、標準的なセル内の積み重ねられたトランジスタの半分ではないが、標準的なセル内の積み重ねられたトランジスタよりも小さい電流駆動能力を有することが必要とされる。基準読み込み経路内のトランジスタのサイズ処理は、所望の動作（即ち、読み込み経路の半分）に従って決定される。
図４Ａから図４Ｄは、新しい検知方法のタイミング図を表わす。図４Ａ及び４Ｂは、ＲＷＬｉが有効であるときの検知タイミングを表わす。図４Ａは、Ｃ１がハイで、Ｃ１Ｂがローである場合を表わし、一方、図４Ｂは、Ｃ１がローで、Ｃ１Ｂがハイである場合を表わす。
予備充電周期では、ビットラインの組は、電圧、即ち、一般的にはＶｄｄに設定される。ワードライン（即ち、ＲＷＬｉ）が有効であるときには、Ｃ１のデータはハイであり、Ｃ１Ｂはローである（図４Ａ）。この場合、トランジスタｍｎｆはオンとされる。ＢＬＢｉからトランジスタｍｎｅ及びｍｎｆを介して確立された電流経路が存在する。ＢＬｉに接続された積み重ねられたトランジスタは、ＢＬＢｉに接続された読み込みトランジスタを有するセル内で選択される。言い換えると、信号ＲＲＷＬａは、トランジスタｍｓａをオンとするように有効となる。セルデータを読み込むために、読み込み信号ＲＳｉが有効にされる。ＷＷＬｉ、ＲＲＷＬｉ及びＲＳｉが有効であるときには、ビットラインは、ＢＬｉ及びＢＬＢｉの変化する勾配から明らかなように異なる変化率で放電される。留意すべきは、トランジスタｍｎｆの幅は「Ｗ」であり、一方で、トランジスタｍｓａの幅は「Ｗ／２」であることである。従って、ＢＬＢｉの放電勾配は、そのより大きなトランジスタのサイズ及びより大きな電流駆動能力により、図４Ａで示されるように、図４Ｂよりも速くなる。従って、ビットラインの信号差は、セルが選択されているときに大きくなる。
Ｃ１のデータがローであるときには、トランジスタｍｎｆがオフとされることにより、ビットライン帯からの積み重ねられたトランジスタを経由する電流経路は存在しない。従って、ＢＬＢｉはハイのままであり、ビットラインＢＬｉのみが基準電流経路ｍｓａ及びｍｓｂを介して放電される。従って、ビットラインの信号差は大きくなる。
図４Ｃ及び４Ｄは、ＲＷＬｊが有効であるときの検知タイミングを表わす。図４Ｃは、Ｃ２がローで、Ｃ２Ｂがハイである場合を表わし、一方、図４Ｄは、Ｃ２がハイで、Ｃ２Ｂがローである場合を表わす。
他のビットラインに接続されたセル読み込みトランジスタを有する他のセルが有効であるときには、積み重ねられた基準電流経路は、ビットラインの信号差を大きくするよう選択される。例えば、ＲＷＬｊが有効とされ、Ｃ２のデータがローであり、Ｃ２Ｂがハイであるときには、トランジスタｍｎｆ´はオンとされ、トランジスタｍｎｅ´及びｍｎｆ´を経由する電流経路が存在する。積み重ねられたトランジスタを有するセルがＢＬｉに接続されているので、ＢＬＢｉに接続された積み重ねられたトランジスタが選択される。即ち、ＲＷＬｊが有効であるときには、ＲＲＬＷｂが有効とされ、トランジスタｍｓｃがオンとされる。読み込み信号ＲＳｉが有効であるときには、ＢＬＢｉからトランジスタｍｓｃ及びｍｓｄを経由する電流経路は、ＢＬＢｉを放電するように形成される。先に説明したように、基準経路内の積み重ねられたトランジスタの電流駆動能力がより小さいと、ＢＬＢｉの放電勾配がＢＬｉよりも鈍くなり、ビットラインには信号差が存在する。
Ｃ２のデータがハイで、Ｃ２Ｂがローであるときには、ｍｎｆ´はオフとされ、ｍｎｅ´及びｍｎｆ´を経由する電流経路は存在しない。ビットライン帯ＢＬＢｉのみが、ｍｓｃ及びｍｓｄを介して放電される。信号差は、ビットラインの組で大きくなる。
仮想接地信号Ｖｇはソーストランジスタに接続されているので、セルの漏れ電流の量は、夫々のセルのオフとされた読み込みトランジスタを流れる漏れ電流の総和とはならずに、ソーストランジスタｍｓｅの漏れ電流により制限される。
メモリ記憶セル状態を検出するために、ビットライン上の信号差を大きくするようビットラインに結合されたトランジスタを作動させる読み込みワードラインについて上記で説明したことは明らかであろう。この検知増幅器の考え方は、漏れ電流を著しく抑えることができる。本実施例では、ＰＭＯＳソーストランジスタｍｓｅの使用は、基準読み込み経路内の全てのトランジスタに逆バイアスをかけることによって漏れ電流を低減する。作動モードでは、ＲＳｉ信号が有効であるときには、Ｖｇの電圧は、Ｖｔｐまで放電される。ここで、Ｖｔｐは、ソースＰＭＯＳトランジスタの閾値電圧である。ＲＳｉが待機モードでローになるとき、又は、ＲＲＷＬａ及びＲＲＷＬｂがローで、ＲＳｉもローであるときのように、関連するセルが選択されないときには、ｍｓａ、ｍｓｂ、ｍｓｃ及びｍｓｄのゲートはローであり、ＰＭＯＳソーストランジスタｍｓｅのゲートはハイとなる。Ｖｇの電圧がＶｔｐであるから、ｍｓｂ及びｍｓｄのＶｇｓは−Ｖｔｐである。これは、トランジスタｍｓｂ及びｍｓｄが逆バイアスをかけられていることを意味する。ＰＭＯＳソーストランジスタｍｓｅのゲート電圧はＶｄｄであって、ソース電圧はＶｔｐであるから、トランジスタｍｓｅのＶｇｓはＶｄｄ−Ｖｔｐとなる。これもやはり、ソーストランジスタｍｓｅが逆バイアスをかけられていることを意味する。Ｖｇの電圧がＶｔｐであるから、トランジスタｍｓａのソース及びトランジスタｍｓｂのドレインの電圧並びにトランジスタｍｓｃのソース及びトランジスタｍｓｄのドレインの電圧も正の電圧である。トランジスタｍｓａ及びｍｓｃのゲート電圧はローであるから、トランジスタｍｓａ及びｍｓｃのＶｇｓは負の電圧である。これは、これら二つのトランジスタが逆バイアスをかけられていることを意味する。ＲＳｉがローであるときにＲＲＷＬａ又はＲＲＷＬｂのような基準ワードラインの一つがハイであるときですら、トランジスタｍｓｂ、ｍｓｄ及びｍｓｅは逆バイアスをかけられる。従って、基準読み込み経路内のトランジスタを流れる漏れ電流は十分に抑えられる。
上記の基準読み込み経路に関する一つの問題点は、異なる形式のＭＯＳトランジスタを使用することである。一つの実施例は、基準電流を伝送するためのトランジスタがＮＭＯＳトランジスタであり、一方、ソーストランジスタはＰＭＯＳトランジスタであるように作られる。しかし、ＰＭＯＳトランジスタの作成は、領域に関する不利な条件をもたらすＮＷＥＬＬ構造を必要とする。この問題を解決するために、ＰＭＯＳソーストランジスタは、ＮＭＯＳトランジスタによって置換されうる。この場合には、基準読み込み経路内の全てのトランジスタは同じ形式であり、ＰＭＯＳトランジスタのＮＷＥＬＬの形成による領域に関する不利な条件は最小限にされうる。ＮＭＯＳソーストランジスタの場合には、ゲート電圧がソーストランジスタをオフとするようにローであるときには、ＮＭＯＳソーストランジスタのソースはＶＳＳであるから、ＮＭＯＳトランジスタのＶｇｓは、負の電圧の代わりにおよそ零ボルトである。従って、基準読み込み経路を流れる漏れ電流は、幾分か増大しうるが、セルブロックの漏れ電流がこのＮＭＯＳソーストランジスタの漏れ電流により制限されているので、依然としてより一層小さい。
本発明の検知方法に基づく原理は、交互に選択可能である基準読み込み経路を有することである。即ち、電流経路は、標準的なセルにおいてビットラインから形成され、基準電流経路は、夫々の電流経路の異なる電流駆動によって信号差を大きくするように他のビットラインから形成される。
信号差がビットライン上で大きくなるときに、検知イネーブル信号ＳＡＥは、信号差を増幅することができる。基準読み込み経路は、ビットラインの組ごとに置かれるか、あるいは、複数のビットラインの組によって共有されることができる。検知増幅器も、ビットラインの組によって位置づけられるか、あるいは、複数のビットラインの組によって共有されることができる。標準的なＳＲＡＭデバイスは、本発明の技術から外れることなく、多数の検知増幅器の構造で実施されうることが認識されるべきである。
図５Ａから図５Ｆは、基準読み込み経路及び検知増幅器の配置に対する様々な配置を有する実施例を一例として表わす。図５Ａにおいて、基準読み込み経路は、小さなメモリブロック（分割された）ごとに、又はアドレスデコーダーにより制御されるメモリブロック（統合された）ごとに置かれているように示される。図５Ｂで示されるように、検知増幅器は、また、より小さな（サブ）メモリブロック（分割された）ごとに、又はメモリブロック全体（統合された）ごとに置かれる。基準読み込み経路及び検知増幅器は、図５Ｃと同じ分割された形式又は図５Ｄで表わされるようなまとめられた形式で置かれることができる。検知増幅器は、図５Ｅで示されるように複数の基準読み込み経路により共有されることができ、あるいは、図５Ｆで表わされるように複数の検知増幅器によって共有されることができる。上記の組合せが実施されても良く、変形が本発明から外れることなく本願明細書中の技術に従って当業者によって導入されうることが認識されるべきである。
本発明の他の特徴は、一つのビットラインからの読み込み経路しか有さないセル構造に対して検知方法を提供する。本発明の検知方法は、ビットライン上で信号差を作るように基準電流を供給することができる基準読み込み経路を有する。基準読み込み経路は、不必要な予備充電ステップを除き、ビットライン上で信号差を発生させることのできる異なる電流駆動を提供する。基準読み込み経路は、ビットライン上の信号差を大きくするよう基準電流を供給するために如何なる構造でもありうる。
図６は、上述したＳＲＡＭの変形であるデュアルポートＳＲＡＭを表わす。図から明らかなように、基準ラインは分けられており、二つの別個の検知回路は、Ｖｒｅｆ１及びＶｒｅｆ２に対する比較から発生する二つのデータ出力を供給され、これにより二つの別個の出力を供給する。更に、図から明らかなように、回路の基本ブロックは、異なる電圧閾値を設定されている。例えば、読み込み検知ブロックは、低Ｖｔ電圧を組込むことを示されている。低Ｖｔ電圧は、漏れを低減する一方で速度を増大させるように、スタティックメモリラッチのトランジスタよりも低い電圧閾値を有する。本発明の多数のより小さな変形は本願明細書中の技術から外れることなく実施可能であることが認識されるべきである。
本発明は、ＳＲＡＭデバイス等のための新しいセル構造を提供する。構造は、記憶部分で漏れ電流を抑える一方で、読み込み速度を改善するように異なる閾値電圧で望ましくは設計された書き込み経路、読み込み経路及び記憶の別個の基本ブロックを組み込むことができる。更に、別個の読み込み及び書き込みワードラインの使用は、電力要求を減らすことと、漏れ電流の少ない読み込み動作を容易にすることとに関して記述される。更に、差分読み込み検知の形式が記述され、この形式では、積み重ねられたトランジスタの一つの端子がビットラインに接続され、他の端子がメモリセルブロックの全ての漏れ電流を抑えるようにソーストランジスタに接続された仮想ソースノードに接続されている。
上記は多くの詳細を有するが、これらは、本発明の適用範囲を限定するように解釈されるべきではなく、本発明の現在のところ望ましい実施例の幾つかの表示を提供するに過ぎない。従って、本発明の適用範囲が当業者に対して明らかになりうる他の実施例を完全に包含し、本発明の適用範囲が添付の特許請求の範囲以外のものによって然るべく限定されないことは明らかであろう。特許請求の範囲において、単数で表わされている要素は、たとえそのように明記されていたとしても「一つ及び唯一」を意味するわけではなく、むしろ「一つ又はそれ以上」を意味するものである。当業者に知られる上述した望ましい実施例の要素に対して全ての構造上及び機能上等価なものは、明白に本願に援用して引用され、本願特許請求の範囲によって包含されるよう意図される。更に、追求された夫々及び全ての問題に対処する装置又は方法が本発明によって解決されること、即ち、それが本願特許請求の範囲により包含されることは必要ではない。更に、本開示における要素、部品又は方法ステップは、素子、部品又は方法ステップが特許請求の範囲に明記されているか否かに関わらず公表されるわけではない。本願明細書中の請求要素は、要素がフレーズ「のための手段」を用いて明記されてない限り、３５Ｕ．Ｓ．Ｃ１１２第６項の規定の下に解釈されるべきではない。
従来の６Ｔ ＳＲＡＭセル及び周辺回路の回路図である。 図１の従来の６Ｔ ＳＲＡＭセルのタイミング図である。 検知回路構成及び漏れ電流を制御するための回路と共に示された、本発明の特徴によるＳＲＡＭセル構造セルの回路図である。 図３で示されたＳＲＡＭセルのタイミング図である。 図３で示されたＳＲＡＭセルのタイミング図である。 図３で示されたＳＲＡＭセルのタイミング図である。 図３で示されたＳＲＡＭセルのタイミング図である。 基準及び読み込み経路の配置を示す、本発明の実施例によるＳＲＡＭメモリ機構のブロック図である。 基準及び読み込み経路の配置を示す、本発明の実施例によるＳＲＡＭメモリ機構のブロック図である。 基準及び読み込み経路の配置を示す、本発明の実施例によるＳＲＡＭメモリ機構のブロック図である。 基準及び読み込み経路の配置を示す、本発明の実施例によるＳＲＡＭメモリ機構のブロック図である。 基準及び読み込み経路の配置を示す、本発明の実施例によるＳＲＡＭメモリ機構のブロック図である。 基準及び読み込み経路の配置を示す、本発明の実施例によるＳＲＡＭメモリ機構のブロック図である。 検知回路構成及び漏れ電流を制御するための回路を示す、本発明の特徴によるデュアルポートＳＲＡＭセル構造セルの回路図である。

Claims (33)

  1. スタティックランダムアクセスを提供するメモリデバイスにおいて、
    複数のデータラッチを有するスタティックメモリセル構造と、
    該セル構造内の複数の基本ブロックとを有し、
    該ブロックは、少なくとも読み込み、書き込み及び記憶ブロックを有し、
    該読み込みブロック若しくは書き込みブロック又はそれら両方は、前記記憶基本ブロックよりも低い閾値電圧を設定されていることを特徴とするメモリデバイス。
  2. 前記読み込み基本ブロックは、前記書き込み及び記憶基本ブロックよりも低い閾値電圧を有することを特徴とする、請求項１記載のメモリデバイス。
  3. 前記読み込み基本ブロックは、前記書き込み基本ブロックよりも低い閾値電圧を有し、
    前記書き込み基本ブロックは、前記記憶基本ブロックよりも低い閾値電圧を有することを特徴とする、請求項１記載のメモリデバイス。
  4. 前記セル構造は、読み込み及び書き込み経路に対して同じワードラインを使用することを特徴とする、請求項１記載のメモリデバイス。
  5. 前記セル構造は、読み込み及び書き込み経路に対して別個のワードラインを使用することを特徴とする、請求項１記載のメモリデバイス。
  6. 前記読み込み経路に対するワードラインは、メモリ記憶セル状態を検出するために区別をして検知されるビットライン上の信号差を大きくするためにビットラインに結合されたトランジスタを作動させることを特徴とする、請求項５記載のメモリデバイス。
  7. 読み込み経路トランジスタの一つの集合は、読み込み経路トランジスタの他の集合と共に、セルブロックの漏れ電流を抑えるよう検知増幅器及びソーストランジスタに接続されている仮想ノード、即ち、基準読み込みラインに接続されていることを特徴とする、請求項５記載のメモリデバイス。
  8. 前記ソーストランジスタは、ＮＭＯＳ又はＰＭＯＳトランジスタであることを特徴とする、請求項７記載のメモリデバイス。
  9. 前記基準読み込みライン及び前記検知増幅器は、分割されるか、又はまとめられるかいずれかを成されている当該メモリデバイス内のレイアウト構造に置かれても良いことを特徴とする、請求項７記載のメモリデバイス。
  10. 前記基準読み込みライン及び前記検知増幅器は、当該メモリデバイス内の共有又は専用の構造で使用されても良いことを特徴とする、請求項７記載のメモリデバイス。
  11. 前記セル構造は、マルチポート・スタティックＲＡＭセル構造であることを特徴とする、請求項１記載のメモリデバイス。
  12. スタティックランダムアクセスメモリ構造を有するメモリデバイスにおいて、
    データラッチから形成された複数のスタティックメモリセルと、
    読み込み経路を制御するための複数のワードラインと、
    書き込み経路を制御するための複数のワードラインと、
    読み込み、書き込み及び記憶を有する複数の基本ブロックとを有し、
    前記基本ブロックの少なくとも一つは、他の基本ブロックとは異なる閾値条件を有するように構成されることを特徴とするメモリデバイス。
  13. 読み込み経路トランジスタが異なるビットライン間に接続されている仮想ノードを更に有することを特徴とする、請求項１２記載のメモリデバイス。
  14. 前記ビットライン間の差分検知を実行するよう構成された検知増幅器を更に有することを特徴とする、請求項１３記載のメモリデバイス。
  15. 前記仮想ノードに対する接続は、セルブロックの漏れ電流を抑えることを特徴とする、請求項１３記載のメモリデバイス。
  16. 読み込み及び書き込みを成されるよう構成されたメモリセルを形成する複数のデータラッチを有する複数のスタティックメモリ記憶基本ブロックと、
    夫々の記憶基本ブロックに結合された入力部と、少なくとも二つのビットラインの一つに結合された出力部とを有するメモリセル読み込みトランジスタ基本ブロックと、
    前記ビットラインの間の差分検知に応じて前記データラッチから読み込まれたデータを検出するために、前記少なくとも二つのビットラインの間に結合された検知増幅器とを有することを特徴とする半導体メモリ回路。
  17. 前記差分検知は、前記検知増幅器及びソーストランジスタに接続された基準読み込みラインに対して実行されることを特徴とする、請求項１６記載の半導体メモリ回路。
  18. 前記記憶基本ブロックの一つにデータを書き込むよう構成されたメモリセル書き込み基本ブロックを更に有することを特徴とする、請求項１６記載の半導体メモリ回路。
  19. 前記読み込み及び／又は書き込み基本ブロックは、前記記憶基本ブロックよりも低い電圧閾値で設計されることを特徴とする、請求項１８記載の半導体メモリ回路。
  20. 当該セル構造は、読み込み及び書き込み経路に対して別個のワードラインを使用することを特徴とする、請求項１８記載の半導体メモリ回路。
  21. 前記読み込み経路に対するワードラインは、前記差分検知に対して前記ビットライン上の信号差を大きくするために前記ビットラインに結合されたトランジスタを作動させることを特徴とする、請求項２０記載の半導体メモリ回路。
  22. 読み込み経路トランジスタの一つの集合は、読み込み経路トランジスタの他の集合と共に、セルブロックの漏れ電流を抑えるよう検知増幅器及びソーストランジスタに接続されている基準読み込みラインに接続されていることを特徴とする、請求項２１記載の半導体メモリ回路。
  23. スタティックメモリのセルにアクセスする方法において、
    スタティックメモリセルに対してデータラッチを形成する、第一の電圧閾値レベルのトランジスタに書き込まれたデータを保持するステップと、
    前記第一の電圧閾値よりも小さい第二の電圧閾値の読み込みワードトランジスタを作動させるよう読み込みワード信号を入力するステップと、
    データビット出力を発生させるようにビットラインに結合された検知増幅器で前記読み込みワードトランジスタの出力を検知するステップとを有することを特徴とする方法。
  24. 前記検知増幅器は、二つのビットライン間に結合され、
    前記データビット出力は、前記二つのビットライン間のデータ出力の差分検知に応じて発生することを特徴とする、請求項２３記載の方法。
  25. ビットラインデータから前記スタティックメモリセルのラッチをロードする別の書き込みワードラインにより駆動されるトランジスタの作動に応じて前記スタティックメモリセルへ書き込むステップを更に有することを特徴とする、請求項２３記載の方法。
  26. 前記別の書き込みワードラインにより作動する前記トランジスタは、前記ラッチの前記トランジスタよりも小さい第三の電圧閾値を設定されることを特徴とする、請求項２５記載の方法。
  27. 前記第三の電圧閾値は、前記読み込みワードラインにより作動する前記トランジスタの電圧閾値よりも高いことを特徴とする、請求項２６記載の方法。
  28. スタティックメモリのセルにアクセスする方法において、
    スタティックメモリセルに対してデータラッチを形成するトランジスタに書き込まれたデータを保持するステップと、
    読み込みワードトランジスタを作動させるよう読み込みワード信号を入力するステップと、
    二つのビットライン間に結合され、前記二つのビットライン間の差分検知に応じてデータビット出力を発生させるよう構成された検知増幅器で前記読み込みワードトランジスタの出力を検知するステップとを有することを特徴とする方法。
  29. 前記ビットラインに結合された前記読み込みワード信号を参照するために基準読み込みラインを発生させるステップを更に有することを特徴とする、請求項２８記載の方法。
  30. 前記データラッチの前記トランジスタよりも低い電圧閾値を有する読み込みワードトランジスタを構成するステップを更に有することを特徴とする、請求項２８記載の方法。
  31. 前記データラッチにデータを書き込むための書き込みワードトランジスタを作動させるよう書き込みワード信号を入力するステップを更に有することを特徴とする、請求項２８記載の方法。
  32. 前記データラッチの前記トランジスタよりも低い電圧閾値を有する書き込みワードトランジスタを構成するステップを更に有することを特徴とする、請求項３１記載の方法。
  33. 前記読み込みワードトランジスタの前記トランジスタよりも高い電圧閾値を有する書き込みワードトランジスタを構成するステップを更に有することを特徴とする、請求項３２記載の方法。
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