DE102006012187B3

DE102006012187B3 - Vorrichtung und Verfahren zur Verringerung des Leckstroms von Speicherzellen im Energiesparmodus

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Publication number: DE102006012187B3
Application number: DE102006012187A
Authority: DE
Inventors: Thomas KÜNEMUND
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2006-03-16
Filing date: 2006-03-16
Publication date: 2007-10-11
Anticipated expiration: 2026-03-17
Also published as: US20070217277A1; FR2916080A1; US7468930B2; FR2916080B1

Abstract

Der Energieverbrauch einer statischen Speicherzelle, die mittels Transistoren mit einer ersten Bitleitung und einer zweiten Bitleitung eines Bitleitungspaares verbunden werden kann, wird in einem energiesparenden Betriebsmodus dadurch verringert, dass die Potenziale auf jeder der Bitleitungen des Bitleitungspaares derart eingestellt werden, dass eine Potenzialdifferenz zwischen den Gateanschlüssen der Transistoren und den Bitleitungen des Bitleitungspaares im Vergleich zu einem normalen Betriebsmodus verringert wird.

Description

Vorrichtung und Verfahren zur Verringerung des Leckstroms von Speicherzellen im Energiesparmodus
Die vorliegende Erfindung befasst sich mit einer Vorrichtung und einem Verfahren, die es ermöglichen, den Energieverbrauch von Speicherzellen in einem Energiesparmodus gegenüber dem Energieverbrauch in einem normalen Betriebsmodus zu reduzieren, und insbesondere mit einem Konzept zur Reduzierung des Stand-by-Energieverbrauchs von statischen Speicherzellen.
In modernen integrierten Schaltungen (Integrated Circuits, ICs) wie beispielsweise in batteriebetriebenen mobilen bzw. kontaktlosen Systemen, wie Mobiltelefonen etc., gibt es typischerweise Betriebsarten (Stand-by bzw. Sleep-Modus), in denen die integrierte Schaltung bei Aufrechterhaltung einer Mindestfunktionalität so wenig Energie wie möglich verbrauchen soll. Dabei laufen innerhalb eines IC typischerweise keinerlei Rechenoperationen oder sonstige Signalwechsel ab und der gesamte IC darf nur einen vorher festgelegten, minimalen Energieumsatz aufweisen, der typischerweise auch durch spezifische Normen festgelegt wird. Mit zunehmender Miniaturisierung, d. h. dem Fortschreiten zu Nanometer-Technologien, wird dies immer schwieriger, da zum einen je einzelnem IC die Anzahl der Schaltelemente, also der potentiellen Verursacher von Leckströmen, steigt, und zum anderen durch die Miniaturisierung die Transistor-Leckströme erheblich ansteigen, was in den physikalischen Eigenschaften der verwendeten Materialien begründet liegt und insbesondere durch die geringe Strukturgröße verursacht wird. Das Problem der hohen Transistor-Leckströme stellt sich insbesondere für moderne „Deep-Sub-Micron"-Technologien, bei denen Transistor-Kanallängen im Bereich von 100 nm und darunter sowie Gate-Oxid-Dicken von 2,5 nm und weniger verwendet werden. Der Transistor-Leckstrom ist also derjenige Strom, der von einem Transistor verbraucht wird, wenn dieser statisch betrieben wird, d. h. seinen Zustand nicht durch Umschalten verändert, wobei die typischen Umschaltverluste auftreten. Die zunehmende Miniaturisierung führt also zu einem erhöhten Stromverbrauch bereits in einem inaktiven Zustand einer Schaltung, d. h. wenn keine Rechenoperationen in der Schaltung durchgeführt werden.
Im Stand der Technik gibt es eine Reihe unterschiedlicher Ansätze, den Energieverbrauch von ICs bzw. Prozessoren in einem sogenannten Sleep-Modus, in dem die ICs ganz oder teilweise abgeschaltet, d. h. von Versorgungsspannung getrennt werden, zu reduzieren. Abgeschaltet werden können generell diejenigen Teile des IC, deren elektrische Funktion erst dann wieder benötigt wird, wenn das gesamte System den Sleep-Modus verlässt und seinen Normalbetrieb wieder aufnimmt. Beispiele für Teile eines IC, die abgeschaltet werden können, sind z. B. Untereinheiten zur Erzeugung von Steuersignalen, deren speichernde Elemente im Sleep-Modus ihre Information verlieren dürfen, da sie vor Wiederaufnahme des Normalbetriebs automatisch auf einen bestimmten Ausgangszustand, der ihre Funktion sicherstellt, gesetzt werden können (Reset). Alternativ zum Abschalten kann die Versorgungsspannung solcher Teile des IC im Sleep-Modus deutlich abgesenkt werden, so dass beispielsweise Speicherelemente ihre Information noch behalten, es jedoch nicht mehr möglich ist, Schaltvorgänge durchzuführen, d. h. Transistoren umzuschalten (was im Sleep-Modus auch nicht notwendig ist).
Es gibt jedoch eine Reihe von Teilschaltungen, beispielsweise einer CPU (Central Processing Unit) eines Systems, deren Abschalten einen Informationsverlust zur Folge hätte, der den Betrieb des Systems nach Beendigung des Sleep-Modus verhindert. Zusätzlich ist abzuwägen, ob ein eventuell mit dem Abschalten von Teilschaltungen einhergehender Energie- oder Zeitverlust beim Beenden des Sleep-Modus akzeptabel ist und somit durch die während des Sleep-Modus gesparte Energie gerechtfertigt werden kann. Teile eines IC oder einer CPU, die typischerweise nicht abgeschaltet werden können, d. h. deren Information auch im Sleep-Modus erhalten werden muss, sind beispielsweise Speichermakros wie SRAMs, Caches und Prozessor-Register (Register Files) sowie Teile von Datenpfaden (Zugriffsspeicheradressen usw.). Bei Abschalten des aktiven Rechenwerks einer CPU muss diese Information erhalten werden, da die CPU beim Beenden des Sleep-Modus (beim Erwachen, Wake-Up) diese Informationen zwingend benötigt, um den Betrieb an der Stelle wieder aufnehmen zu können, an der der Sleep-Modus eingeleitet wurde. Insgesamt sind Daten, die erhalten werden müssen, also in der Regel Instruktionen und Daten für die CPU sowie Zwischenergebnisse der Berechnungen der CPU und Zustandsregister.
Solche Informationen werden üblicherweise in SRAM-basierten Teilschaltungen des ICs bzw. der CPU gespeichert, d. h. also unter Verwendung von Speichertechnologien, die den Inhalt eines gespeicherten Wertes bei Verfügung der Versorgungsspannung selbst aufrechterhalten, die also nicht wie DRAM-Speicher immer wieder aufgefrischt werden müssen (Refresh).
Solche SRAM-Bereiche dürfen also nicht von der Versorgungsspannung abgetrennt werden und sie sind daher im Sleep-Modus von denjenigen Einheiten elektrisch zu isolieren, die von der Versorgungsspannung abgetrennt werden oder deren Versorgungsspannung abgesenkt wird.
Der Energieverbrauch eines IC im Sleep-Modus wird typischerweise durch die Leck-Ströme von SRAM-Makros oder SRAM-Zellen dominiert bzw. von Schaltungsblöcken wie Caches oder Register Files, die auf SRAM-Technologien beruhen.
Der prinzipiellen Aufbau einer typischen SRAM-Zelle ist in 6 gezeigt.
Der Speicherzugriff auf eine SRAM-Zelle geschieht dabei über ein Bitleitungspaar aus einer ersten Bitleitung 2a und einer zweiten Bitleitung 2b. Eine SRAM-Zelle 4 wird dabei durch zwei Inverter 6a und 6b gebildet, wobei der Ausgang des Inverters 6a mit dem Eingang des Inverters 6b verbunden ist und wobei der Ausgang des Inverters 6b mit dem Eingang des Inverters 6a verbunden ist, wie es in 6 zu sehen ist. Ein Speicherinhalt, der einmal an Schaltungsknoten 8a (b) und 8b (bq) in die Zelle eingeprägt wird, wird so von den wie oben beschrieben verschalteten Invertern 6a und 6b automatisch aufrechterhalten. Die Inverter 6a und 6b sind typischerweise mittels eines geeignet verschalteten NMOS- und PMOS-Transistors aufgebaut, welche auch mit einer Versorgungsspannung versorgt werden müssen. Dabei wird das obere Versorgungspotential typischerweise als VDD bezeichnet, sowie das untere Versorgungspotential (Erde) als VSS. Da für die prinzipielle Funktionsweise einer SRAM-Zelle die genaue Realisierung der Inverter sowie die äußere Beschaltung der Inverter mittels Versorgungsspannungen nicht relevant ist, sind in 6 diese beiden Aspekte einer SRAM-Zelle nicht dargestellt.
Während des normalen Betriebs, wenn also ein Wert in der SRAM-Zelle gespeichert ist, befinden sich die Schaltungsknoten 8a und 8b auf definierten Potentialen, wobei gemäß der Schaltung der Inverter 6a und 6b an den Schaltungsknoten 8a und 8b jeweils unterschiedliche Potentiale, nämlich VDD oder VSS, anliegen. Befindet sich also beispielsweise der Schaltungsknoten 8a auf Potential VDD, so befindet sich der Schaltungsknoten 8b auf Potential VSS. Um darüber hinaus den Speicherinhalt der SRAM-Zelle 4 verändern zu können, ist der Schaltungsknoten 8a über einen ersten NMOS-Transistor 10a mit der Bitleitung 2a elektrisch leitfähig verbindbar sowie der zweite Schaltungsknoten 8b über einen zweiten NMOS-Transistor 10b mit der Bitleitung 2b verbindbar. Die Gateanschlüsse der Transistoren 10a und 10b sind mit einer Wortleitung 12 verbunden, so dass bei Anlegen eines Schaltsignals an die Wortleitung 12 die Transistoren 10a und 10b in den leitenden Zustand geschalten werden und somit der erste Schaltungskno ten 8a mit der Bitleitung 2a und der zweite Schaltungsknoten 8b mit der Bitleitung 2b leitfähig verbunden wird.
Beim Schreiben eines Inhalts in die SRAM-Zelle werden zunächst die Bitleitung 2a und die Bitleitung 2b auf Potentiale gebracht, die dem zu speichernden Bitwert entsprechen (beispielsweise VDD auf Bitleitung 2a und VSS auf Bitleitung 2b). Ein darauffolgendes Auswählen der SRAM-Zelle 4 durch Anlegen einer Schaltspannung an die Wortleitung 12 schreibt dann den Bitwert in die Speicherzelle 4, indem durch das Herstellen der leitenden Verbindung der erste Schaltungsknoten 8a auf das Potential der ersten Bitleitung 2a und der zweite Schaltungsknoten 8b auf das Potential der Bitleitung 2b gebracht wird.
Der Vorgang des Lesens funktioniert im Wesentlichen äquivalent, jedoch ist dabei, um das Lesen zu ermöglichen, zuerst ein sogenannter Precharge durchzuführen, d. h. die Potentiale der Bitleitungen 2a und 2b sind auf VDD zu bringen, so dass beim darauffolgenden Selektieren der Wortleitung das Potential derjenigen Bitleitung auf VSS gezogen werden kann, welches mit dem Schaltungsknoten verbunden wird, der sich auf VSS befindet.
Eine Möglichkeit zur Verringerung der Verlustleistung einer SRAM-basierten Teilschaltung besteht unter Umständen darin, die Versorgungsspannung der Teilschaltung abzusenken, um den Leckstrom der einzelnen Transistoren zu verringern. Eine solche Absenkung darf jedoch nicht so groß werden, dass das System aus zwei Invertern 6a und 6b den Speicherzustand nicht mehr aufrechterhalten kann. Daher ist die Möglichkeit der Absenkung der Versorgungsspannung eingeschränkt, so dass auch die erzielbare Energieersparnis begrenzt ist.
Die Mechanismen, die zu den störenden Leckströmen von einzelnen Transistoren oder SRAM-Zellen führen, werden intensiv untersucht. Beispielsweise werden in „Ultralow-power SRAM technology" (R.W. Mann u. a., IBM J. RES. & DEV., Bd. 47, Nr. 5/6, September/November 2003) die Mechanismen, die zum Auftreten von Leckströmen führen, genau beschrieben. Wichtige Anteile an der Gesamtverlustleistung haben dabei die sogenannte Gate leakage, die Diffusion leakage, die Subthreshold leakage und die sogenannte Gate-induced drain leakage (GIDL). Im momentanen Stadium der technologischen Entwicklung ist dabei insbesondere die Subthreshold leakage und die GIDL relevant, jedoch ist bei der zu erwartenden weiteren Strukturverkleinerung (bei „Very-Deep-Sub-Micron"-Technologien bei Kanallängen von deutlich unter 100 nm und Gate-Oxid-Dicken von unter 2 nm) zukünftig auch der Beitrag der Gate leakage immer wichtiger.
Die Subthreshold leakage beschreibt dabei den Stromfluss, der sich durch den Transistor einstellt, wenn an Source- und Drainanschlüssen unterschiedliche elektrische Potentiale anliegen, selbst wenn am Gateanschluss ein Potential anliegt, welches weit unterhalb der eigentlichen Schaltspannung (Threshold-Spannung Vt) liegt. Die Subthreshold leakage ist stark temperaturabhängig und daher typischerweise der dominante Leckstrommechanismus bei höheren Temperaturen.
Die Gate-induced drain leakage GIDL trägt zum Leckstrom in den geometrischen Bereichen bei, in denen der Gatebereich mit dem Sourcebereich bzw. dem Drainbereich innerhalb des Transistors geometrisch überlappen. Die Gate-induced drain leakage wird dabei durch Band-zu-Band-Tunneln von Ladungsträgern (Elektronen) in den oben beschriebenen Überlappregionen hervorgerufen. Verstärkt wird der Band-zu-Band-Tunneleffekt, wenn aufgrund von Verunreinigungen bzw. Prozessschwankungen in den Überlappbereichen zusätzliche Energieniveaus für die Ladungsträger zwischen den Bändern möglich werden, da dann durch das sogenannte Trap-assisted band-to-band tunneling der Leckstrom zusätzlich erhöht wird.
Wie im Vorhergehenden beschrieben, besteht eine SRAM-Zelle typischerweise aus sechs einzelnen Transistoren, wobei eine im Stand der Technik bekannte Maßnahme zur Reduktion der SRAM-Leckströme darin besteht, die Sourceanschlüsse der n-Kanal-Transistoren der Sechs-Transistor-SRAM-Zellen im Sleep-Modus nicht mit VSS (Masse) zu versorgen, sondern mit einem sogenannten „virtuellen VSS", d. h. einem auf etwa 0,5 V über VSS liegendem Potential vVSS, während das p-Substrat der n-Kanal-Transistoren nach wie vor mit VSS verbunden bleibt. Dies kann beispielsweise dadurch realisiert werden, dass im Normalbetrieb VSS mit vVSS über einen leitenden n-Kanal-Transistor kurzgeschlossen wird (das Steuersignal am Gate dieses Transistors wird mit VDD verbunden). Im Sleep-Modus dagegen wird besagter n-Kanal-Transistor nicht-leitend geschaltet (das Steuersignal am Gate dieses Transistors wird mit VSS verbunden). Über einen weiteren als Diode geschalteten n-Kanal-Transistor, dessen Drain und Gate mit vVSS und dessen Source mit VSS verbunden ist, kann nun vVSS (über Leckströme) bis auf etwa eine Einsatzspannung V_th über VSS ansteigen.
Durch diese Maßnahme wird jedoch im Wesentlichen lediglich der Unterschwellstrom (Subthreshold leakage) von n-Kanal-Transistoren verringert, da über den sogenannten Substratsteuereffekt die Einsatzspannung V_th dieser Transistoren erhöht wird und da der Unterschwellstrom exponentiell von V_th abhängt. Da jedoch, wie oben beschrieben, der Unterschwellstrom stark temperaturabhängig ist, ist diese Maßnahme zur Senkung des Stromverbrauchs von SRAM-Zellen im Stand-by, in dem typischerweise eine nur geringe thermische Verlustleistung erzeugt wird, die Umgebungstemperatur also gering ist, nur bedingt geeignet.
In diesen Fällen, in denen für aktuelle Technologien ein relevanter Anteil am gesamten Leckstrom der Gate-induced drain leakage ist, wird also durch diese Maßnahme der Stromverbrauch nur teilweise positiv beeinflusst. Die Gate-induced drain leakage hat eine Vielzahl von Mechanismen, die zum GIDL beitragen, wie beispielsweise der oben erwähnte Trap-assisted band-to-band tunneling Effekt. Dieser sowie auch andere Anteile am GIDL weisen eine exponentielle Abhängigkeit von der Differenz der Potentiale an Gate und Drain/Source bzw. Substrat des jeweiligen Transistors auf.
Die internationale Patentanmeldung 2005/006340 befasst sich mit einer SRAM-Schaltung, die durch Erweitern einer 6 T-SRAM-Zelle mittels geeigneter READOUT-Transistoren einen Kompromiss zwischen Schaltgeschwindigkeit und Verlustleistung erzielen kann. Der Kompromiss wird dadurch erreicht, dass durch die Verwendung unterschiedlicher Transistoren für die Lese- und die Schreiboperation die Transistoren in unterschiedlichem geometrischen Layout erzeugt werden können und somit das Layout der für den Energieverlust im Stand-By-Modus relevanten Transistoren energiesparend ausgelegt werden kann, ohne die Schaltgeschwindigkeit signifikant zu beeinträchtigen.
Die US-Anmeldung 6,845,026 befasst sich mit Thyristorbasierten Zellen. Eine Speicherzelle kann über zwei Zugriffstransistoren mit Datenbitleitungen verbunden werden, welche im Stand-By-Modus auf Null Volt geschaltet werden.
Die Aufgabe der vorliegenden Erfindung besteht darin, eine Vorrichtung und ein Verfahren bereitzustellen, die es ermöglichen, den Stromverbrauch einer statischen Speicherzelle in einem energiesparenden Betriebsmodus weiter zu verringern.
Diese Aufgabe wird durch eine Vorrichtung gemäß Patentanspruch 1 und durch ein Verfahren gemäß Patentanspruch 5 gelöst. Der vorliegenden Erfindung liegt dabei die Erkenntnis zugrunde, dass der Energieverbrauch einer statischen Speicherzelle, die mittels Transistoren mit einer. ersten Bitleitung und einer zweiten Bitleitung eines Bitleitungspaares verbunden werden kann, in einem energiesparenden Betriebsmodus dadurch verringert werden kann, dass die Potentiale auf jeder der Bitleitungen des Bitleitungspaares derart eingestellt werden, dass eine Potentialdifferenz zwischen den Gateanschlüssen der Transistoren und den Bitleitungen des Bitleitungspaares im Vergleich zu einem normalen Betriebsmodus verringert wird.
Da im Sleep-Modus bei dem Stand der Technik entsprechenden Verfahren bzw. Vorrichtungen die Wortleitungen (d. h. die Gateanschlüsse der mit den Bitleitungen verbundenen n-Kanal-Transistoren) von SRAM-Zellen mit VSS oder vVSS verbunden sind, während die Bitleitungen, also die Drain/Sourceanschlüsse dieser Transistoren auf dem Versorgungspotential VDD liegen, haben also alle diese n-Kanal-Zugriffs-Transistoren längs einer Bitleitung eine hohe Potentialdifferenz zwischen Drain/Source und Gate sowie zwischen Drain/Source und Substrat, was zu einer sehr hohen Gateinduced drain leakage führt.
Bei einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung werden daher die Potentiale auf jeder der Bitleitungen eines Bitleitungspaares, über das SRAM-Zellen programmier- bzw. auslesbar sind, in einem energiesparenden Betriebsmodus derart eingestellt, dass die Potentialdifferenz zwischen den Gateanschlüssen der n-Kanal-Zugriffs-Transistoren längs der Bitleitungen geringer werden als im normalen Betriebszustand. Dies hat den großen Vorteil, dass durch eine schaltungstechnisch einfache Erweiterung einer die Bitleitungen steuernden Schaltung eine Vielzahl von Transistoren gleichzeitig in einen Zustand versetzt werden können, in dem sie weniger Energie verbrauchen als bisher.
Bei einem weiteren Ausführungsbeispiel der vorliegenden Erfindung wird ein erfindungsgemäßes Variieren der Potentiale auf jeder der Bitleitungen dadurch erreicht, dass im energiesparenden Betriebsmodus die Bitleitungen des Bitleitungspaares elektrisch leitend miteinander verbunden werden. Durch Ladungsausgleich der beiden Bitleitungen des Bitleitungspaares und durch Schaltungsverluste stellt sich somit auf beiden Bitleitungen (eine der Bitleitungen war vor Beginn des Sleep-Modus auf VDD, die andere auf VSS) ein Potential ein, das zwischen VSS und VDD liegt, so dass die Potentialdifferenz zwischen den Gateanschlüssen der Zugriffs-Transistoren und den Bitleitungen erfindungsgemäß gegenüber einem Zustand, in dem beide Leitungen auf VDD liegen, erniedrigt wird. Der große Vorteil dieser Ausführungsform der vorliegenden Erfindung ist, dass sie schaltungstechnisch besonders einfach und effizient in Hardware implementiert werden kann.
Bei einem weiteren Ausführungsbeispiel der vorliegenden Erfindung werden die Bitleitungen im Sleep-Modus auf das virtuelle Massepotential vVSS geschaltet, so dass eine Spannungsquelle zur Bereitstellung der virtuellen Versorgungsspannung vVSS, die bereits vorhanden ist, effizient zusätz lich dafür genutzt werden kann, die Potentiale zur Versorgung der Bitleitungen im Sleep-Modus bereitzustellen.
Bei einem weiteren Ausführungsbeispiel der vorliegenden Erfindung wird eine Ansteuerschaltung zum Ansteuern der Bitleitungen eines Bitleitungspaares, die in einem Precharge-Modus beide Bitleitungen des Bitleitungspaares auf das hohe Versorgungspotential bringen kann und die Latch-Funktionalität besitzt, die also die zuletzt gelesenen Daten an einem Ausgang bis zum nächsten Lesevorgang vorrätig hält, so modifiziert, dass sie auch das erfindungsgemäße Verfahren zum Modifizieren der Potentiale der Bitleitungen im Sleep-Modus unterstützt. Dies hat den großen Vorteil, dass mittels weniger zusätzlicher Schaltungselemente die Stromsparfunktion in einen ohnehin vorhandenen Baustein zur Ansteuerung der Bitleitungspaare integriert werden kann, so dass die Anwendung des erfindungsgemäßen Konzepts auch auf bereits bestehende Designs einfach realisierbar ist, ohne die ursprüngliche Funktionalität zu beeinträchtigen.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend, Bezug nehmend auf die beiliegenden Zeichnungen, näher erläutert. Es zeigen:
1 ein Beispiel für ein System zum Steuern statischer Speicherzelle mittels einer erfindungsgemäßen Ansteuereinrichtung;
2 ein Beispiel für eine Ein-/Ausgabeeinrichtung des Systems von 1;
3 ein Beispiel für eine erfindungsgemäße Ansteuereinrichtung;
4 ein Beispiel für ein Timing-Diagramm zum erfindungsgemäßen Betreiben des Systems von 1;
5 ein Flussdiagramm für ein Beispiel für erfindungsgemäßes Betreiben einer Speicherzelle; und
6 ein Beispiel für eine statistische Speicherzelle.
1 zeigt ein System zum Ansteuern mehrerer SRAM-Speicherzellen 20a und 20b, das eine Ansteuereinrichtung 22 und ein Ein-/Ausgabegerät 24 umfasst.
Bitleitungen 26a und 26b eines Bitleitungspaares sind mit einem speicherseitigen Bitanschluss 28 der Ansteuereinrichtung 22 verbunden, die darüber hinaus einen systemseitigen Bitanschluss 30 aufweist, der systemseitige Bitleitungen 32a und 32b mit dem Ein-/Ausgabegerät 24 verbindet.
Das Ein-/Ausgabegerät 24 weist einen Dateneingang 34 zum Empfangen von zu schreibenden Bitwerten auf sowie einen Datenausgang 36 zum Ausgeben gelesener Bitwerte. Darüber hinaus weist das Ein-/Ausgabegerät 24 einen Schreibsteuereingang 38 und einen Lesesteuereingang 40 auf.
Die Ansteuereinrichtung 22 weist einen Hilfsspannungseingang 42, einen Energiemoduseingang 44 (Sleep), einen ersten Steuersignaleingang 46, einen zweiten Steuersignaleingang 48, einen Precharge-Eingang 50 und einen Kurzschlusssteuereingang 52 auf.
Wie bereits beschrieben, ist es mittels einer erfindungsgemäßen Ansteuerschaltung möglich, die Bitleitungspaare von SRAM-Speichern bzw. das Potential auf jeder der Bitleitungen derart einzustellen, dass im Sleep-Modus beide Bitleitungen jedes Bitleitungspaares entweder

• mit Massepotential VSS oder
• mit „virtueller Masse" vVSS oder
• mit einem geeigneten anderen zwischen VDD und VSS liegenden Potential leitend verbunden werden,

Durch jede dieser Maßnahmen wird erreicht, dass die für die (Zugriffs-) Transistoren in SRAM-Zellen, die mit ihrem Drain/Source-Anschluss mit einer Bitleitung verbunden sind, die für den GIDL relevante Differenz der Potentiale an Drain/Source und Gate bzw. Drain/Source und Substrat verringert wird, was einen erheblich geringeren GIDL dieser Transistoren zur Folge hat.
Konventionelle Sechs-Transistor-SRAM-Zellen längs des Bitleitungspaares aus Bitleitungen 26a und 26b (bl, blq) bzw. deren Zellknoten b und bq können über n-Kanal-Transistoren 10a und 10b durch deren mit den Wortleitungen w10, w11, ... verbundene Gate-Terminals mit dem Bitleitungspaar aus Bitleitung 26a (bl) und 26b (blq) leitend verbunden werden, falls das hohe Versorgungspotential VDD an w10 bzw. w11 anliegt. Hingegen können die Schaltungsknoten b und bq von den Bitleitungen 26a und 26b isoliert werden, falls an den Wortleitungen w10 und w11 das niedrige Versorgungspotential VSS anliegt.
Für das in 1 gezeigte System ist es mittels einer erfindungsgemäßen Ansteuervorrichtung 22 möglich, die statischen Speicherzellen 20a und 20b derart anzusteuern, dass in einem energiesparenden Betriebsmodus das Potential jeder der Bitleitungen 26a und 26b des Bitleitungspaares so eingestellt wird, dass die Potentialdifferenz zwischen dem Gateanschluss (den Wortleitungen w10 und w11) und dem Sourceanschluss der Transistoren 10a und 10b geringer ist als in einem normalen Betriebsmodus.
Um die Funktionsweise der erfindungsgemäßen Ansteuereinrichtung 22 im System näher zu verdeutlichen, wird das gesamte System und insbesondere die Ansteuereinrichtung 22 nachfolgend unter Bezugnahme auf die 2–4 näher erläutert werden. In den folgenden Figuren sind dabei insbesondere identische Komponenten mit denselben Bezugszeichen versehen, so dass die Beschreibung der betreffenden Komponenten in den unterschiedlichen Zeichnungen jeweils sinngemäß und wechselseitig aufeinander anwendbar sind.
Zunächst zeigt 2 ein Ausführungsbeispiel eines erfindungsgemäßen Ein-/Ausgabegeräts 24, mit dem bereits anhand von 1 beschriebenen Ein- und Ausgängen.
Das Ein-/Ausgabegerät 24 weist dabei einen ersten Inverter 54a, einen zweiten Inverter 54b, einen ersten Transistor 56a und einen zweiten Transistor 56b, ein erstes Logikgatter 58a und ein zweites Logikgatter 58b sowie einen Ausgabeinverter 60 auf. In den folgenden Erläuterungen wird von nun an zur Vereinfachung der Beschreibung der Zustand, dass ein Schaltungsknoten bzw. eine Leitung auf dem Versorgungspotential VDD liegt, synonym mit der Formulierung, dass an dieser Stelle eine logische „1" bzw. das „High"-Potential anliegt, benutzt.
In dem Ausführungsbeispiel des Ein-/Ausgabegeräts 24 ist der Datenbiteingang 34 mit dem Eingang des Inverters 54a verbunden, dessen Datenausgang mit einem ersten Schaltungsknoten 62 verbunden ist. Der zweite Transistor 56b ist mit seinem ersten Source/Drain-Anschluss mit dem ersten Schaltungsknoten 62 und mit seinem zweiten Source/Drain-Anschluss mit der zweiten Bitleitung 32b verbunden. Der zweite Inverter 54b ist mit seinem Eingang mit dem ersten Schaltungsknoten 62 und mit seinem Datenausgang mit einem ersten Source/Drain-Anschluss des ersten Transistors 56a verbunden, dessen zweiter Source/Drain-Anschluss mit der ersten Bitleitung 32a verbunden ist. Die Gateanschlüsse der Transistoren 56a und 56b sind zum einen miteinander und zum anderen mit dem Schreibsteuereingang 38 verbunden. Der Datenausgang 36 ist mit dem Ausgang des Ausgangsinverters 60 verbunden, dessen Eingang mit einem zweiten Schaltungsknoten 64 verbunden ist.
Die Logikgatter 58a und 58b sind OrNand-Gatter, die jeweils drei Dateneingänge aufweisen. Das erste Logikgatter 58a besitzt die Dateneingänge 58a1, 58a2 und 58a3, äquivalent dazu besitzt das zweite Logikgatter 58b die Dateneingänge 58b1, 58b2 und 58b3. Intern werden in den Logikgattern zunächst die an den Dateneingängen 58a1 und 58a2 bzw. 58b1 und 58b2 anliegenden Signale einer Oder-Verknüpfung unterzogen, woraufhin das aus dieser Oder-Verknüpfung resultierende Signal mit dem am Dateneingang 58a3 bzw. 58b3 anliegenden Signal mittels einer Nand-Verknüpfung verknüpft wird. Das Ergebnis dieser Operation wiederum wird am Datenausgang der Logikgatter 58a und 58b dargestellt.
Die systemseitige Bitleitung 32a ist mit dem ersten Dateneingang 58a1 des Logikgatters 58 verbunden, dessen zweiter Dateneingang 58a2 sowohl mit dem zweiten Dateneingang 58b2 des zweiten Logikgatters 58b als auch mit dem Lesesteuereingang 40 verbunden ist. Der erste Dateneingang 58b1 des zweiten Logikgatters 58b ist mit der zweiten systemseitigen Bitleitung 32b verbunden. Der Datenausgang des ersten Logikgatters 58a ist über den zweiten Schaltungsknoten 64 sowohl mit dem Dateneingang des Ausgangsinverters 60 als auch mit dem dritten Dateneingang 58b3 des zweiten Logikgatters 58b verbunden, dessen Datenausgang mit dem dritten Dateneingang 58a3 des ersten Logikgatters 58a verbunden ist. In dieser rückgekoppelten Verschaltung bilden die ersten und die zweiten Logikgatter ein sogenanntes RS-Latch.
Liegt das Versorgungspotential VDD am Schreibsteuereingang 38 (WR), sind die Transistoren 56a und 56b leitend, so dass eine „0" (d. h. niedriges Versorgungspotential VSS) am Dateneingang 34 über den ersten Inverter 54a, den zweiten Inverter 54b und den ersten Transistor 56a auf die erste systemseitige Bitleitung 32a übertragen wird, während auf die zweite systemseitige Bitleitung 32b über den ersten Inverter 54a und den zweiten Transistor 56b das Potential VDD-VTN übertragen wird, da über dem zweiten Transistor 56b eine n-Kanal-Einsatzspannung VTN abfällt. In analoger Weise wird eine logische 1 (d. h. VDD) am Dateneingang 34 über den ersten Inverter 54a und den zweiten Transistor 56b eine „0" auf die zweite systemseitige Bitleitung 32b übertragen, während auf die erste systemseitige Bitleitung 32a über den ersten Inverter 54a, den zweiten Inverter 54b und den ersten Transistor 56a das Potential VDD-VTN übertragen wird, da über dem ersten Transistor 56a ebenfalls eine n-Kanal-Einsatzspannung VTN abfällt.
Liegt an dem Schreibsteuereingang 38 das niedrige Versorgungspotential VSS an, sind die Transistoren 56a und 56b gesperrt, so dass keine Verbindung vom Dateneingang 34 auf die systemseitigen Bitleitungen 32a und 32b besteht, d. h. ein Schreiben unmöglich ist. Die Schreibvorrichtung ist dann also deaktiviert.
Das erste Logikgatter 58a und das zweite Logikgatter 58b sowie der Ausgangsinverter 60 ermöglichen es in der in 2 gezeigten Verschaltung, Daten bzw. Spannungszustände, die auf den systemseitigen Bitleitungen 32a und 32b anliegen, an den Datenausgang 36 so zu übertragen, dass die jeweils zuletzt gelesenen Daten vom Datenausgang 36 unverändert aufrechterhalten werden, so dass am Datenausgang 36 keinerlei unnötige, nicht durch einen Lesevorgang hervorgerufene, Zustandsänderungen, sogenannte dynamische Hazards auftreten können. Das aus den Logikgattern 58a und 58b gebildete RS-Latch wird aktiviert, wenn am Lesesteuereingang 40 (RdQ) der Wert VSS, also das niedrige Versorgungspotential, anliegt und wenn auf den systemseitigen Bitleitungen 32a und 32b ein gültiges Datum liegt. Ein gültiges Datum ist dabei dadurch definiert, dass sich eine der systemseitigen Bitleitungen 32a oder 32b auf hohem Potential und die jeweils andere auf niedrigem Potential befindet, ein Zustand, der sich auch als (0,1) oder (1,0) darstellen lässt. Ein für das Lesen von Daten erforderlicher Precharge-Zustand (1,1) bewirkt, dass am Datenausgang 36 noch immer der im vorhergehenden Lesevorgang gelesene Wert liegt. Der Zustand (0,0) kann im normalen Betrieb niemals auftreten, jedoch beispielsweise durch einen Angriff mit ionisierender Strahlung herbeigeführt werden. Dies erzwingt den dann irrelevanten Wert 0 am Datenausgang 34, wenn gleichzeitig der Lesesteuereingang 40 auf dem Potential VSS liegt. Beim Übergang von (1,1) auf (0,1) oder auf (1,0) wird das RS-Latch über die Dateneingänge 58a1 und 58b1 eingeschaltet, wenn zuvor der Lesesteuereingang 40 auf VSS gesetzt wurde. Mittels des Ein-/Ausgabegeräts 24 können also eindeutige Bitwerte in komplementärer Form auf die systemseitigen Bitleitungen 32a bzw. 32b aufgeprägt werden bzw. eindeutige Bitwerte von den Bitleitungen 32a und 32b gelesen und in nichtkomplementärer Form an einem Datenausgang 36 zur Verfügung gestellt werden.
3 zeigt ein Ausführungsbeispiel einer erfindungsgemäßen Ansteuereinrichtung 22, wie sie anhand von 1 bereits als funktionale Einheit eingeführt wurde.
Dabei weist die erfindungsgemäße Ansteuereinrichtung drei Funktionalitäten auf. Sie ermöglicht zum einen das Vorladen (Precharge) der Bitleitungen 26a und 26b, was für einen Lesezyklus aus eine SRAM-Speicherzelle erforderlich ist. Darüber hinaus wird mit der Ansteuereinrichtung eine Latch-Funktionalität erzielt, d. h. ein zuvor auf die Bitleitungen gelesenes oder geschriebenes Datum wird solange aufrechterhalten, bis ein erneuter Zugriff erfolgt. Des weiteren ist die Ansteuereinrichtung erfindungsgemäß in der Lage, das Potential auf jeder der Bitleitungen des Bitleitungspaares bestehend aus den Bitleitungen 26a und 26b so einzustellen, dass die Potentialdifferenz zwischen den Gatenanschlüssen der Zugriffstransistoren der Speicherzellen und den Bitleitungen 26a und 26b während eines energiesparenden Betriebsmodus (Sleep) verringert wird.
Die verschiedenen Funktionalitäten sind mittels geeignet verschalteter Transistoren realisiert, wobei in 3 eine Latchtransistorengruppe 100 bestehend aus einer n-Kanal-Latch-Gruppe 102a und einer p-Kanal-Latch-Gruppe 102b gezeigt ist. Die Sleep-Funktionalität ist mittels einer Sleep-Einheit 104 und die Precharge-Funktionalität durch eine Precharge-Einheit 106 realisiert.
Die n-Kanal-Latch-Gruppe 102a umfasst einen ersten n-Kanal-Transistor 110a, einen zweiten n-Kanal-Transistor 110b und einen dritten n-Kanal-Transistor 110c. Der erste n-Kanal-Transistor 110a ist mit einem ersten Source/Drain-Anschluss mit dem Potential VSS und mit einem zweiten Source/Drain-Anschluss mit einem ersten Schaltungsknoten 112 verbunden. Der zweite n-Kanal-Transistor ist mit einem ersten Source/Drain-Anschluss mit einer ersten Bitleitung 114a verbunden und mit einem zweiten Source/Drain-Anschluss mit dem ersten Schaltungsknoten 112. Der dritte n-Kanal-Transistor 110c ist mit einem ersten Source/Drain-Anschluss mit einer zweiten Bitleitung 114b verbunden sowie mit einem zweiten Source/Drain-Anschluss mit dem ersten Schaltungsknoten 112. Der Gateanschluss des zweiten n-Kanal-Transistors 110b ist mit der zweiten Bitleitung 114b verbunden und der Gateanschluss des dritten n-Kanal-Transistors 110c ist mit der ersten Bitleitung 114a verbunden. Die p-Kanal-Latch-Gruppe 102b umfasst einen ersten p-Kanal-Transistor 116a, einen zweiten p-Kanal-Transistor 116b und einen dritten p-Kanal-Transistor 116c.
Der erste p-Kanal-Transistor 116a ist mit einem ersten Source/Drain-Anschluss mit einem zweiten Schaltungsknoten 118 und mit einem zweiten Source/Drain-Anschluss mit einem dritten Schaltungsknoten 120 verbunden. Der zweite p-Kanal-Transistor 116b ist mit einem ersten Source/Drain-Anschluss mit der ersten Bitleitung 114a und mit einem zweiten Source/Drain-Anschluss mit dem zweiten Schaltungsknoten 118 verbunden. Der dritte p-Kanal-Transistor 116c ist mit einem ersten Source/Drain-Anschluss mit der zweiten Bitleitung 114b und mit einem zweiten Source/Drain-Anschluss mit dem zweiten Schaltungsknoten 118 verbunden. Der Gateanschluss des zweiten p-Kanal-Transistors 116b ist mit der zweiten Bitleitung 114b und der Gateanschluss des dritten p-Kanal-Transistors 116c ist mit der ersten Bitleitung 114a verbunden. Der Gateanschluss des ersten p-Kanal-Transistors 116a ist mit dem zweiten Steuersignaleingang 48 verbunden.
Die Precharge-Einheit 106 besteht aus einem vierten p-Kanal-Transistor 122a und einem fünften p-Kanal-Transistor 122b. Der vierte p-Kanal-Transistor 122a ist mit einem ersten Source/Drain-Anschluss mit der ersten Bitleitung 114a verbunden und mit einem zweiten Source/Drain-Anschluss mit dem dritten Schaltungsknoten 120. Der fünfte p-Kanal-Transistor 122b ist mit einem ersten Source/Drain-Anschluss mit der zweiten Bitleitung 114b und mit einem zweiten Source/Drain-Anschluss mit dem dritten Schaltungsknoten 120 verbunden. Die Gateanschlüsse des vierten und des fünften p-Kanal-Transistors 122a und 122b sind gemeinsam mit dem Precharge-Eingang 50 verbunden. Zwischen die Precharge-Einheit 106 und den speicherzellenseitigen Bitleitungsausgang, also der Verbindung zu den Bitleitungen 26a und 26b, sind n-Kanal-Transistoren 124a und 124b geschaltet, wobei der n-Kanal-Transistor 124a mit einem ersten Source/Drain-Anschluss mit der Bitleitung 114a und mit einem zweiten Source/Drain-Anschluss mit der Bitleitung 26a verbunden ist. Äquivalent dazu ist der n-Kanal-Transistor 124b mit einem ersten Source/Drain-Anschluss mit der Bitleitung 114b und mit einem zweiten Source/Drain-Anschluss mit der Bitleitung 26b verbunden. Die Gateanschlüsse der n-Kanal-Transistoren 124a und 124b sind gemeinsam über einen vierten Schaltungsknoten 126 mit dem Versorgungspotential VDD verbunden, wobei der vierte Schaltungsknoten 126 darüber hinaus mit dem dritten Schal tungsknoten 120 verbunden ist. Die Bitleitungen 26a und 26b sind jeweils mit einem Source/Drain-Anschluss eines Kurzschlusstransistors 128 verbunden, dessen Gateanschluss mit dem Kurzschlusssteuereingang 52 verbunden ist.
Die Sleep-Einheit 104 besteht aus einem siebten n-Kanal-Transistor 130a und einem achten n-Kanal-Transistor 130b. Der siebte n-Kanal-Transistor 130a ist mit einem ersten Source/Drain-Anschluss mit der ersten Bitleitung 114a und mit einem zweiten Source/Drain-Anschluss mit einem fünften Schaltungsknoten 132 verbunden. Der achte n-Kanal-Transistor 130b ist mit einem ersten Source/Drain-Anschluss mit der zweiten Bitleitung 114b und mit einem zweiten Source/Drain-Anschluss mit dem fünften Schaltungsknoten 132 verbunden. Der fünfte Schaltungsknoten 132 ist darüber hinaus mit dem Hilfsspannungseingang 42 verbunden. Die Gateanschlüsse des siebten und des achten n-Kanal-Transistors 130a und 130b sind gemeinsam mit dem Energiemoduseingang 44 verbunden.
Im Folgenden soll anhand der erfindungsgemäßen Ansteuereinrichtung 22 beschrieben werden, wie die Latch-Funktionalität realisiert ist, d. h. wie erreicht werden kann, dass nach einem Lese- oder Schreibvorgang das auf den Bitleitungen liegende Datum bis zum darauffolgenden Zugriff aufrecht erhalten werden kann. Diese Funktionalität wird durch die n-Kanal-Latch-Gruppe 102a und die p-Kanal-Latch-Gruppe 102b realisiert. Nimmt das erste Steuersignal 46 den Wert VDD an, so ist der erste Schaltungsknoten 112 mit VSS verbunden, ist das erste Steuersignal 46 auf dem Potential VSS, ist der erste Schaltungsknoten 112 von VSS getrennt. Äquivalent dazu wird durch Anlegen von VSS an den zweiten Steuersignaleingang 48 der dritte Schaltungsknoten 118 mit VDD verbunden und durch Anlegen des Potentials VDD von diesem getrennt. Durch den zweiten n-Kanal-Transistor 110b und den dritten n-Kanal-Transistor 110c sowie durch den zweiten p-Kanal-Transistor 116b und den dritten p-Kanal-Transistor 116c wird eine Rückkoppelfunktion zwischen der ersten Bitleitung 114a und der zweiten Bitleitung 114b erreicht, die einer Speicherfunktion entspricht, wenn zeitgleich am ersten Steuersignaleingang 46 VDD und am zweiten Steuersignaleingang 48 VSS anliegen. Daher wird die Latch-Funktionalität in dieser Konfiguration durch das Bitleitungspaar aus Bitleitungen 114a und 114b selbst realisiert, die die Konfiguration der zuletzt gelesenen oder geschriebenen Daten aufrechterhält, also zwischen zwei Zugriffen auf eine Speicherzelle entweder im Zustand (0,1) oder im Zustand (1,0) verharrt.
Die Precharge-Funktionalität, also die Tatsache, dass vor einem Lesezugriff die erste Bitleitung 114a und die zweite Bitleitung 114b simultan auf VDD gebracht werden, wird mittels des vierten p-Kanal-Transistors 122a und des fünften p-Kanal-Transistors 122b realisiert. Nimmt der Precharge-Eingang den Wert VSS an, so ist die erste Bitleitung 114a mit der zweiten Bitleitung 114b über den vierten n-Kanal-Transistor 122a und den fünften n-Kanal-Transistor 122b leitend miteinander verbunden. Ebenso ist, falls am Kurzschlusssteuereingang 52 VDD anliegt, die erste Bitleitung 26a mit der zweiten Bitleitung 26b leitend verbunden, was zum einen den Vorladevorgang beschleunigen kann, da ein Ladungsausgleich zwischen der ersten Bitleitung 26a und der zweiten Bitleitung 26b stattfinden kann und zum anderen dazu beträgt, dass am Ende einer Phase der Vorladung beide Bitleitungen in guter Näherung auf gleichem Potential befindlich sind, auch wenn die Einsatzspannungen der n-Kanal-Transistoren 124a und 124b, die die Bitleitung 114a mit der Bitleitung 26a und die Bitleitung 114b mit der Bitleitung 26b verbinden, voneinander abweichen.
Die eben angesprochenen n-Kanal-Transistoren 124a und 124b, die die Verbindung zwischen den Bitleitungen 114a und 26a bzw. den Bitleitungen 114b und 26b herstellen, sorgen dafür, dass die Bitleitungen 26a und 26b nur auf VDD – VTN vorgeladen werden, da über den n-Kanal-Transistoren 124a und 124b jeweils eine n-Kanal-Einsatzspannung VTN abfällt. Dadurch werden auf der ersten Bitleitung 26a und auf der zweiten Bitleitung 26b weniger Ladung und somit weniger Energie umgesetzt, was zudem kürzere Zugriffszeiten zur Folge hat.
Der energiesparende Betriebsmodus (Sleep) kann erfindungsgemäß auf verschiedene Art und Weise realisiert werden. Zum einen ist dies mittels des siebten n-Kanal-Transistors 130a und des achten n-Kanal-Transistors 130b möglich, deren Gateanschlüsse mit dem Energiemoduseingang 44 verbunden sind. Ist am Energiemoduseingang 44 VDD angelegt, werden die Bitleitungen 114a und 114b auf das am Hilfsspannungseingang 42 anliegende Potential gebracht. Dies kann entweder VSS oder vVSS oder irgendein anderes geeignetes Potential sein, das zwischen VSS und VDD liegt.
Alternativ dazu kann der Sleep-Modus mittels des Kurzschlusssteuereingangs 52 aktiviert werden, wenn am Kurzschlusssteuereingang 52 VDD anliegt, so dass durch den Kurzschlusstransistor 128 die erste Bitleitung 26a mit der zweiten Bitleitung 26b verbunden wird, während am Precharge-Eingang 50 VDD anliegt.
Durch den Kurzschluss der ersten Bitleitung 26a mit der zweiten Bitleitung 26b findet ein Ladungsaustausch zwischen der ersten Bitleitung 26a und der zweiten Bitleitung 26b statt und es stellt sich aufgrund von Leckströmen auf der ersten Bitleitung 26a und der zweiten Bitleitung 26b ein Potential ein, das zwischen VDD und VSS liegt.
Erfindungsgemäß kann somit im Sleep-Modus der Leckstrom einer SRAM-Zelle verringert werden. Durch die erfindungsgemäße Ansteuereinrichtung 22 wird der hohe Strom im Sleep-Modus außerordentlich verringert, da der GIDL-Anteil an Leckstrom eines Transistors eine exponentielle Abhängigkeit von der Potentialdifferenz zwischen Gate und Source der betreffenden Transistoren aufweist und erfindungsgemäß die Potentialdifferenz zwischen Gate und Source der Zugriffstransistoren der SRAM-Speicherzellen stark verringert bzw. zu Null gemacht werden kann.
Durch die erfindungsgemäße Ansteuereinrichtung können also im Sleep-Modus Bitleitungen 26a und 26b eines Bitleitungspaares entweder
mit Massepotential VSS, oder
mit virtueller Masse vVSS, oder
mit einem geeigneten anderen zwischen VDD und VSS liegenden Potential leitend verbunden werden,
oder es werden im Sleep-Modus die beiden Bitleitungen jedes Bitleitungspaares miteinander verbunden, ohne dass die Bitleitungen mit irgendeinem festen Potential leitend verbunden werden.
Anhand von 4 soll nun erläutert werden, wie ein Timing, d. h. eine zeitlich definierte Abfolge von Ansteuersignalen, aussehen kann, um die erfindungsgemäße Ansteuereinrichtung 22 so zu betreiben, dass SRAM-Zellen im Sleep-Modus weniger Energie verbrauchen.
Dabei ist anhand von 4 die zeitliche Abfolge von Steuersignalen, wie sie bei einem Schreib- und bei einem Lesezugriff auf eine SRAM-Speicherzelle mittels der erfindungsgemäßen Ansteuereinrichtung 22 erforderlich sind, dargestellt.
4 zeigt dabei auf der x-Achse die Zeit in willkürlichen Einheiten sowie auf der y-Achse die Spannungszustände bzw. Potentiale an den Eingängen des Ein-/Ausgabegeräts 24 und einer erfindungsgemäßen Ansteuereinrichtung 22. Dabei sind von oben nach unten die Signale am Lesesteuereingang 40, am Schreibsteuereingang 38, am ersten Steuersignaleingang 46, am zweiten Steuersignaleingang 48, am Precharge-Eingang 50 und am Kurzschlusssteuereingang 52 dargestellt. Zusätzlich ist der Signalverlauf am Wortleitungseingang 21a (w10) einer SRAM-Zelle dargestellt, auf die der Speicher bzw. der Lesezugriff erfolgen soll.
Dabei sind für jedes einzelne Steuersignal zwei Potentialzustände möglich. Befindet sich das Potential auf oberem Niveau, liegt am betreffenden Eingang das Potential VDD an, befindet sich das Steuerpotential im unteren Niveau, liegt entsprechend VSS am betrachteten Steuereingang an.
Für einen Lesezugriff (Read Access) wird zunächst der erste Steuersignaleingang 46 zum Zeitpunkt 140 (t1) von VDD (High) auf VSS (Low) gesetzt, um zu verhindern, dass Ladung über die n-Kanal-Transistoren 110a–110c abfließen kann, wenn zum Zeitpunkt 142 (t2) der Precharge-Eingang von High nach Low gesetzt und zeitgleich der Kurzschlusssteuereingang 52 von Low nach High gesetzt wird, um die Vorladephase einzuleiten. Zum Zeitpunkt 144 (t3) ist das Vorladen (Precharge) beendet, wobei zu beachten ist, dass eine endliche Zeit benötigt wird, um die beiden Bitleitungen 114a und 114b des Bitleitungspaares auf das hohe Versorgungspotential zu bringen.
Die Vorladephase endet also zum Zeitpunkt 144, an dem der Precharge-Eingang 50 wieder auf High und der Kurzschlusssteuereingang 52 auf Low gesetzt wird. Zu diesem Zeitpunkt befinden sich also beide Bitleitungen 26a und 26b auf dem Potential, VDD-VTN so dass, wenn zu einem Zeitpunkt 146 (t4) der erste Wortleitungseingang 21a auf hohes Potential gesetzt wird, diejenige der Bitleitungen 26a oder 26b auf niedriges Potential gezogen wird, die mit dem auf niedrigem Potential liegenden Knoten der SRAM-Zelle verbunden wird. Dadurch wird also der Zellinhalt der SRAM-Zelle auf die Bitleitungen 26a und 26b kopiert. Außerdem wird etwa zum Zeitpunkt 146 der Lesesteuereingang 40 des Ein-/Ausgabegeräts 24 auf niedriges Potential gesetzt, um die auf den Bitleitungen 26a und 26b und somit auch auf den Bitleitungen 114a und 114b anliegenden Daten am Datenausgang 36 bereitzustellen. Der Lesezyklus endet zum Zeitpunkt 147 durch etwa zeitgleiches Deaktivieren des Lesesteuereingangs 40, des ersten Steuersignaleingangs 46 und der ersten Wortleitung 21a, so dass das gerade gelesene Datum (Potentialzustände an den Schaltungsknoten der SRAM-Zelle) im sogenannten „Latch", d. h. auf den Bitleitungen gehalten wird.
Beim Schreibzugriff (Write Access) wird zunächst zu einem Zeitpunkt 148 (t5) der zweite Steuersignaleingang 48 deaktiviert, d. h. von VSS nach VDD gehoben, um zu verhindern, dass während des folgenden Schreibvorgang Ladung durch die p-Kanal-Transistoren 116a–116c abfließen kann. Unmittelbar danach bzw. gleichzeitig dazu wird durch Aktivieren des Schreibsteuereingangs 38 der Schreibvorgang eingeleitet, bei dem, wie bereits beschrieben, eine der Bitleitungen 26a auf VSS und die jeweils andere Bitleitung auf Potential (VDD-VTN) gebracht wird. Dies kann mit äußerst hoher Geschwindigkeit erfolgen (für moderne Technologien unterhalb von 0,25 μm Strukturgröße innerhalb von Bruchteilen einer Nanosekunde). Dabei kann bereits zu einem Zeitpunkt 150 (t6), der kurz nach dem Zeitpunkt 148 folgt, der zweite Steuersignaleingang 48 wieder aktiviert, d. h. auf VSS geschaltet werden, wodurch ein gegebenenfalls auf dem Potential VDD-VTN liegender Knoten, d. h. eine der Bitleitungen 114a oder 114b, auf vollen Pegel VDD angehoben wird. Zu einem Zeitpunkt 152 (t7) kann nun der Schreibsteuereingang 38 wieder deaktiviert werden, da das geschriebene Datum auf den Bitleitungen 114a und 114b bereits gespeichert ist. Wird also etwa zeitgleich zum Zeitpunkt 152 die erste Wortleitung 21a aktiviert, also auf VDD angehoben, wird das gespeicherte Datum in die entsprechende SRAM-Zelle geschrieben.
Würde gleichzeitig, wie es in 4 angedeutet ist, der Lesesteuereingang 40 aktiviert, d. h. auf VSS abgesenkt, kann das gespeicherte Datum auch auf dem Datenausgang 36 ausgegeben werden, also eine sogenannte „Write through" vom Daten eingang 34 an den Datenausgang 36 realisiert werden. Das Ende eines Schreibvorgangs wird mit dem Deaktivieren der ersten Wortleitung 21a durch Absenken von VDD auf VSS erreicht.
Erfindungsgemäß können also alle für den normalen Betrieb einer SRAM-Zelle notwendigen Funktionalitäten mit einem erfindungsgemäßen Sleep-Modus kombiniert werden, so dass im Normalbetrieb die volle Funktionalität aufrechterhalten wird und so dass im Sleep-Modus die von einer erfindungsgemäßen Ansteuereinrichtung betriebenen SRAM-Zellen nur einen äußerst geringen Energieverbrauch aufweisen. Dies ist darauf zurückzuführen, dass der Leckstrom durch die Zugriffstransistoren, also diejenigen Transistoren, deren Gateanschlüsse mit Wortleitungen 21a und 21b verbunden sind, minimiert werden.
Anhand von 5 wird im Folgenden noch einmal die Abfolge von Schritten beschrieben, die notwendig ist, um das erfindungsgemäße Konzept zum Ansteuern von Speicherzellen anzuwenden, so dass die Speicherzellen im energiesparenden Betriebsmodus nur wenig Energie verbrauchen.
Im Vorbereitungsschritt 160 werden zunächst alle SRAM-Zellen deselektiert, d. h. die Wortleitungen der SRAM-Zellen werden derart angesteuert, dass die Zellen nicht ausgewählt sind.
Im darauffolgenden Ansteuerschritt 162 werden die Potentiale der Bitleitungen derart eingestellt, dass die Potentialdifferenz zwischen den Bitleitungen und den Zugriffstransistoren, die über die Wortleitungen so gesteuert werden, dass einzelne Zellen ausgewählt werden können, so gering ist, dass die SRAM-Zelle im energiesparenden Betriebsmodus eine verringerte durch die Zugriffstransistoren verursachte Verlustleitung aufweist.
Obwohl in den vorhergehenden Ausführungsbeispielen die Zugriffstransistoren grundsätzlich als NMOS-FETs dargestellt sind, so dass im Stand-by-Modus deren Gate auf VSS bzw. auf vVSS liegt und daher die Potentiale der Bitleitungen im energiesparenden Betriebsmodus unterhalb des Versorgungspotentials VDD liegen müssen, um das erfindungsgemäße Konzept zu verwirklichen, ist diese Konstellation zur Implementierung des erfindungsgemäßen Konzepts nicht zwingend erforderlich. Alternativ können beliebige andere Spannungszustände eingestellt werden, die es ermöglichen, eine Potentialdifferenz und einen dadurch verursachten Leckstrom durch Auswahltransistoren zu minimieren. Werden beispielsweise PMOS-Transistoren als Auswahltransistoren verwendet, würden erfindungsgemäß die Potentiale auf den Bitleitungen im Stand-by-Modus erhöht werden, um den Energieverbrauch im Stand-by-Modus zu minimieren.
Die anhand der Figuren beschriebenen Ausführungsbeispiele sind nur exemplarisch zu verstehen, insbesondere kann die anhand von 3 beschriebene Funktionalität des „Latch", des Precharge und des Sleep-Modus auch in unterschiedlichen diskreten Bauelementen implementiert sein. Dadurch kann, wenn beispielsweise der erfindungsgemäße energiesparende Betriebsmodus mittels eines diskreten unabhängigen Bauelements, das zwei Bitleitungsanschlüsse besitzt, verwirklicht ist, ein bestehendes Schaltungsdesign extrem einfach und effizient mittels des neuen erfindungsgemäßen energiesparenden Betriebsmodus erweitert werden.

2a, b: Bitleitungen
4: SRAM-Zelle
6a, b: Inverter
8a, b: Schaltungsknoten
10a: erster Transistor
10b: zweiter Transistor
12: Wortleitung
20a, b: SRAM-Speicherzelle
21a: erster Wortleitungseingang
21b: zweiter Wortleitungseingang
22: Ansteuereinrichtung
24: Ein-/Ausgabegerät
26a, b: Bitleitungen
28: speicherseitiger Bitanschluss
30: systemseitiger Bitanschluss
32a, b: systemseitige Bitleitungen
34: Dateneingang
36: Datenausgang
38: Schreibsteuereingang
40: Lesesteuereingang
42: Hilfsspannungseingang
44: Energiemoduseingang
46: erster Steuersignaleingang
48: zweiter Steuersignaleingang
50: Precharge-Eingang
52: Kurzschlusssteuereingang
54a, b: Inverter
56a, b: Transistor
58a, b: Logikgatter
60: Ausgabeinverter
62: erster Schaltungsknoten
64: zweiter Schaltungsknoten
100: Latch-Transistoren-Gruppe
102a: n-Kanal-Latch-Gruppe
102b: p-Kanal-Latch-Gruppe
104: Sleep-Einheit
106: Precharge-Einheit
110a–c: n-Kanal-Transistor
112: erster Schaltungsknoten
114a, b: Bitleitungen
116a, b: p-Kanal-Transistor
118: zweiter Schaltungsknoten
120: dritter Schaltungsknoten
122a: vierter p-Kanal-Transistor
122b: fünfter p-Kanal-Transistor
124a, b: n-Kanal-Transistor
126: vierter Schaltungsknoten
128: Kurzschlusstransistor
130a: siebter n-Kanal-Transistor
130b: achter n-Kanal-Transistor
132: fünfter Schaltungsknoten
140: Zeitpunkt t1
142: Zeitpunkt t2
144: Zeitpunkt t3
146: Zeitpunkt t4
148: Zeitpunkt t5
150: Zeitpunkt t6
152: Zeitpunkt t7
160: Vorbereitungsschritt
162: Ansteuerschritt

Claims

Ansteuereinrichtung (22) zum Ansteuern einer statischen Speicherzelle (20a, 20b) mit einem ersten Transistor (10a) mit einem mit einer ersten Bitleitung (26a) eines Bitleitungspaares verbundenen Sourceanschluss und mit einem zweiten Transistor (10b) mit einem mit einer zweiten Bitleitung (26b) des Bitleitungspaares verbunden Sourceanschluss, wobei die Ansteuereinrichtung (22) ausgebildet ist, um in einem energiesparenden Betriebsmodus bei einem auf einem unteren Versorgungspotential liegenden Gateanschluss des ersten und des zweiten Transistors die Potentiale auf jeder der Bitleitungen (26a, 26b) des Bitleitungspaares derart einzustellen, dass diese auf einem vorbestimmten Zwischenpotential zwischen dem unteren Versorgungspotential und einem oberen Versorgungspotential liegen.
Ansteuereinrichtung (22) gemäß Anspruch 1, die ausgebildet ist, um in dem energiesparenden Betriebsmodus die Bitleitungen (26a, 26b) des Bitleitungspaares elektrisch leitend miteinander zu verbinden.
Ansteuereinrichtung (22) gemäß einem der vorhergehenden Ansprüche, die ausgebildet ist, um in einem Vorlade-Betriebsmodus die Potentiale auf jeder der Bitleitungen (26a, 26b) des Bitleitungspaares derart einzustellen, dass sie im Wesentlichen einem oberen Versorgungspotential entsprechen.
Ansteuereinrichtung (22) gemäß einem der vorhergehenden Ansprüche, die derart ausgebildet ist, dass ein bei einem ersten Lese- oder Schreibvorgang aus der statischen Speicherzelle (20a, 20b) ausgelesenes oder in die statische Speicherzelle (20a, 20b) geschriebenes Speicherpotential an einem Datenausgang (30) bis zu einem zweiten auf den ersten Lese- oder Schreibvorgang folgenden Lese- oder Schreibvorgang am Datenausgang (30) unverändert aufrecht erhalten wird.
Verfahren zum Ansteuern einer statischen Speicherzelle (20a, 20b) mit einem ersten Transistor (10a) mit einem mit einer ersten Bitleitung (26a) eines Bitleitungspaares verbundenem Sourceanschluss und mit einem zweiten Transistor (10b) mit einem mit einer zweiten Bitleitung (26b) des Bitleitungspaares verbundenen Sourceanschluss mit folgendem Schritt: bei einem auf einem unteren Versorgungspotential liegenden Gateanschluss des ersten und des zweiten Transistors, Einstellen des Potentials auf jeder der Bitleitungen (26a, 26b) des Bitleitungspaares derart, dass diese in einem energiesparenden Betriebsmodus auf einem vorbestimmten Zwischenpotential zwischen dem unteren Versorgungspotential und einem oberen Versorgungspotential liegen.