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HINTERGRUND
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Die vorliegende Erfindung bezieht sich allgemein auf einen Stromerfassungs-Leseverstärker, eine Speicherschaltung, die den Stromerfassungs-Leseverstärker aufweist, und insbesondere auf einen Prozessor, der die Speicherschaltung aufweist, und ein Verfahren zum Verstärken eines Datensignals auf einer Bitleitung.
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Integrierte Schaltungen werden für eine Vielfalt von elektronischen Anwendungen von einfachen Einheiten wie beispielsweise Armbanduhren bis zu äußerst komplexen Computersystemen verwendet. Schaltungen mit geringer Leistungsaufnahme überwiegen immer häufiger infolge des Wunsches nach geringem Stromverbrauch. Insbesondere die Verlustleistung wurde zu einem begrenzenden Faktor bei dem Ziel hin zu Schaltungsausführungen hoher Leistungsfähigkeit (die bei Frequenzen von einem Gigahertz und darüber funktionieren), die mit Technologien im tiefen Sub-Mikrometerbereich hergestellt werden. Ausführungen von Schaltungen mit geringer Leistungsaufnahme werden außerdem bevorzugt, da sie ein geringeres Stromversorgungsrauschen aufweisen und eine bessere Toleranz in Bezug auf Herstellungsschwankungen bereitstellen. Des Weiteren verlangen Benutzer größere und schnellere Speicher, wodurch sich der Stromverbrauch erhöht.
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Bei einer Halbleiter-Speichereinheit wie beispielsweise einem dynamischen Direktzugriffsspeicher (DRAM) oder einem statischen Direktzugriffsspeicher (SRAM) durchlaufen Daten, die in einer Leseoperation gelesen werden, nacheinander eine Vielzahl von Leseverstärkern und werden anschließend ausgegeben. Da eine Speicherzelle nur ein niedriges Treibersignal zur Verfügung stellen kann, wird das Datensignal durch einen oder mehrere Bitleitungs-Leseverstärker verstärkt, bis es schließlich den Speicherausgang erreicht.
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Neuere Trends lassen ein Ansteigen der Integrationsdichte von Halbleiter-Speichereinheiten und eine Verringerung ihrer Spannung erkennen. Ein Ansteigen der Dichte hat ein Ansteigen der Lastkapazität über Datenleitungen zur Folge, wodurch sich die Lesegeschwindigkeit der Speichereinheit vermindert.
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Um dieses Problem anzugehen, wird in der US-Patentanmeldung 2011/0069568 A1 eine Halbleiter-Speichereinheit vorgeschlagen, die eine Mehrzahl von Speicherzellenarray-Blöcken, einen Bitleitungs-Leseverstärker, einen lokalen Leseverstärker, der so gesteuert werden kann, dass er ein- oder ausgeschaltet wird, einen Daten-Leseverstärker und eine Steuereinheit enthält.
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Wenn sich die Technologie weiterentwickelt und den 14-Nanometer-Halbleitereinheit-Herstellungsknoten erreicht, sind möglicherweise weitere Verbesserungen beim Stromverbrauch erwünscht.
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KURZDARSTELLUNG
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Zusätzliche Aspekte und/oder Vorteile werden teilweise in der nachfolgenden Beschreibung dargestellt und werden teilweise aus der Beschreibung deutlich oder können durch Realisieren der Erfindung erkannt werden.
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Gemäß einem Aspekt bezieht sich die vorliegende Erfindung auf Stromerfassungs-Leseverstärker zum Verwenden als Leseverstärker in einer Speicheranordnung von Speicherzellengruppen, wobei alle Zellen der Speicherzellengruppen wenigstens einen Leseanschluss enthalten, der durch eine Bitleitung mit einem Leseverstärker verbunden ist, und wobei die Leseverstärker mit einem Datenausgang verbunden sind. Der Stromerfassungs-Leseverstärker enthält einen Spannungsregler, um eine Bitleitungsspannung auf einem konstanten Wert zu halten, der geringer als die Spannung der Stromversorgung und größer als der Wert der Masse ist, eine Messschaltung zum Erkennen eines hohen Stromwerts (high current value) und eines niedrigen Stromwerts (low current value) in einem Eingangssignal und einen Generator zum Erzeugen eines Ausgangssignals mit einem hohen Spannungswert (high voltage value), wenn der Eingang mit einem hohen Stromwert erkannt wird, und zum Erzeugen eines Ausgangssignals mit einem niedrigen Spannungswert (low voltage value), wenn der Wert mit einem niedrigen Stromwert erkannt wird.
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Ein Vorteil der beispielhaften Ausführungsform ermöglicht eine Verringerung der Spannungshübe, die auf der Bitleitung auftreten, daher fließt über die Kapazitäten ein geringerer Strom ab. Des Weiteren kann der Strom, der dem Inhalt einer SRAM-Zelle entspricht, durch Umsetzen der beispielhaften Ausführungsform besonders schnell erkannt werden.
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KURZBESCHREIBUNG DER ZEICHNUNGEN
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Die oben genannten und weitere Aspekte, Merkmale und Vorteile von einigen beispielhaften Ausführungsformen der vorliegenden Erfindung werden aus der folgenden Beschreibung deutlicher, die in Verbindung mit den beigefügten Zeichnungen erfolgt, in denen:
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1 eine Speicherschaltung unter Verwendung eines Spannungs-Leseschemas zeigt,
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2 den zeitlichen Verlauf einer globalen Bitleitungsspannung in einem Spannungs-Erfassungsschema zeigt,
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3 eine Speicherschaltung unter Verwendung eines Strom-Leseschemas zeigt,
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4 eine Speicherschaltung unter Verwendung eines Stromerfassungs-Leseverstärkers zeigt
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die 5A und 5B einen Vergleich eines Spannungs-Leseschemas bzw. eines Strom-Leseschemas zeigen,
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6 einen Stromerfassungs-Leseverstärker zeigt,
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7 einen Stromsensor zeigt,
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8 Kennwerte des Stromsensors von 7 zeigt,
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9 den mittleren Stromverbrauch als Funktion der Anzahl der SRAM-Einträge zeigt, und
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10 den Substrat-Flächenverbrauch veranschaulicht.
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GENAUE BESCHREIBUNG
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Die folgende Beschreibung unter Bezugnahme auf die beigefügten Zeichnungen wird zur Unterstützung bei einem umfassenden Verstehen von beispielhaften Ausführungsformen der Erfindung bereitgestellt, die durch die Ansprüche und deren Ersetzungen definiert ist. Sie enthält zahlreiche spezifische Einzelheiten, um dieses Verstehen zu unterstützen, sie sollten jedoch lediglich als beispielhaft betrachtet werden. Daher werden Fachleute erkennen, dass zahlreiche Änderungen und Modifikationen an den hier beschriebenen Ausführungsformen ausgeführt werden können, ohne vom inhaltlichen Umfang und gedanklichen Wesensgehalt der Erfindung abzuweichen. Außerdem können Beschreibungen von bekannten Funktionen und Konstruktionen zur Anschaulichkeit und Übersichtlichkeit weggelassen werden.
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Die Ausdrücke und Wörter, die in der folgenden Beschreibung und den Ansprüchen verwenden werden, sind nicht auf ihre bibliografischen Bedeutungen beschränkt, sondern werden von dem Erfinder lediglich verwendet, um ein klares und konsistentes Verständnis der Erfindung zu ermöglichen. Es sollte deswegen für Fachleute klar sein, dass die folgende Beschreibung von beispielhaften Ausführungsformen der vorliegenden Erfindung lediglich für Erläuterungszwecke und nicht für den Zweck des Beschränkens der Erfindung bereitgestellt wird, die durch die angefügten Ansprüche und deren Ersetzungen definiert ist.
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Es sollte klar sein, dass die Singularformen „ein“ und „der/die/das“ die Pluralentsprechungen enthalten, sofern im Kontext nicht ausdrücklich anders festgelegt. Daher schließt beispielsweise eine Bezugnahme auf eine „Komponentenoberfläche“ die Bezugnahme auf eine oder mehrere derartige Oberflächen ein.
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Es erfolgt nun eine genaue Bezugnahme auf die Ausführungsformen der vorliegenden Erfindung, deren Beispiele in den beigefügten Zeichnungen dargestellt sind, in denen gleiche Bezugszeichen durchgehend ähnliche Elemente bezeichnen.
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1 zeigt eine vereinfachte elektronische Schaltung 101, insbesondere eine Speicherschaltung zum Lesen des Inhalts von Zellen eines statischen Direktzugriffsspeichers (SRAM), die unter Verwendung eines Spannungs-Leseschemas mit einer globalen Bitleitung verbunden sind. Mehrere einzelne SRAM-Zellen, eine Speicherzellengruppe, sind über lokale Leseverstärker mit einer globalen Bitleitung 102 verbunden. Beispielweise können zweiunddreißig SRAM-Zellen SC1 bis SC32 über lokale Bitleitungen mit einem ersten lokalen Leseverstärker LE verbunden sein, der seinerseits mit der globalen Bitleitung 102 verbunden ist. Insgesamt vier lokale Leseverstärker LE1 bis LE4 können mit der globalen Bitleitung 102 verbunden sein, so dass viermal zweiunddreißig SRAM-Zellen, zum Beispiel eine Speicheranordnung aus vier Speicherzellengruppen, die jeweils zweiunddreißig Speicherzellen aufweisen, mit der globalen Bitleitung 102 (indirekt) elektrisch verbunden sind.
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Die elektronische Schaltung weist eine Vorladeschaltung 103 zum Vorladen der globalen Bitleitung 102 auf. Die Vorladeschaltung 103 enthält einen Feldeffekttransistor (FET) 104, dessen Source-Anschluss mit der Versorgungsspannung VDD verbunden ist und dessen Drain-Anschluss mit der globalen Bitleitung 102 verbunden ist. Ein Vorladesignal, das an dem Gate-Anschluss des FET 104 anliegt, kann zum Vorladen der globalen Bitleitung im Wesentlichen auf die Versorgungsspannung VDD verwendet werden. Bei der beispielhaften elektronischen Schaltung 101 von 1 handelt es sich bei dem FET 104 um einen PFET, wobei jedoch ein NFET mit einem invertierten Vorladesignal ebenfalls verwendet werden kann.
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Die Vorladeschaltung 103 kann ferner eine Einheit zur Kompensation von Leckströmen 105 enthalten. Die Einheit zur Kompensation von Leckströmen 105 kann geringe Leckströme kompensieren. Die Einheit zur Kompensation von Leckströmen 105 hält des Weiteren die globale Bitleitung 102 im Wesentlichen auf dem Spannungswert VDD, wenn die globale Bitleitung 102 nicht direkt mit VDD verbunden ist, d.h., wenn der Feldeffekttransistor 104 nichtleitend ist. Die globale Bitleitung 102 (und die lokalen Bitleitungen) können eine nennenswerte Kapazität 106 darstellen.
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2 zeigt den Verlauf einer Spannung V einer globalen Bitleitung über der Zeit t (gestrichelte Linien). Bevor der Inhalt der SRAM-Zellen gelesen wird, wird die globale Bitleitung 102 durch Schalten des Vorladesignals von einem hohen Wert auf einen niedrigen Wert vorgeladen (durchgehende Linie). Die globale Bitleitung 102 nimmt nicht sofort einen hohen Spannungswert ein, sondern zeigt ein deutliches Ladeverhalten eines Kondensators. Nach dem Vorladen der globalen Bitleitung 102 kehrt das Vorladesignal zum hohen Wert zurück, und der Inhalt der SRAM-Zellen wird gelesen, die mit der globalen Bitleitung verbunden sind. Ein Zurückkehren der globalen Bitleitung auf null zeigt an, dass ein logischer Wert „1“ in der gelesenen SRAM-Zelle bzw. in den gelesenen SRAM-Zellen gespeichert ist, wohingegen eine globale Bitleitung, die im Wesentlichen auf VDD bleibt, einem logischen Wert „0“ entspricht, der in den gelesenen SRAM-Zellen gespeichert ist.
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Vorladen der globalen und lokalen Bitleitungen 102 im Wesentlichen auf VDD kann einen beträchtlichen Leistungsverbrauch bedeuten. Des Weiteren kann ein gleichzeitiges Umschalten von vielen SRAM-Kernen hohe Spitzenwerte des Einschwingstroms erzeugen.
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3 zeigt eine weitere elektronische Schaltung 301 zum Lesen der Inhalte von SRAM-Zellen SC1 bis SCn unter Verwendung eines Stromerfassungsschemas. Die SRAM-Zellen SC1 bis SCn sind ohne zwischengeschaltete lokale Bitleitungen und/oder lokale Verstärker mit der Bitleitung 302 verbunden.
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Ein Stromerfassungs-Leseverstärker 304 ist zum Erfassen des Stroms vorgesehen, der in der Bitleitung fließt. Im Vergleich zu der elektronischen Schaltung 101, die in 1 gezeigt ist, kann die Bitleitungs-Hierarchie entfallen. Infolge des nahezu konstanten Bitleitungs-Spannungswerts während des Erfassens hat die Kapazität 303 der Bitleitung keinen wesentlichen Einfluss auf den Stromverbrauch. Aufgrund des nahezu konstanten Bitleitungs-Spannungswerts während des Erfassens wirkt sich die Kapazität im Vergleich zu der elektronischen Schaltung 201, die in 2 gezeigt ist, geringer aus.
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In 4 ist eine elektronische Schaltung 401 zum Lesen des Inhalts einer SRAM-Zelle 402 unter Verwendung eines Stromerfassungs-Leseverstärkers 403 gezeigt.
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Bei der SRAM-Zelle 402 kann es sich um eine 8T-SRAM-Zelle handeln. Eine 8T-SRAM-Zelle ist so aufgebaut, dass sie acht FETs enthält. Zwei FETs werden jeweils für die Inverter der SRAM-Zelle 402 und zwei weitere FETs zum Lesen des Inhalts der SRAM-Zelle 402 verwendet. Insbesondere kann der Inhalt der SRAM-Zelle 402 gelesen werden, indem ein Signal an die Wortleitung 404 angelegt wird. Die Transistoren zum Beschreiben der SRAM-Zelle 402 sind in 4 nicht gezeigt.
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Zwar bezieht sich 4 auf eine 8T-SRAM-Zelle, die Offenbarung ist jedoch nicht auf 8T-SRAM-Zellen beschränkt. Insbesondere kann im Wesentlichen dieselbe elektronische Schaltung ebenfalls zum Lesen des Inhalts von 6T-SRAM-Zellen verwendet werden.
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Wenn die SRAM-Zelle 402 über die Wortleitung 404 angesprochen wird, kann der Inhalt der SRAM-Zelle 402 durch das elektrische Verhalten der Bitleitung 405 ermittelt werden. Wenn die Bitleitung 405 auf eine Spannung oberhalb Masse gezogen wird und die ausgewählte SRAM-Zelle 402 einen logischen Wert „1“ speichert, fließt ein Strom von der Bitleitung 405 zur Masse über die beiden Transistoren zum Lesen des Inhalts der SRAM-Zelle 402.
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Der Stromerfassungs-Leseverstärker 403 kann einen Spannungsregler in Form einer Spannungsquelle 408 zum Festklemmen der Bitleitungsspannung 410 aufweisen. Darüber hinaus kann eine Messschaltung beispielsweise einen Stromdetektor 407 aufweisen, der zum Erkennen eines Stroms vorgesehen ist, der von der Bitleitung 405 zur Masse fließt. Der Stromdetektor 407 der Messschaltung erkennt, ob es sich bei dem Strom am Eingang um einen Eingangsstrom mit einem hohen Wert oder einen Eingangsstrom mit einem niedrigen Wert handelt. Ein Generator, zum Beispiel ein Verstärker 409, gibt ein Ausgangssignal mit einem hohen Spannungswert oder ein Ausgangssignal mit einem niedrigen Spanungswert in Abhängigkeit vom Eingangsstrom aus, der von dem Stromdetektor 407 der Messschaltung erkannt wird. Die Ausgabe des Stromdetektors 407 kann durch einen Verstärker 409 verstärkt und als ein Spannungssignal 411 bereitgestellt werden.
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Auf der Bitleitung 405 tritt im Wesentlichen keine Spannungsschwankung auf, ihre Kapazität 406 führt zu keinem nennenswerten Leistungsverbrauch. Des Weiteren kann der Strom, der dem Inhalt der SRAM-Zelle 402 entspricht, besonders rasch erkannt werden.
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5A zeigt den qualitativen Verlauf der Wortleitungsspannung (gepunktete Linie), der Bitleitungsspannung (gestrichelte Linie) und der Ausgangsspannung (durchgehende Linie) für ein Stromerfassungsschema beispielsweise unter Verwendung eines Stromerfassungsschemas (untere Darstellung) im Vergleich zu einem Spannungserfassungsschema (obere Darstellung) bei einer SRAM-Zelle, die einen logischen Wert „1“ speichert.
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Wie oben beschrieben ist beim Verwenden eines Spannungserfassungsschemas ein Vorladen erforderlich. Dementsprechend steigt die Bitleitungsspannung auf eine Spannung nahe VDD an, schon bevor der Inhalt der SRAM-Zelle durch Anlegen eines Wortleitungssignals gelesen wird. Das Anlegen des Wortleitungssignals an eine SRAM-Zelle, die einen logischen Wert „1“ speichert, führt zum Entladen der Bitleitung, die auf den Massewert abfällt. Daher bewirkt jedes Auslesen einer SRAM-Zelle einen deutlichen Spannungshub VV auf der Bitleitung.
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5B zeigt ein Stromerfassungsschema, bei dem die Bitleitung auf einem im Wesentlichen konstanten Spannungswert gehalten wird und kein Vorladen erforderlich ist. Wenn eine eine „1“-speichernde SRAM-Zelle, die mit der Bitleitung verbunden ist, durch ein entsprechendes Wortleitungssignal angesprochen wird, fließt ein Strom von der Bitleitung zur Masse. Dieser Strom wird von einem Stromdetektor erkannt und als Ausgangsspannung zur weiteren Verarbeitung übertragen. Die Bitleitung, die auf einem im Wesentlichen konstanten Spannungswert gehalten wird, erfährt lediglich einen geringen Spannungshub VC.
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Des Weiteren kann ein gleichzeitiges Vorladen von mehreren Bitleitungen zu hohen Spitzenströmen führen. Hohe Spitzenströme können über die Lebensdauer der elektronischen Schaltung zur Funktionsuntüchtigkeit von Leitungen führen. Darüber hinaus können hohe Spitzenströme einen hohen Grad der Entkopplung erforderlich machen, um die Stabilität der Versorgungsschienen aufrechtzuerhalten, insbesondere zum Aufrechterhalten der Spannung der Versorgungsschienen.
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Bei einem Stromerfassungsschema fließt lediglich der Signalstrom, und die Spitzenströme können um mehr als 50 Prozent kleiner sein, wobei ein Wert von 65 Prozent noch mehr vorzuziehen wäre.
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6 zeigt einen Stromerfassungs-Leseverstärker 613 genauer. Der Stromerfassungs-Leseverstärker 613 weist einen Stromsensor 610 zum Einstellen der Bitleitungsspannung und Erfassen des Stroms, einen Strom/Spannungs-Umsetzer 611 und einen Ausgabe-Zwischenspeicher 612 zum Speichern des Ausgangswerts auf.
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Der Stromerfassungs-Leseverstärker 613 enthält eine erste Rücksetzschaltung mit beispielsweise einem ersten Rücksetzeingang 605 und eine zweite Rücksetzschaltung, die beispielsweise einen zweiten Rücksetzeingang 607 und einen dritten Rücksetzeingang 609 enthält, die ein entsprechendes Rücksetzsignal empfangen können, um den Stromerfassungs-Leseverstärker 613 in einen definierten Zustand zu versetzen. Das Rücksetzsignal für den ersten Rücksetzeingang 605 muss möglicherweise als ein invertiertes Signal bereitgestellt werden.
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Die Bitleitung ist mit dem Eingang 606 des Stromsensors 610 verbunden. Eine erste Einstellschaltung kann vorgesehen sein, um den konstanten Spannungswert, beispielsweise die Vorspannung der Bitleitungsspannung, einzustellen. Der Eingang 602 des Transistors NFET1 kann z.B. verwendet werden, um die Vorspannung der Bitleitungsspannung einzustellen. Zwei weitere Eingänge 601 und 604, die mit den Transistoren PFET1, NFET2 und NFET4 verbunden sind, können vorgesehen sein, um den Arbeitspunkt des Stromsensors und des Strom/Spannung-Umsetzers 611 festzulegen. Das ermöglicht ein Kompensieren des Leckstroms und des Vorstroms, der zum Einstellen der Vorspannung der Bitleitung erforderlich ist. Demzufolge können die Eingänge 601 und 604 als zweite und dritte Einstellschaltungen betrachtet werden, um beispielsweise eine Unabhängigkeit von Leckströmen und den Arbeitspunkt der Messschaltung bzw. des Stromsensors 610 einzustellen.
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Wenn ein Lesestrom durch die Bitleitung fließt, der den Gate-Anschluss des Transistors PFET4 steuert, wird der Spannungswert am Punkt 615 zu VDD, was einem logischen Wert „1“ angibt, der in der bzw. den SRAM-Zellen gespeichert ist
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Der logische Wert „1“ wird lediglich zu dem Ausgabe-Zwischenspeicher 612 übertragen, wenn an dem Eingang 603 ein Signal bereitgestellt wird, das den Ausgabe-Zwischenspeicher 612 freigibt. Der Eingang 603 des Ausgabe-Zwischenspeichers 612 kann beispielsweise mit demselben (oder invertierten) Wortleitungssignal zum Lesen der SRAM-Zelle aktiviert werden. Demzufolge kann der Eingang 603 als eine Konfigurationsschaltung zum Freigeben oder Sperren der Messschaltung wirken.
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Der logische Wert „1“ wird in dem Ausgabe-Zwischenspeicher 612 gespeichert und kann zur Weiterverarbeitung von dem invertierten Ausgang 608 des Zwischenspeichers bereitgestellt werden. Demzufolge wirkt der Ausgabe-Zwischenspeicher 612 als eine Speicherschaltung und speichert das Ausgangssignal von dem Generator.
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Der Lesezyklus kann mit einem positiven Impuls (high pulse) an den Eingängen 607 und 609 und einem entsprechenden negativen Impuls (low pulse) am Eingang 605 beginnen. Der Impuls schaltet NFET5 ein und PFET8 aus, wodurch der Ausgang 608 auf VDD initialisiert wird. Der Impuls am Eingang 605 schaltet PFET3 ein und initialisiert den Spannungswert bei 614 auf VDD. Nach der Rücksetzphase geht der Eingang 603 von HIGH auf LOW, um PFET5 einzuschalten. Das gibt den Strom/Spannung-Umsetzer 611 frei. Das invertierte Wortleitungssignal kann für diesen Zweck an den Eingang 603 angelegt werden.
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Bei dem NFET4 handelt es sich um eine Stromsenke, und der Eingang 604 definiert den maximalen Strom, der möglicherweise durch NFET4 fließt. Ired, der Strom, der in die SRAM-Zelle fließt (siehe 7), ist „0“. Dementsprechend ist der Strom durch PFET4 „0“, und NFET4 hält den Spannungswert bei 617 auf Masse. Wenn der Inhalt der SRAM-Zelle „1“ ist, ist der Strom durch PFET2 größer als der maximale Strom durch NFET2, und der Spannungswert an 617 steigt auf VDD.
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Wenn die Spannung an 617 die Schaltschwelle des Inverters INV erreicht, wird die positive Rückführungsschleife des Ausgabe-Zwischenspeichers 612 freigegeben.
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Wenn der Spannungswert an 617 ansteigt, geht der Ausgang 608 auf Masse, wodurch NFET3 aus- und PFET7 eingeschaltet werden.
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Schließlich geht der Spannungswert an 603 wieder auf HIGH, wodurch PFET5 ausgeschaltet wird. Der Spannungswert an 617 und an dem Ausgang 608 wird zwischengespeichert, bis der nächste Lesezyklus beginnt.
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Der Stromerfassungs-Leseverstärker gemäß 6 kann Ausführungen mit Mehrfach-Leseanschluss (≥ 2) mit 8T-SRAM-Zellen ermöglichen, wenn zusätzliche Leseanschluss-Transistoren angefügt werden, und Ausführungen mit Zweifach-Leseanschluss unter Verwendung von 6T-SRAM-Zellen. Insbesondere eine Ausführungen mit Zweifach-Leseanschluss kann mit üblichen 6T-SRAM-Zellen umgesetzt werden. Üblicherweise müssen beide Bitleitungen einer 6T-SRAM-Zelle bei einem Differenzspannungs-Erfassungsverstärker ausgewertet werden. Bei einem Stromerfassungs-Leseverstärker gemäß der vorliegenden Offenbarung kann es möglich sein, den Inhalt der 6T-SRAM-Zelle zu lesen, indem lediglich eine Bitleitung ausgewertet wird. Demzufolge kann eine Ausführung mit Zweifach-Leseanschluss möglich sein, bei dem jede Bitleitung mit einem unabhängigen Stromlese-Erfassungsverstärker versehen ist. Die 6T-SRAM-Zelle kann mit zwei unabhängigen Wortleitungen für die beiden Stromlese-Erfassungsverstärker ausgestattet sein. Insbesondere die Ausführung mit Zweifach-Leseanschluss kann das Einhalten der Betriebsfrequenz des SRAM-Kerns ermöglichen. Die Betriebsfrequenz kann über 1 GHz, insbesondere über 3 GHz liegen. Der SRAM-Kern kann beispielsweise bei 4 GHz betrieben werden
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7 zeigt einen Stromsensor, der mit einer Bitleitung verbunden ist. Wenigstens eine SRAM-Zelle 720 ist mit der Bitleitung verbunden. Eine Wortleitung 721 kann zum Lesen des Inhalts der SRAM-Zelle 720 verwendet werden. Wenn die SRAM-Zelle 720 einen logischen Wert „1“ speichert, fließt ein Strom Iread von der Bitleitung zur Masse durch die Lesetransistoren der SRAM-Zelle 720. Zwangsläufig wird der Strom Iread um einen Leckstrom Ileak vergrößert.
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Zum Einstellen der Bitleitungs-Vorspannung muss ein Strom Ibias durch den NFET7 fließen. Daher handelt es sich bei dem erfassten Strom Isense um die Summe aus Iread, Ileak und Ibias.
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Eingänge 701, 702, 703 werden zum Einstellen der Arbeitspunkte der Transistoren PFET8, NFET7 und NFET8 verwendet. Das ermöglicht einerseits ein Einstellen der Vorspannung der Bitleitung. Andererseits kann sichergestellt werden, dass nur dann ein Strom über den Ausgang 722 übertragen wird, wenn ein Strom Iread durch die Lesetransistoren der SRAM-Zelle 720 fließt. Es kann insbesondere vermieden werden, dass ein Strom Ileak fälschlicherweise wie ein Strom Iread wirkt.
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PFET8 kann als Stromquelle dienen, und die Spannung an seinem Eingang 701 kann den maximalen Strom definieren, der durch PFET8 fließt. NFET7 kann als ein Source-Folger dienen. Der Eingang 702 des NFET7 kann die Vorspannung der Bitleitung definieren. Die Bitleitung ist mit dem Source-Anschluss des NFET7 verbunden. NFET8 dient als eine Stromsenke, und der Spannungswert bei 703 definiert den kleinen Konstantstrom Ibias. Ibias kann zum Einstellen von VGS, NFET7 auf einen definierten Wert dienen. Die Stromschwelle des Stromerfassungs-Leseverstärkers kann durch den Eingang 701 eingestellt werden. Wenn Isense kleiner als IPFET9, max ist, ist die Spannung VPFET9 nahe VDD. Wenn Isense Imax, PFET9 erreicht, fällt die Spannung VPFET9 ab und schaltet PFET9 ein, wobei PFET9 den Strom bereitstellt, der erforderlich ist, um die Bitleitungsspannung auf der Vorspannung zu halten. Der Gleichgewichtsstrom Iread wird zum PFET10 gespiegelt. Bei dem Drain-Anschluss des PFET10 handelt es sich um den Stromausgang des Stromsensors, der am Ausgang 722 bereitgestellt wird.
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8 zeigt in der oberen Darstellung ein Beispiel des Verlaufs von Isense in Reaktion auf VD, PFET8. Die Impedanz wechselt von rDS, lin zu rDS, sat, wenn Isense ITH übersteigt. ITH kann über VGS, PFET8 eingestellt werden, indem beispielsweise eine geeignete Spannung an den Eingang 701 angelegt wird.
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In der unteren Darstellung ist VPFET9 als Funktion von Isense gezeichnet. Wenn (VDD – VPFET9) VTH, PFET9 erreicht, werden der Transistor PFET9 und der Transistor PFET10 eingeschaltet, und am Ausgang 722 wird ein Strom bereitgestellt, der einen logischen Wert „1“ angibt, der in der SRAM-Zelle gespeichert ist.
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9 zeigt den mittleren Stromverbrauch A als Funktion der Anzahl von SRAM-Einträgen für ein Spannungserfassungsschema (gestrichelte Linie) und ein Stromerfassungs-Leseschema (durchgehende Linie) gemäß einer Ausführungsform.
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Wenn die Anzahl von SRAM-Einträgen n1 = 64 Wörter beträgt, kann der mittlere Stromverbrauch von mehr als 40 µA auf etwa 30 µA, d.h. um näherungsweise 29 Prozent verringert werden. Wenn die Anzahl von SRAM-Einträgen n2 = 128 Wörter beträgt, kann der mittlere Stromverbrauch von mehr als 40 µA auf etwas mehr als 30 µA, d.h. um näherungsweise 39 Prozent verringert werden. Wenn die Anzahl von SRAM-Einträgen n3 = 256 Wörter beträgt, kann der mittlere Stromverbrauch von etwas weniger als 70 µA auf etwas mehr als 30 µA, d.h. um näherungsweise 53 Prozent verringert werden. Je größer die Anzahl von SRAM-Einträgen ist, desto stärker kann die Bitleitungs-Leseleistung verringert werden. Die Bitleitungsleistung kann von der Größe des SRAM-Kerns nahezu unabhängig sein. Demzufolge kann ein Stromerfassungsschema für große dichte SRAM-Kerne interessant sein.
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In 10 wird die Substratfläche, die für einen SRAM-Kern unter Verwendung eines Stromerfassungs-Leseschemas (1001) erforderlich ist, mit einem SRAM-Kern unter Verwendung eines hierarchischen Spannungserfassungs-Leseschemas (1002) verglichen. Die Abmessung L kann beispielsweise 10 µm betragen. Die einzelnen SRAM-Zellen des verwendeten SRAM-Kerns können als ein homogener, beispielsweise (128 × 4)-Bit-Block von SRAM-Zellen (horizontale Linien) angeordnet sein, wenn ein Stromerfassungs-Leseschema bereitgestellt wird. Wenn ein hierarchisches Spannungserfassungs-Leseschema (1002) angewendet werden soll, können lokale Leseverstärker (karierte Fläche) im Bereich des SRAM-Kerns erforderlich sein, um ein ordnungsgemäßes Lesen der SRAM-Zellen bei der geforderten Leistungsfähigkeit sicherzustellen. Ein lokaler Leseverstärker kann beispielsweise 32 SRAM-Zellen versorgen.
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Beim Umsetzen von lokalen Leseverstärkern müssen möglicherweise andere Layout-Regeln beachtet werden als bei SRAM-Zellen. Es können beispielsweise größere Sicherheitsabstände für die Exposition erforderlich sein. Demzufolge können Grenzflächenzellen (schwach punktiert) an der Grenzfläche zwischen den SRAM-Zellen und den lokalen Leseverstärkern erforderlich sin, was zu einem zusätzlichen Flächenverbrauch führt. Das Vermeiden von zusätzlichen Grenzflächenzellen kann die Ausbeute und/oder die Leistungsfähigkeit des SRAM-Kerns verbessern.
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Das Verwenden eines Stromerfassungs-Leseschemas anstelle eines Spanungserfassungs-Leseschemas kann die Dichte der SRAM-Zellen eines SRAM-Kerns, d.h. die Anzahl von SRAM-Zellen auf dem Substrat für eine vorgegebene Flächeneinheit, um mehr als 15 Prozent vergrößern, vorzugsweise um mehr als 20 Prozent, wenn der SRAM-Kern auf 8T-SRAM-Zellen beruht, um vorzugsweise mehr als 25 Prozent, vorzugsweise mehr als 30 Prozent, vorzugsweise mehr als 35 Prozent, wenn der SRAM-Kern auf 6T-SRAM-Zellen beruht.
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Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Erfindung wurden für Zwecke der Veranschaulichung dargestellt, sie sollen jedoch nicht erschöpfend sein oder auf die offenbarten Ausführungsformen beschränken. Viele Modifikationen und Variationen werden für Fachleute erkennbar sein, ohne vom inhaltlichen Umfang und gedanklichen Wesensgehalt der beschriebenen Ausführungsform abzuweichen. Die hier verwendete Terminologie wurde gewählt, um die Grundgedanken der Ausführungsformen, die praktische Anwendung oder technische Verbesserung gegenüber vorhandenen Technologien am besten zu erläutern oder um Fachleute zu befähigen, die offenbarten Ausführungsformen zu verstehen.
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Zwar wurde die Erfindung unter Bezugnahme auf bestimmte beispielhafte Ausführungsformen gezeigt und beschrieben, für Fachleute sollte jedoch klar sein, dass verschiedene Änderungen an Form und Einzelheiten ausgeführt werden können, ohne vom inhaltlichen Umfang und gedanklichen Wesensgehalt der vorliegenden Erfindung abzuweichen, die durch die angefügten Ansprüche und deren Ersetzungen definiert ist.
