CN108028057B - 用于sram应用的单端位线电流读出放大器 - Google Patents

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Abstract

用于SRAM应用的单端位线电流检测放大器本发明涉及用作存储器单元组的存储器布置中的读出放大器的电流感测读出放大器，其中在每个存储器单元组中，单元包括至少一个通过位线连接到读出放大器的读出端口，并且其中所述读放大器连接到数据输出。电流感测读出放大器包括电压调节器，以将位线电压保持在电源电压以下和地之上的恒定电压电平；测量电路，用于检测输入信号中的高电流值和低电流值；以及发生器在检测到高电流值输入时产生高电压电平输出信号，并且当检测到低电流电平值时产生低电压电平输出信号。

Description

用于SRAM应用的单端位线电流读出放大器
背景技术
本发明一般的涉及电流感测读出放大器，包括所述电流感测读出放大器的存储器电路，并且更为具体的涉及包括存储器电路的处理器以及用于在位线上放大数据信号的方法。
集成电路用于各种电子应用，从简单的设备(如手表)到最复杂的计算机系统。由于希望降低功耗，低功率电路变得越来越普遍。尤其是，功耗已成为深亚微米技术制造的高性能电路设计(工作频率为1千兆赫及以上)成品率的限制因素。低功率设计也是优选的，因为它们表现出较小的电源噪声，并且在制造变化方面提供更好的容差。而且，用户要求更大更快的存储器，这增加了功耗。
在诸如动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)的半导体存储器件中，在读出操作中读出的数据顺序地经过多个读出放大器并随后被输出。由于存储单元具有低信号驱动能力，所以数据信号被一个或多个位线读放大器放大，直到它最终到达存储器输出。
近来的趋势已经看到半导体存储器件的集成密度增加并且其电压降低。密度的增加导致数据线上的负载电容增加，降低了存储器件的读出速度。为了解决这个问题，US2011/0069568A1提出了一种半导体存储器件，其包括多个存储器单元阵列块，位线读出放大器，可被控制为导通或截止的本地读出放大器，数据读出放大器，和一个控制器。
随着技术的进步和接近14纳米半导体器件制造节点，功耗的进一步提高可能是可取的。
发明内容
将在下面的描述中部分地阐述另外的方面和/或优点，并且通过描述而将部分地清楚，或者可以通过实践本发明而了解。
根据一个方面，本发明涉及一种电流感测读出放大器，其用作存储器单元组的存储器布置中的读出放大器，其中在每一个存储器单元组中，单元包括通过以下方式连接到读出放大器的至少一个读出端口：位线，并且其中所述读放大器连接到数据输出端。电流感测读出放大器包括电压调节器，以将位线电压保持在电源电压以下且高于地的恒定电压电平；测量电路，用于检测输入信号中的高电流值和低电流值；以及发生器，用于在检测到高电流值输入时产生高电压电平输出信号，并且当检测到低电流电平值时产生低电压电平输出信号。
示例性实施例的优点允许减少在位线上发生的电压摆动，因此电容具有较低的功耗。此外，通过实施示例性实施例，可以特别快地检测到与SRAM单元的内容对应的电流。
附图说明
从以下结合附图的描述中，本发明的某些示例性实施例的以上和其他方面、特征以及优点将变得更加明显，其中：
图1示出了使用电压读出方案的存储器电路,
图2示出了在电压感测方案中随时间的全局位线电压的发展,
图3示出了使用电流读出方案的存储器电路,
图4示出了使用电流感测读出放大器的存储器电路,
图5A和5B分别示出了电压读出方案和电流读出方案的比较,
图6示出了电流感测读出放大器,
图7显示了一个电流传感器,
图8示出了图7的电流传感器的特性,
图9示出了平均电流消耗与SRAM条目数量的关系，以及
图10示出了衬底表面消耗。
具体实施方式
提供以下参照附图的描述以帮助全面理解由权利要求及其等同物限定的本发明的示例性实施例。它包括各种具体细节以帮助理解，但是这些仅被视为示例性的。因此，本领域的普通技术人员将认识到，在不脱离本发明的范围和精神的情况下，可以对这里描述的实施例进行各种改变和修改。另外，为了清楚和简明，可以省略对公知功能和结构的描述。
在下面的描述和权利要求中使用的术语和词语不限于书面含义，而是仅被发明人用来使得能够清楚和一致地理解本发明。因此，本领域技术人员应该清楚，本发明的示例性实施例的以下描述仅用于说明的目的，而不是为了限制由所附权利要求及其等同物限定的本发明。
应该理解的是，除非上下文另有明确规定，否则单数形式“一个”，“一个”和“该”包括复数指示物。因此，例如，对“一个部件表面”的引用包括对一个或多个这样的表面的引用。
现在将详细参考本发明的实施例，其示例在附图中示出，其中相同的附图标记始终表示相同的元件。
图1示出简化的电子电路101，特别是存储器电路，用于使用电压读出方案读出连接到全局位线的静态随机存取存储器(SRAM)单元的内容。多个单独的SRAM单元即存储器单元组经由本地读出放大器连接到全局位线102。例如，三十二个SRAM单元SC1到SC32可以经由本地位线连接到第一本地读出放大器LE1，其本身连接到全局位线102。总共四个本地读出放大器LE1到LE4可以连接到全局位线102，使得四个三十二个SRAM单元，例如四个存储器单元组的中每一个的存储器布置包括三十二个存储器单元，(间接地)电耦合到全局位线102。
电子电路包括用于预充电全局位线102的预充电电路103。预充电电路103包括场效应晶体管(FET)104，其源极连接到电源电压VDD并且其漏极连接到全局位线102。施加到FET104的栅极的预充电信号可以用于基本上用电源电压VDD预充电全局位线102。在图1的示例性电子电路101中，FET 104是PFET，但是也可以使用具有反相预充电信号的NFET。
预充电电路103还可以包括泄漏补偿单元105。泄漏补偿单元105可以补偿小的泄漏电流。在全局位线102不直接连接到VDD的情况下，即当场效应晶体管104不导通时，泄漏补偿单元105进一步将全局位线102保持在基本上在电压电平VDD。全局位线102(和本地位线)可以表示实质电容(substantial capacitance)106。
图2显示了在时间t(虚线)上的全局位线电压V的发展。在读出SRAM单元的内容之前，通过将预充电信号从高电平切换到低电平(实线)来预充电全局位线102。全局位线102不瞬时呈现高电压电平，但显示电容的铰接充电行为。预充电全局位线102之后，预充电信号返回到高电平，并且读出连接到全局位线102的SRAM单元的内容。返回到零的全局位线指示存储在读出的SRAM单元的逻辑“1”，而实质上停留在VDD的全局位线对应于存储在读出的SRAM单元中的逻辑“0”。
将全局和局部位线102预充电至基本VDD可能消耗相当大的功率。此外，许多SRAM核心的同步切换(coincident switching)可能会产生巨大的瞬态电流峰值。
图3示出了使用电流感测方案读出SRAM单元SC1至SCn的内容的另一电子电路301。SRAM单元SC1到SCn连接到位线302，没有任何局部位线和/或本地放大器互连。
提供电流感测读放大器304用于检测在位线中流动的电流。与图1中所示的电子电路101相比，可以去除位线层级。由于在感测期间接近恒定的位线电压电平，位线的电容303将不会对功耗有重大影响。因此，由于在感测期间接近恒定的位线电压电平，所以与图2所示的电子电路201相比，有效电容可以减小。
在图4中，使用电流感测读出放大器403读出SRAM单元402的内容的电子电路401。SRAM单元402可以是8T-SRAM单元。8T-SRAM单元设计为由八个FET组成。SRAM单元402的每个反相器使用两个FET，另外两个FET用于读出SRAM单元402的内容。特别是，可以通过向字线404施加信号来读出SRAM单元402的内容。图4中未示出用于写入SRAM单元402的晶体管。
尽管图4涉及8T-SRAM单元，但是本公开不限于8T-SRAM单元。特别地，基本上相同的电子电路也可以用于读出6T-SRAM单元的内容。
当通过字线404寻址SRAM单元402时，SRAM单元402的内容可以由位线405的电行为确定。如果位线405被驱动到高于地电压，并且选定的SRAM单元402存储逻辑“1”时，电流将从位线405经由两晶体管流向地面以读出SRAM单元402的内容。
电流感测读出放大器403可以包括电压源408形式的电压调节器，用于固定位线电压410。此外，测量电路可以包括例如电流检测器407，其可以被提供用于检测从位线405到地的电流。测量电路的电流检测器407检测输入的电流是高电流电平输入还是低电流电平输入。发生器(例如放大器409)基于由测量电路的电流检测器407检测到的电流输入来输出高电压电平输出信号或低电压电平输出信号。电流检测器407的输出可以由放大器409放大并且被提供为电压信号411。
由于在位线405上基本上不发生电压摆动，所以其电容406不会导致显着的功耗。此外，可以特别快速地检测与SRAM单元402的内容相对应的电流。
图5A示出了在SRAM单元存储逻辑“1”的情况下，在使用例如图4所示的电子电路的电流感测方案(下图)与使用电压感测方案(上图)的字线电压(虚线)，位线电压(虚线)和输出电压(实线)的定性发展的比较。
如上所述，使用电压感测方案需要预充电。因此，即使在通过施加字线信号读出SRAM单元的内容之前，位线电压也上升到接近VDD的电压。将字线信号施加到存储逻辑“1”的SRAM单元导致对位线放电，该位线降至地电平。因此，SRAM单元的每一次读出都会在位线上产生显著的电压摆动VV。
图5B示出了电流感测方案，其中位线保持在基本上恒定的电压水平，并且不需要预充电。如果连接到位线的“1”存储SRAM单元由相应的字线信号寻址，则电流从位线流到地。该电流由电流检测器检测，并作为输出电压传送，用于进一步处理。保持在基本上恒定的电压水平的位线仅经历较小的电压摆动VC。
而且，几个位线一致的预充电可能导致大的峰值电流。在电子电路的整个使用寿命期间，大的峰值电流可能导致导线损耗。而且，大的峰值电流可能需要高度的去耦以维持电源轨的稳定性，特别是维持电源轨的电压。
对于电流感测方案，只有信号电流会流动，并且峰值电流可以减少50％以上，更优选减少65％。
图6详细示出了电流感测读出放大器613。电流感测读出放大器613包括用于设置位线电压并感测电流的电流传感器610，电流-电压转换器611和用于存储输出值的输出锁存器612。
电流感测读出放大器613包括第一复位电路和第二复位电路，其中，第一复位电路例如包括第一复位输入605，其中，第二复位电路例如包括第二复位输入607和第三复位输入609，第二复位输入607和第三复位输入609可以分别接收复位信号，用于使电流感测读出放大器613进入限定的状态。第一重置输入605的重置信号可能必须被提供为反相信号。
位线连接到电流传感器610的输入端606。可以提供第一调整电路来调整恒定电压电平，例如位线电压的偏置电压。例如，晶体管NFET1的输入602可以用于调整位线电压的偏置电压。连接到晶体管PFET1，NFET2和NFET4的两个另外的输入端601和604可以被提供以确定电流传感器610和电流-电压转换器611的工作点。这允许补偿泄漏电流和调整位线的偏置电压所需的偏置电流。相应地，输入端601和604可以被认为是第二和第三调整电路，以分别调整泄漏电流抗扰度(immunity)和测量电路(例如电流传感器610)的操作点。
如果读出电流流经控制晶体管PFET4的栅极的位线，使得在点615处电势变为VDD，表示逻辑“1”存储在读出的SRAM单元中。
如果在使能输出锁存器612的输入603处提供信号，则仅向输出锁存器612发送逻辑“1”。输出锁存器612的输入603可以例如以相同(或反相)用于读出SRAM单元的字线信号。因此，输入603可以充当配置电路以启用或禁用测量电路。
逻辑“1”被存储在输出锁存器612中，并且可以被提供用于锁存器的反相输出608的进一步处理。因此，输出锁存器612例如用作存储器电路并存储来自发生器的输出信号。
读周期可以从输入607和609上的高脉冲和输入605上的对应低脉冲开始。脉冲将导通NFET5并关断PFET6，将输出608初始化为VDD。输入605上的脉冲将导通PFET3，并将614处的电位初始化为VDD。在复位阶段之后，输入603从高切换到低以导通PFET5。这使能了电流到电压转换器611。为此，可以将反相的字线信号施加到输入603。
NFET4是电流吸收器(current sink)，并且输入端604定义可以流过NFET4的最大电流。如果SRAM单元内容为“0”，则Iread，流入SRAM单元的电流(见图7)将为“0”。因此，通过PFET4的电流将为“0”，并且NFET4保持617处的电位在地。如果SRAM单元内容为“1”，则通过PFET2的电流将大于通过NFET2的最大电流，并且在617处的电压电平将上升到VDD。
当617处的电压达到反相器INV的开关阈值时，输出锁存器612的正反馈回路将被使能。随着617处的电位升高，输出608将切换到地，关断NFET3并导通PFET7。
最终，603处的电位将切换回高电平，关段PFET5。在617和输出608处的电位将被锁存，直到下一个读周期开始。
根据图6的电流读出放大器可以使用8T SRAM单元的多读出端口设计(>＝2)(如果添加了额外的读出端口晶体管)以及使用6TSRAM单元的双读出端口设计。具体而言，双读出端口设计可以用标准的6T SRAM单元来实现。通常，6T SRAM单元的两条位线必须用差分电压读出放大器进行评估。利用根据本公开的电流感测读出放大器，可以通过仅评估一个位线来读出6T SRAM单元的内容。因此，双读出端口设计是可能的，其中每个位线可以设置有独立的电流感测读出放大器。6T SRAM单元可以为两个电流读出放大器提供两条独立的字线。特别地，双读出端口设计可以允许维持SRAM内核的操作频率。工作频率可以高于1GHz，特别是高于3GHz。例如，SRAM核心可以以4GHz运行。
图7显示了连接到位线的电流传感器。至少一个SRAM单元720连接到位线。字线721可以用于读出SRAM单元720的内容。如果SRAM单元720存储逻辑“1”，则电流Iread将通过SRAM单元720的读出晶体管从位线流动到地。不可避免地，泄漏电流Ileak将加到Iread电流上。
为了调节位线偏置电压，电流Ibias必须流过NFET7。因此，感测的当前Isense将是Iread、Ileak以及Ibias的总和。
输入701,702,703用于调整晶体管PFET8、NFET7和NFET8的工作点。一方面，这允许设置位线的偏置电压。另一方面，如果电流Iread流过SRAM单元720的读出晶体管，则可以确保仅经由输出722传输电流。特别地，可以避免将电流Ileak误认为是电流Iread。
PFET8可以用作电流源，并且其输入701处的电压可以限定流过PFET8的最大电流。NFET7可能会作为一个源追随器。NFET7的输入702可以定义位线的偏置电压。位线连接到NFET7的源极。NFET8用作电流吸收器，703处的电势定义小的恒定电流Ibias。Ibias可以将VGS，NFET7设置为定义的值。电流感测读出放大器的电流阈值可以由输入701设置。如果Isense低于IPFET9，则电压VPFET9将接近VDD。如果Isense达到Imax，则PFET9的电压VPFET9会降低并且导通PFET9，PFET9将提供将位线电压保持在偏置电压所需的电流。平衡电流Iread被镜像到PFET10。PFET10的漏极是在输出端722提供的电流传感器的电流输出。
图8在上图中示出了响应于VDS,PFET8，Isense的发展的示例。当Isense超过ITH时，阻抗从rDS,lin切换到rDS,sat。ITH可以经由VGS,PFET8被调整，即，通过向输入701施加合适的电压。
在下图中VPFET9是针对Isense绘制的。当(VDD-VPFET9)达到VTH时，PFET9使晶体管PFET9和晶体管PFET10导通，并且在输出722处提供电流，指示存储在SRAM单元中的逻辑“1”。
图9示出了根据一个实施例的在电压读出方案(虚线)和电流感测读出方案(实线)中的与SRAM条目的数量相对(versus)的平均电流消耗A。
如果SRAM条目的数量是n1＝64个字，则平均电流消耗可以从40μA以上降低到约30μA，即约29％。如果SRAM条目的数量是n2＝128个字，则平均电流消耗可以从50μA以上降低到略高于30μA，即约39％。如果SRAM条目的数量是n3＝256个字，则平均电流消耗可以从稍低于70μA降低到略高于30μA，即约53％。SRAM条目的数量越多，位线读出功率就越可能降低。位线功率可能几乎与SRAM内核的大小无关。因此，电流感测方案对于大而密的SRAM内核可能是有吸引力的。
在图10中，使用电流感测读出方案(1001)将SRAM核心所需的衬底表面与使用分层电压感测读出方案(1002)的SRAM核心进行比较。尺寸L可以是例如10μm。如果提供了电流感测读出方案，则SRAM内核所使用的各个SRAM单元可以被排列为一个均匀的，例如128×4位的，SRAM单元块(水平线)。在应用分层电压感测读出方案(1002)的情况下，SRAM核心区域中可能需要本地读出放大器(花纹板)以确保在所需性能下正确读出SRAM单元。一个本地读出放大器可以服务例如32个SRAM单元。
本地读出放大器的实现可能不得不对与SRAM单元不同的布局规则做出反应。例如，可能需要更大的安全边界来进行展现(exposition)。因此，在SRAM单元和本地读放大器之间的接口处可能需要接口单元(轻点)，这导致额外的表面消耗。避免附加的接口单元可以提高SRAM内核的产量和/或性能。
使用电流感测读出方案而不是电压感测方案可将SRAM核心的SRAM单元密度(即对于给定表面单元的衬底上的SRAM单元的数目)增加超过15％，优选地超过20％，如果SRAM内核基于8T SRAM单元，则优选地超过25％，如果SRAM内核基于6T SRAM单元，则优选地多于30％，优选地多于35％。
已经出于说明的目的给出了对本发明的各种实施例的描述，但是并不意图是穷尽的或者限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，对于本领域的普通技术人员来说，许多修改和变化将是显而易见的。选择在此使用的术语是为了相对于市场上找到的技术最好地解释实施例的原理，实际应用或技术改进，或者使本领域的普通技术人员能够理解本文公开的实施例。
尽管已经参考本发明的某些示例性实施例示出和描述了本发明，但是本领域技术人员将会理解，可以在其中进行形式和细节上的各种改变来实现，而不脱离如所附权利要求及其等同物所定义的本发明的精神和范围。

Claims (21)

1.电流感测读出放大器，用作存储器单元组的存储器布置中的读出放大器，其中在每个所述存储器单元组中，单元包括至少一个通过位线连接到读出放大器的读端口，并且其中所述读出放大器连接到数据输出端，所述电流感测读出放大器包括：
电压调节器，用于将位线电压保持在电源电压以下且高于地的恒定电压电平；
测量电路，用于检测输入信号中的高电流值和低电流值；
发生器，用于当检测到所述高电流值时产生高电压电平输出信号，并且当检测到所述低电流值时产生低电压电平输出信号；和
配置单元，用于利用与读取存储器单元的字线信号同相或者反相的信号来启用或禁用所述测量电路。
2.如权利要求1所述的电流感测读出放大器，还包括调整电路以调整所述恒定电压电平。
3.根据权利要求1所述的电流感测读出放大器，还包括调整电路，用于调整所述测量电路的泄漏电流抗扰度。
4.如权利要求1所述的电流感测读出放大器，还包括调整电路以调整所述测量电路的工作点。
5.如权利要求1所述的电流感测读出放大器，还包括用于重置所述测量电路的重置电路。
6.根据权利要求1所述的电流感测读出放大器，其进一步包括存储器电路，以存储所述高电压电平输出信号或存储所述低电压电平输出信号。
7.如权利要求6所述的电流感测读出放大器，还包括复位电路以复位所述存储器电路。
8.一种存储器电路，包括：
至少一个存储器单元，所述存储器单元包括至少一个读出端口；和电流感测读出放大器；
其中所述至少一个存储器单元通过所述至少一个读出端口连接到所述电流感测读出放大器，并且，所述电流感测读出放大器包括：
电压调节器，用于将位线电压保持在电源电压以下且高于地的恒定电压电平；
测量电路，用于检测输入信号中的高电流值和低电流值；发生器，用于当检测到所述高电流值时产生高电压电平输出信号，并且当检测到所述低电流值时产生低电压电平输出信号；和
配置单元，用于利用与读取存储器单元的字线信号同相或者反相的信号来启用或禁用所述测量电路。
9.根据权利要求8所述的存储器电路，其中所述电流感测读出放大器进一步包含调整电路以调整所述恒定电压电平。
10.根据权利要求8所述的存储器电路，其中，所述电流感测读出放大器进一步包括调整电路以调整所述测量电路的泄漏电流抗扰度。
11.根据权利要求8所述的存储器电路，其中所述电流感测读出放大器进一步包含调整电路以调整所述测量电路的操作点。
12.根据权利要求8所述的存储器电路，其中所述电流感测读出放大器进一步包括复位所述测量电路的复位电路。
13.根据权利要求8所述的存储器电路，其中所述电流感测读出放大器进一步包含存储器电路，以存储所述高电压电平输出信号或存储所述低电压电平输出信号。
14.根据权利要求13所述的存储器电路，其中所述电流感测读出放大器进一步包括复位所述存储器电路的复位电路。
15.根据权利要求8所述的存储器电路，其中所述至少一个存储器单元是静态随机存取存储器(SRAM)单元。
16.根据权利要求15所述的存储器电路，其中所述SRAM单元是8T SRAM单元。
17.根据权利要求15所述的存储器电路，其中所述SRAM单元是6T SRAM单元。
18.根据权利要求14所述的存储器电路，其中至少一个所述存储器单元是动态随机存取存储器(DRAM)单元。
19.处理器芯片，包括：
至少有一个处理器核心，
存储器电路，包括：
至少一个存储器单元，其包括至少一个读出端口，
电流感测读出放大器，
其中所述至少一个存储器单元通过所述至少一个读出端口连接到所述电流感测读出放大器，
其中所述电流感测读出放大器包括：
电压调节器，用于将位线电压保持在低于电源电压且高于地的恒定电压电平；
测量电路，用于检测输入信号中的高电流值或低电流值；
发生器，用于当检测到所述高电流值时产生高电压电平输出信号，并且当检测到所述低电流值时产生低电压电平输出信号；和
配置单元，用于利用与读取存储器单元的字线信号同相或者反相的信号来启用或禁用所述测量电路。
20.如权利要求19所述的处理器芯片，
其中存储器单元是8T SRAM单元。
21.如权利要求19所述的处理器芯片，
其中所述存储器单元是6T SRAM单元。
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