KR20090066480A - 센스앰프 전압 공급 회로 및 그의 구동 방법 - Google Patents

센스앰프 전압 공급 회로 및 그의 구동 방법 Download PDF

Info

Publication number
KR20090066480A
KR20090066480A KR1020070134036A KR20070134036A KR20090066480A KR 20090066480 A KR20090066480 A KR 20090066480A KR 1020070134036 A KR1020070134036 A KR 1020070134036A KR 20070134036 A KR20070134036 A KR 20070134036A KR 20090066480 A KR20090066480 A KR 20090066480A
Authority
KR
South Korea
Prior art keywords
voltage
power supply
sense amplifier
supply voltage
circuit
Prior art date
Application number
KR1020070134036A
Other languages
English (en)
Other versions
KR100925368B1 (ko
Inventor
최준기
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070134036A priority Critical patent/KR100925368B1/ko
Priority to US12/136,196 priority patent/US7825733B2/en
Priority to TW097123428A priority patent/TWI452573B/zh
Priority to JP2008202444A priority patent/JP2009151914A/ja
Publication of KR20090066480A publication Critical patent/KR20090066480A/ko
Application granted granted Critical
Publication of KR100925368B1 publication Critical patent/KR100925368B1/ko
Priority to US12/886,768 priority patent/US8203387B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Abstract

본 발명은 센스 앰프가 동작할 때 전원전압에 발생하는 노이즈를 임의로 발생시킨 커플링 노이즈로 보상하여 센스 앰프에 공급되는 전원전압을 안정화시키는 센스 앰프 동작전압 공급 회로와 그의 구동 방법을 개시한다. 본 발명의 센스앰프 전압 공급 회로는, 제 1 용도의 전원전압과 접지전압을 공급받아서 비트라인에 실린 데이터를 센싱 및 증폭하는 센스앰프 회로; 상기 제 1 용도의 전원전압과 상기 접지전압을 상기 센스앰프 회로에 제공하는 전압 공급부; 및 제 2 용도의 전원전압과 접지전압에 의하여 구동되며, 상기 센스앰프의 동작 시점과 그 후 일정 시간을 포함하는 구간 동안 상기 전압공급부의 상기 제 1 용도의 전원전압에 디커플링 노이즈를 제공하는 디커플링부;를 구비한다.

Description

센스앰프 전압 공급 회로 및 그의 구동 방법{Circuit for providing an operation voltage of a sense amplifier and driving method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 센스 앰프가 동작할 때 전원전압에 발생하는 노이즈를 임의로 발생시킨 커플링 노이즈로 보상하여 센스 앰프에 공급되는 전원전압을 안정화시키는 센스 앰프 동작전압 공급 회로에 관한 것이다.
디램(DRAM)에서 특정 워드라인(Word Line)을 턴온하면, 워드라인이 게이트에 연결된 다수의 셀 트랜지스터가 동작된다. 셀 트랜지스터의 동작에 의하여, 셀 트랜지스터의 스토리지 노드(Storage Node)에 충전된 차지(charge)는 비트라인에 쉐어링(Sharing)된다. 그 후 센스 앰프가 구동되고, 센스 앰프는 비트라인에 쉐어된 차지를 감지 및 증폭한다.
구체적으로, 일반적인 센스 앰프의 회로도인 도 1을 참조하여 설명하면, 풀업구동제어신호 SAEP와 풀다운구동제어신호 SAEN가 하이로 천이되면, 풀업구동용 트랜지스터(N10)와 풀다운구동용 트랜지스터(N12)가 턴온된다.
풀업구동용 트랜지스터(N10)와 풀다운구동용 트랜지스터(N12)가 턴온되면, 센스앰프(10)의 풀업구동단(RTO)과 풀다운구동단(SB)에 각각 전원전압 VDD와 접지전압 VSS가 인가된다. 이때 균등화회로(12)는 동작되지 않는다. 참고로, 균등화회로(12)는 비트라인 이퀼라이징 제어신호 BLEQ에 의하여 스위칭되는 다수의 트랜지스터들로 구성되며, 비트라인 이퀼라이징 제어신호 BLEQ는 센스앰프(10)가 구동되는 경우 디스에이블 상태를 유지한다.
센스앰프(10)는 풀업구동단(RTO)과 풀다운구동단(SB)에 전원전압 VDD와 접지전압 VSS가 공급되면, 비트라인들(BL, BLb)의 전압 차이를 감지하고 증폭한다.
센스앰프(10)는 비트라인(BLb)이 비트라인(BL) 보다 소정 차(△V)만큼 낮아지면, 센스앰프(10) 내의 PMOS 트랜지스터(MP1)은 소스인 풀업구동단(RTO)에 대해 게이트-소스 간 전압차(Vgs)가 △V만큼 생기기 때문에 턴온되기 시작하여 비트라인 프리차지 전압 레벨을 갖는 비트라인(BL)의 전압 레벨을 점점 높인다.
비트라인(BL)의 전압 레벨이 높아지면, 센스앰프(10)의 PMOS 트랜지스터(MP2)는 턴오프되기 시작하며, NMOS 트랜지스터(MN2)는 소스인 풀다운구동단(SB)에 대해 게이트-소스간 전압차(Vgs)가 △V만큼 생기기 때문에 턴온되기 시작하여 비트라인(BLb)의 전압 레벨을 점점 낮춘다.
상기와 같은 포지티브 피드백(Positive Feedback) 방식으로 PMOS 트랜지스터(MP1)와 NMOS 트랜지스터(MN2)는 턴온 동작되고, PMOS 트래랜지스터(MP2)와 NMOS 트랜지스터(MN2)는 턴오프 동작된다.
그에 따라, 센스앰프(10)는 비트라인(BL)이 풀업구동단(RTO)에 인가되는 전원전압(VDD) 레벨에 도달할 때 까지 그리고 비트라인(BLb)이 풀다운구동단(SB)에 인가되는 접지전압(VSS) 레벨에 도달할 때까지 동작한다.
비트라인들(BL, BLb)이 전원전압(VDD) 또는 접지전압(VSS) 레벨에 도달하는 과정에 전류(I1, I2)가 생성되며, 이 전류는 전원전압(VDD) 인가단과 접지전압(VSS) 인가단 간에 직접적으로 흐르는 전류이며, 비트라인들(BL,BLb)에 인가된 전압이 VDD/2일 때 가장 큰 피크 전류(Peak Current) 값을 갖는다.
이 때 발생하는 전류는 DRAM 동작에서 가장 큰 피크 전류이며, 또한 가장 큰 전류 소모 요소이기도 하다.
상기에 서술한 바와 같이 한 개의 워드라인이 활성화되면, 그에 관련된 다수의 센스앰프(10)가 동작되며, 센스앰프(10)의 동작에 의하여 셀에 충전된 차지에 따라 비트라인(BL,BLb)은 전원전압(VDD) 및 접지전압(VSS) 또는 접지전압(VSS) 및 전원전압(VDD) 레벨로 증폭된다.
이 때 하나의 워드라인에 관련된 다수의 센스앰프가 동작함에 따른 전류가 전원전압(VDD) 인가단과 접지전압(VSS) 인가단 사이에 흐르며, 그에 따라 전원전압(VDD)은 도 2의 A 구간(A PERIOD)에서와 같이 일시적으로 드롭(Drop)되고, 접지전압(VSS)은 일시적으로 바운싱(Bouncing)된다.
이를 방지하고자 전원전압(VDD) 인가단과 접지전압(VSS) 인가단 사이에 캐패시터(MC1)를 구성하면, 센스앰프(10) 동작시에 순간적으로 필요한 차지가 캐패시터(MC1)에서 공급되므로, 피크 전류에 의하여 형성되는 전원전압(VDD) 상의 노이즈가 감소될 수 있다.
한편, DRAM 테스트 시에 테스트 시간을 줄이고자 뱅크 압축 모드(Bank Compress Mode)가 이용된다. 뱅크 압축 모드는 하나의 뱅크 단위로 동작을 수행하여 셀의 페일 여부를 검사하는 것이 아니라 복수 개(일예로 4개씩)의 뱅크를 동시에 동작시켜서 셀의 페일 여부를 검사하는 것이다.
그러므로, 뱅크 압축 모드에서는 복수 개의 뱅크의 데이터가 압축되어 하나의 데이터 출력 포트로 출력되며, 그에 따라 테스트 시간을 기존 대비 1/4 정도로 감소시킬 수 있다.
그러나, 이 경우, 복수 개의 뱅크의 센스앰프가 동시에 동작하기 때문에 전원전압(VDD)의 드랍이 하나의 뱅크가 동작하는 것보다 복수 배로 증가하여 라스 투 카스 지연 시간 tRCD(RAS to CAS Delay)가 증가하는 현상이 발생된다.
현재 전원전압(VDD)는 DRAM DDR2에서 1.8V로 공급되고 있지만, DDR3에서는 1.5V로 공급되고, 향후 1.2V 이하로 낮아질 전망이다. 상기한 이유로 전원전압(VDD)이 감소됨에 따라 센스앰프가 동작할 때 과도한 전원전압(VDD) 드랍이 발생되면 교류 특성(AC Character)이 열화되고 및 Device 안정화가 저해된다.
본 발명은 센스앰프가 구동될 때 발생하는 피크 전류에 의하여 전원전압에 드랍이 발생되는 것을 억제하는 센스앰프 전압 공급 회로 및 그의 구동 방법을 제공한다.
본 발명에 따른 센스앰프 전압 공급 회로는, 제 1 용도의 전원전압과 접지전압을 공급받아서 비트라인에 실린 데이터를 센싱 및 증폭하는 센스앰프 회로; 상기 제 1 용도의 전원전압과 상기 접지전압을 상기 센스앰프 회로에 제공하는 전압 공급부; 및 제 2 용도의 전원전압과 접지전압에 의하여 구동되며, 상기 센스앰프의 동작 시점과 그 후 일정 시간을 포함하는 구간 동안 상기 전압공급부의 상기 제 1 용도의 전원전압에 디커플링 노이즈를 제공하는 디커플링부;를 구비함을 특징으로 한다.
그리고, 상기 디커플링부는 상기 제 2 용도의 전원전압과 접지전압으로서 데이터 출력 버퍼용 전원전압과 접지전압으로 구동되거나, 상기 제 2 용도의 전원전압과 접지전압으로서 DLL회로용 전원전압과 접지전압으로 구동될 수 있다.
그리고, 상기 디커플링부는 상기 제 2 용도의 전원전압과 접지전압에 의하여 구동되며, 상기 센스앰프의 동작 시점과 그 후 일정 시간을 포함하는 구간 동안 레벨이 하이로 천이되는 입력신호를 구동하여 출력하는 구동회로; 및 상기 구동회로와 상기 상기 구동회로의 출력에 의하여 전압을 충전하여 상기 입력신호의 레벨이 하이로 천이되는 구간에 대응하여 상기 전압공급부의 상기 제 1 용도의 전원전압에 상기 디커플링 노이즈를 제공하는 캐패시터;를 포함할 수 있다.
여기에서, 상기 구동회로는 직렬로 연결되며, 상기 제 2 용도의 전원전압과 접지전압에 의하여 구동되고, 상기 입력신호를 구동하여 상기 캐패시터로 출력하는 복수의 인버터를 포함할 수 있다.
그리고, 상기 구동회로는 2단의 인버터로 구성될 수 있으며, 상기 캐패시터는 상기 전압공급부의 상기 제 1 용도의 전원전압이 게이트에 인가되며, 소스, 드레인 및 웰이 상기 구동회로의 출력에 연결되는 NMOS 트랜지스터형 캐패시터로 구성될 수 있다.
본 발명에 따른 센스앰프 전압 공급 회로의 구동 방법은, 센스앰프의 동작을 제어하는 명령이 발생되는 단계; 상기 명령에 동기되어 상기 센스앰프의 동작시점과 그 이후 일정 시간을 포함하는 구간동안 하이 레벨로 천이되는 입력신호가 제공되는 단계; 및 상기 센스앰프의 동작에 이용되는 전원전압 및 접지전압과 다른 용도의 전원전압 및 접지전압에 의하여 상기 입력신호를 구동하여 디커플링 노이즈를 상기 센스 앰프의 동작에 이용되는 전원전압에 제공하는 단계;를 구비함을 특징으로 한다.
여기에서, 상기 디커플링 노이즈는 데이터 출력 버퍼용 전원전압 및 접지전압 또는 DLL회로용 전원전압 및 접지전압으로 구동될 수 있다.
그리고, 상기 디커플링 노이즈는, 상기 입력신호를 상기 센스앰프의 동작에 이용되는 전원전압 및 접지전압과 다른 용도의 전원전압 및 접지전압에 의하여 구 동하는 단계; 및 구동되는 상기 입력신호를 충전하여 상기 센스앰프의 동작에 이용되는 전원전압에 인가하는 단계;에 의하여 생성될 수 있다.
따라서, 본 발명에 의하면, 센스앰프가 구동될 때 발생하는 디커플링 노이즈에 의하여 전원전압 상의 피크 전류에 의하여 형성되는 노이즈가 보상되므로 전원전압에 드랍이 발생되는 것이 억제될 수 있다.
그러므로, 저전압 전원전압으로 구동되는 DRAM에서 라스 투 카스 지연 시간 tRCD의 열화 및 뱅크압축모드와 같은 패러럴 테스트(Parallel Test)시에 발생하는 라스 투 카스 지연시간 tRCD 열화가 보상될 수 있다.
본 발명은 DRAM에서 센스앰프가 동작할 때, 센스앰프의 구동에 이용되는 전원(Power)과 다른 용도의 전원(Power)으로써 디커플링 노이즈를 생성하고, 디커플링 노이즈로써 센스앰프 동작 시점에 센스 앰프의 동작을 위하여 인가되는 전원전압 상에 형성되는 노이즈를 보상하는 기술을 개시한다.
도 3을 참조하면, 본 발명은 센스앰프회로(30), 전압공급부(32), 및 디커플링부(34)를 구비하며, 센스앰프회로(30)는 이퀼라이징부(367)를 통하여 전압공급부(32)와 연결된다.
보다 구체적으로, 센스앰프회로(30)는 풀업구동단(RTO)과 풀다운구동단(SB)를 구비하며, 풀업구동단(RTO)과 풀다운구동단(SB) 사이에 풀업용 PMOS 트랜지스터들(MP1, MP2)과 풀다운용 NMOS 트랜지스터들(MN1, MN2)이 구성된다. 풀업용 PMOS 트랜지스터(MP1)와 풀다운용 NNOS 트랜지스터(MN1)는 공통 드레인을 통하여 연결되며, 풀업용 PMOS 트랜지스터(MP2)와 풀다운용 NMOS 트랜지스터(MN2)는 다른 공통 드레인을 통하여 연결된다. 그리고, 풀업용 PMOS 트랜지스터(MP1)과 풀다운용 NMOS 트랜지스터(MN1)의 각 게이트는 풀업용 PMOS 트랜지스터(MP2)와 풀다운용 NMOS 트랜지스터(NM2)의 공통 드레인에 결합되고, 풀업용 PMOS 트랜지스터(MP2)과 풀다운용 NMOS 트랜지스터(MN2)의 각 게이트는 풀업용 PMOS 트랜지스터(MP1)와 풀다운용 NMOS 트랜지스터(NM1)의 공통 드레인에 결합된다. 즉, 센스앰프회로(30)는 내부의 트랜지스터들이 크로스 커플된 래치 구조를 갖는다. 그리고, 풀업용 PMOS 트랜지스터(MP1)과 풀다운용 MMOS 트랜지스터(MN1) 사이의 공통 드레인은 비트라인(BL)에 연결되고, 풀업용 PMOS 트랜지스터(MP2)와 풀다운용 NMOS 트랜지스터(MN2) 사이의 공통 드레인은 비트라인(BLb)에 연결된다.
그리고, 센스앰프 회로(30)의 풀업구동단(RTO)과 전원전압(VDD) 인가단 사이에 풀업 전압 구동용 스위칭 소자인 NMOS 트랜지스터(N20)가 구성되고, 센스앰프 회로(30)의 풀다운구동단(SB)과 접지전압(VBB) 인가단 사이에 풀다운 전압 구동용 스위칭 소자인 NMOS 트랜지스터(N22)가 구성된다. 그리고, 전원전압(VDD) 인가단과 접지전압(VSS) 인가단 사이에 NMOS 트랜지스터형 캐패시터(MC1)가 구성된다. 여기에서 NMOS 트랜지스터(N20), NMOS 트랜지스터(N22) 및 NMOS 트랜지스터형 캐패시터(MC1)는 센스앰프회로(30)의 동작에 필요한 전원전압(VDD)과 접지전압(VSS)을 제공하는 전압공급부(32)를 이룬다.
그리고, 센스앰프 회로(30)와 NMOS 트랜지스터(N20, N22) 사이에 균등화회 로(36)가 구성되며, 균등화회로(36)는 풀업구동단(RTO)과 풀다운구동단(SB) 사이의 연결을 스위칭하는 다수의 트랜지스터가 비트라인 이퀼라이징 제어신호 BLEQ에 의하여 제어되는 구성을 갖는다.
또한, 전압공급부(32)의 전원전압(VDD) 인가단에는 디커플링부(34)가 구성되며, 디커플링부(34)는 입력신호 IN을 구동하는 구동회로로서 이단의 직렬 연결된 인버터들(IV1, IV2)과, 구동된 입력신호에 의하여 전압을 충전하여 전원전압(VDD) 인가단에 형성되는 노이즈를 보상하기 위한 디커플링 노이즈를 제공하는 캐패시터(MC2)가 구성된다.
구동회로를 이루는 인버터들(IV1, IV2)은 센스앰프 회로(30)에 제공되는 전원(전원전압(VDD) 및 접지전압(VSS))과 다른 용도의 전원에 의하여 구동되며, 일예로써 데이터 출력 버퍼용 전원전압(VDDQ)과 접지전압(VSSQ)이 인버터들(IV1, IV2)에 제공되는 것이 예시되고 있다. 인버터들(IV1, IV2)의 구동을 위한 전원은 센스앰프 회로(30)에 공급되는 전원과 노이즈를 공유하지 않는 독립된 것을 이용할 수 있으며, 다른 예로써 DLL 회로용 전원전압(VDDL)과 접지전압(VSSL)이 전원으로 이용될 수 있다.
그리고, 캐패시터(MC2)는 전원전압(VDD) 인가단이 게이트에 연결되고, 소스, 드레인 및 웰이 인버터(IV2)의 출력단에 연결되는 NMOS 트랜지스터형 캐패시터로 구성될 수 있다.
여기에서, 입력신호 IN는 도 4와 같이 센스앰프 회로(30)가 동작되는 시점에 레벨이 하이로 시프트되고, 그 후 일정 시간 유지된 후 레벨이 로우로 시프트된다. 이때 입력신호 IN의 하이레벨 유지 시간은 설계자에 따라 임의로 설정될 수 있다.
여기에서, 입력신호 IN은 센스앰프 회로(30)에 구동전압을 제공하는 풀업구동구동제어신호 SAEP와 풀다운구동제어신호 SAEN이 인에이블되는 시점에 동기되어 하이 레벨로 시프트됨이 바람직하다.
즉, 센스앰프 회로(30)에 전압 공급부(32)의 NMOS 트랜지스터들(N20, N22)이 풀업구동제어신호 SAEP와 풀다운구동제어신호 SAEN이 인에이블(하이 레벨로 천이)됨에 따라 턴온되면, 일정 구간(A PERIOD) 동안 피크 전류에 의하여 센스앰프회로(30)에 공급되는 전원전압(VDD)은 드랍되고 접지전압(VSS)은 바운싱된다. 즉, 노이즈가 형성된다.
노이즈는 뱅크압축모드와 같이 복수의 뱅크의 셀의 페일 여부를 확인하기 위한 경우와 같이 많은 수의 센스앰프가 구동되는 경우에 더욱 심하게 발생된다.
전원전압(VDD)에 형성되는 노이즈는 센스앰프 회로(30)의 구동과 동시에 입력신호 IN에 의하여 디커플링부(34)에서 제공되는 디커플링 노이즈에 의하여 도 4의 점선으로 도시된 바와 같이 보상된다.
즉, 입력신호 IN가 하이 레벨로 천이되면, 디커플링부(34)의 인버터들(IV1, IVB2)이 구동되어 캐패시터(MC2)로 차지를 공급하며, 디커플링부(34)의 캐패시터(MC2)에서 차지가 전원전압(VDD) 인가단에 공급되면 전원전압(VDD) 인가단의 레벨은 상승된다.
이때 디커플링부(34)의 인버터들(IV1, IV2)은 센스앰프 회로(30)를 구동하기 위한 전원(전원전압(VDD) 및 접지전압(VSS))과 독립된 전원에 의하여 구동되므로, 전원전압(VDD)에 형성되는 노이즈를 공유하지 않는다.
즉, 패키지 내에서 별도의 전원으로 사용되는 전원에 의하여 디커플링 노이즈가 생성되고, 디커플링 노이즈에 의하여 센스앰프 회로(30)에 인가되는 전원전압(VDD)의 노이즈가 보상될 수 있다.
본 발명의 동작을 정리하면, 센스앰프 회로(30)의 동작을 제어하는 명령이 발생하고, 그에 의하여 풀업구동제어신호 SAEP와 풀다운구동제어신호 SAEN이 인에이블된다. 이와 동시에 상기 명령에 동기되어 상기 센스앰프 회로(30)의 동작시점과 그 이후 일정 시간을 포함하는 구간(A Period) 동안 하이 레벨로 천이되는 입력신호 IN가 디커플링부(34)에 제공된다.
그러면, 디커플링부(34)가 동작되어서 디커플링 노이즈를 생성하여 전원전압(VDD) 인가단에 제공하며, 디커플링 노이즈에 의하여 센스앰프 회로(30)에 인가되는 전원전압(VDD)에 형성된 노이즈가 보상된다.
이상의 본발명에 의한 실시예로써 센스앰프회로가 동작할 때 발생되는 전원전압(VDD) 드랍이 보상될 수 있으며, 저 전원전압(Low VDD)에서 로우 투 컬럼 지연 시간 tRCD의 열화 방지 및 패러럴 테스트(Parallel Test)시 발생하는 로우 투 컬럼 지연 시간 tRCD 열화를 보상할 수 있다.
도 1은 일반적인 센스앰프 회로의 회로도.
도 2는 도 1의 센스앰프 회로의 파형도.
도 3은 본 발명에 따른 센스앰프 전압 공급 회로의 실시예를 나타내는 회로도.
도 4는 본 발명에 따른 센스앰프 전압 공급 회로의 구동 방법을 설명하는 파형도.

Claims (13)

  1. 제 1 용도의 전원전압과 접지전압을 공급받아서 비트라인에 실린 데이터를 센싱 및 증폭하는 센스앰프 회로;
    상기 제 1 용도의 전원전압과 상기 접지전압을 상기 센스앰프 회로에 제공하는 전압 공급부; 및
    제 2 용도의 전원전압과 접지전압에 의하여 구동되며, 상기 센스앰프의 동작 시점과 그 후 일정 시간을 포함하는 구간 동안 상기 전압공급부의 상기 제 1 용도의 전원전압에 디커플링 노이즈를 제공하는 디커플링부;를 구비함을 특징으로 하는 센스앰프 전압 공급 회로.
  2. 제 1 항에 있어서,
    상기 디커플링부는 상기 센스 앰프의 동작 시점부터 그 후 일정 시간 동안 상기 디커플링 노이즈를 제공하는 센스앰프 전압 공급 회로.
  3. 제 1 항에 있어서,
    상기 디커플링부는 상기 제 2 용도의 전원전압과 접지전압으로서 데이터 출력 버퍼용 전원전압과 접지전압으로 구동되는 센스앰프 전압 공급 회로.
  4. 제 1 항에 있어서,
    상기 디커플링부는 상기 제 2 용도의 전원전압과 접지전압으로서 DLL회로용 전원전압과 접지전압으로 구동되는 센스앰프 전압 공급 회로.
  5. 제 1 항에 있어서, 상기 디커플링부는,
    상기 제 2 용도의 전원전압과 접지전압에 의하여 구동되며, 상기 센스앰프의 동작 시점과 그 후 일정 시간을 포함하는 구간 동안 레벨이 하이로 천이되는 입력신호를 구동하여 출력하는 구동회로; 및
    상기 구동회로와 상기 상기 구동회로의 출력에 의하여 전압을 충전하여 상기 입력신호의 레벨이 하이로 천이되는 구간에 대응하여 상기 전압공급부의 상기 제 1 용도의 전원전압에 상기 디커플링 노이즈를 제공하는 캐패시터;를 포함하는 센스앰프 전압 공급 회로.
  6. 제 5 항에 있어서,
    상기 구동회로는 직렬로 연결되며, 상기 제 2 용도의 전원전압과 접지전압에 의하여 구동되고, 상기 입력신호를 구동하여 상기 캐패시터로 출력하는 복수의 인버터를 포함하는 센스앰프 전압 공급 회로.
  7. 제 6 항에 있어서,
    상기 구동회로는 2단의 인버터로 구성되는 센스앰프 전압 공급 회로.
  8. 제 5 항에 있어서,
    상기 캐패시터는 상기 전압공급부의 상기 제 1 용도의 전원전압이 게이트에 인가되며, 소스, 드레인 및 웰이 상기 구동회로의 출력에 연결되는 NMOS 트랜지스터형 캐패시터로 구성되는 센스앰프 전압 공급 회로.
  9. 센스앰프의 동작을 제어하는 명령이 발생되는 단계;
    상기 명령에 동기되어 상기 센스앰프의 동작시점과 그 이후 일정 시간을 포함하는 구간동안 하이 레벨로 천이되는 입력신호가 제공되는 단계; 및
    상기 센스앰프의 동작에 이용되는 전원전압 및 접지전압과 다른 용도의 전원전압 및 접지전압에 의하여 상기 입력신호를 구동하여 디커플링 노이즈를 상기 센스 앰프의 동작에 이용되는 전원전압에 제공하는 단계;를 구비함을 특징으로 하는 센스앰프 전압 공급 회로의 구동 방법.
  10. 제 9 항에 있어서,
    상기 디커플링 노이즈는 데이터 출력 버퍼용 전원전압 및 접지전압으로 구동되는 센스앰프 전압 공급 회로의 구동 방법.
  11. 제 9 항에 있어서,
    상기 디커플링 노이즈는 DLL회로용 전원전압 및 접지전압으로 구동되는 센스앰프 전압 공급 회로의 구동 방법.
  12. 제 9 항에 있어서, 상기 디커플링 노이즈는,
    상기 입력신호를 상기 센스앰프의 동작에 이용되는 전원전압 및 접지전압과 다른 용도의 전원전압 및 접지전압에 의하여 구동하는 단계; 및
    구동되는 상기 입력신호를 충전하여 상기 센스앰프의 동작에 이용되는 전원전압에 인가하는 단계;에 의하여 생성되는 센스앰프 전압 공급 회로의 구동 방법.
  13. 제 12 항에 있어서,
    상기 입력신호의 구동은 2단의 인버팅으로 이루어지는 센스앰프 전압 공급 회로의 구동 방법.
KR1020070134036A 2007-12-20 2007-12-20 센스앰프 전압 공급 회로 및 그의 구동 방법 KR100925368B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020070134036A KR100925368B1 (ko) 2007-12-20 2007-12-20 센스앰프 전압 공급 회로 및 그의 구동 방법
US12/136,196 US7825733B2 (en) 2007-12-20 2008-06-10 Circuit providing compensated power for sense amplifier and driving method thereof
TW097123428A TWI452573B (zh) 2007-12-20 2008-06-24 提供補充電源予感應放大器之電路及其驅動方法
JP2008202444A JP2009151914A (ja) 2007-12-20 2008-08-05 センスアンプ電源電圧供給回路およびその駆動方法
US12/886,768 US8203387B2 (en) 2007-12-20 2010-09-21 Circuit providing compensated power for sense amplifier and driving method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070134036A KR100925368B1 (ko) 2007-12-20 2007-12-20 센스앰프 전압 공급 회로 및 그의 구동 방법

Publications (2)

Publication Number Publication Date
KR20090066480A true KR20090066480A (ko) 2009-06-24
KR100925368B1 KR100925368B1 (ko) 2009-11-09

Family

ID=40788443

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070134036A KR100925368B1 (ko) 2007-12-20 2007-12-20 센스앰프 전압 공급 회로 및 그의 구동 방법

Country Status (4)

Country Link
US (2) US7825733B2 (ko)
JP (1) JP2009151914A (ko)
KR (1) KR100925368B1 (ko)
TW (1) TWI452573B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9001606B2 (en) 2010-08-27 2015-04-07 Rambus Inc. Memory methods and systems with adiabatic switching
KR101282722B1 (ko) * 2011-03-09 2013-07-04 에스케이하이닉스 주식회사 메모리 장치 및 메모리 장치의 테스트 방법
US8320211B1 (en) * 2011-05-16 2012-11-27 National Tsing Hua University Current-sense amplifier with low-offset adjustment and method of low-offset adjustment thereof
US8378716B2 (en) * 2011-07-08 2013-02-19 National Tsing Hua University Bulk-driven current-sense amplifier and operating method thereof
KR102076602B1 (ko) 2013-02-19 2020-02-13 삼성전자주식회사 센스앰프회로 및 반도체 메모리 장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5950225B2 (ja) * 1979-05-21 1984-12-07 日本電信電話株式会社 半導体装置
JPS57115859A (en) * 1981-01-10 1982-07-19 Mitsubishi Electric Corp Semiconductor device
US5508965A (en) * 1993-09-14 1996-04-16 Fujitsu Limited Semiconductor memory device
JP2000030458A (ja) * 1998-06-02 2000-01-28 Texas Instr Inc <Ti> 増加したドライブ電流能力を有するセンス増幅器
JP2001110184A (ja) * 1999-10-14 2001-04-20 Hitachi Ltd 半導体装置
US6643200B2 (en) * 2000-04-05 2003-11-04 Intel Corporation Sense amplifier having integrated y multiplexor and method therefor
JP2002112455A (ja) * 2000-09-28 2002-04-12 Kawasaki Microelectronics Kk 電源補強回路
US6920312B1 (en) * 2001-05-31 2005-07-19 Lam Research Corporation RF generating system with fast loop control
JP4386619B2 (ja) * 2002-05-20 2009-12-16 株式会社ルネサステクノロジ 半導体装置
KR100562497B1 (ko) * 2003-01-22 2006-03-21 삼성전자주식회사 디커플링 커패시터를 포함하는 반도체 메모리 장치
KR100541367B1 (ko) * 2003-07-15 2006-01-11 주식회사 하이닉스반도체 오버드라이빙 구조를 가진 반도체 메모리 소자
JP4795670B2 (ja) * 2004-06-18 2011-10-19 三星電子株式会社 共有ディカップリングキャパシタンス
KR100869541B1 (ko) * 2006-05-26 2008-11-19 삼성전자주식회사 오픈 비트라인 구조의 메모리 장치 및 이 장치의 비트라인데이터 센싱 방법

Also Published As

Publication number Publication date
JP2009151914A (ja) 2009-07-09
TWI452573B (zh) 2014-09-11
TW200929213A (en) 2009-07-01
US20110006839A1 (en) 2011-01-13
KR100925368B1 (ko) 2009-11-09
US20090161463A1 (en) 2009-06-25
US8203387B2 (en) 2012-06-19
US7825733B2 (en) 2010-11-02

Similar Documents

Publication Publication Date Title
US8804446B2 (en) Semiconductor device having equalizing circuit equalizing pair of bit lines
US7158430B2 (en) Bit line sense amplifier control circuit
CN108028057B (zh) 用于sram应用的单端位线电流读出放大器
US20090086555A1 (en) Voltage supply circuit and semiconductor memory
CN106067315B (zh) 感测放大器及包括其的半导体器件
KR100930384B1 (ko) 입/출력라인 감지증폭기 및 이를 이용한 반도체 메모리장치
US8036058B2 (en) Symmetrically operating single-ended input buffer devices and methods
KR100890043B1 (ko) 센스앰프 스크린 회로 및 스크린 방법
KR20110066512A (ko) 반도체 메모리 소자 및 그 구동방법
KR20150104333A (ko) 증폭기 회로 및 이를 포함하는 반도체 메모리 장치
US8125840B2 (en) Reference level generation with offset compensation for sense amplifier
US8699282B2 (en) Semiconductor memory apparatus
KR100925368B1 (ko) 센스앰프 전압 공급 회로 및 그의 구동 방법
US8830770B2 (en) Semiconductor memory device and method for generating bit line equalizing signal
KR20150071937A (ko) 반도체 장치 및 이를 이용한 집적회로
KR20160115484A (ko) 전원 구동 회로 및 이를 포함하는 반도체 장치
US8369169B2 (en) Sense amplifier and semiconductor memory device including the same
KR100771545B1 (ko) 센스앰프 제어신호 생성회로
US8971142B2 (en) Semiconductor memory device and method of operating the same
US7417912B2 (en) Bit-line sense amplifier driver
JP2010146689A (ja) 半導体装置及びセンスアンプのオフセット電圧キャンセル方法
KR20070002693A (ko) 비트라인 프리차지전압 조절장치 및 이를 구비하는 반도체메모리 장치
KR100668845B1 (ko) 메모리 장치
KR101069731B1 (ko) 반도체 메모리 장치
KR20080003050A (ko) 비트 라인 균등화를 위한 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120921

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee