JPS5950225B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5950225B2 JPS5950225B2 JP54062534A JP6253479A JPS5950225B2 JP S5950225 B2 JPS5950225 B2 JP S5950225B2 JP 54062534 A JP54062534 A JP 54062534A JP 6253479 A JP6253479 A JP 6253479A JP S5950225 B2 JPS5950225 B2 JP S5950225B2
- Authority
- JP
- Japan
- Prior art keywords
- bias voltage
- capacitive element
- circuit
- substrate bias
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は基板バイアス電圧の変動が小さい半導体装置に
関するものである。
関するものである。
半導体基板を用いて、それにバイアス電圧が与えられる
ことにより動作する半導体集積回路を形成せる半導体チ
ップが配される半導体装置においては、基板電流が回路
動作によつて変動するので、それによつて基板バイアス
電圧が変動し、この変動が大きくなると回路が誤動作を
起こすという問題がある。
ことにより動作する半導体集積回路を形成せる半導体チ
ップが配される半導体装置においては、基板電流が回路
動作によつて変動するので、それによつて基板バイアス
電圧が変動し、この変動が大きくなると回路が誤動作を
起こすという問題がある。
第１図は一例として１６にビットＭＯＳＲＡＭについて
動作時の基板電流測定の結果を示したものである。図中
、１はＲＡＭを動作させるために外部から入力するクロ
ックの電圧波形であり、振幅は５Ｖ、周期は１μＳであ
る。２はＲＡＭにクロック１を入力したときの基板電流
であり、ピーク値で±５ｍＡ程度流れている。
動作時の基板電流測定の結果を示したものである。図中
、１はＲＡＭを動作させるために外部から入力するクロ
ックの電圧波形であり、振幅は５Ｖ、周期は１μＳであ
る。２はＲＡＭにクロック１を入力したときの基板電流
であり、ピーク値で±５ｍＡ程度流れている。
この基板電流の変動によつて、回路動作開始後（クロッ
ク１が低レベル）および回路動作終了後（クロック１が
高レベル）に基板バイアス電圧が大きく変動する。この
基板バイアス電圧の変動によつて回路が誤動作する可能
性があるので、この変動を小さくする必要があるが、±
５ｍＡもの基板電流の変動があるので、その基板バイア
ス電圧の変動’を容量素子により平滑して抑圧しようと
すれば、非常に大きな容量が必要となり、チップ上に該
容量素子を搭載することは占有面積が大きくなるので困
難である。従つて、従来は基板バイアス電圧の変動を抑
圧するために、チップの外に大きい平滑用容量素子を設
けなければならないという欠点があつた。本発明は、こ
のような欠点を解決するため、半導体集積回路のチップ
上に回路動作に応じて充放電する小容量の容量素子を搭
載したもので、以下フ図面について詳細に説明する。
ク１が低レベル）および回路動作終了後（クロック１が
高レベル）に基板バイアス電圧が大きく変動する。この
基板バイアス電圧の変動によつて回路が誤動作する可能
性があるので、この変動を小さくする必要があるが、±
５ｍＡもの基板電流の変動があるので、その基板バイア
ス電圧の変動’を容量素子により平滑して抑圧しようと
すれば、非常に大きな容量が必要となり、チップ上に該
容量素子を搭載することは占有面積が大きくなるので困
難である。従つて、従来は基板バイアス電圧の変動を抑
圧するために、チップの外に大きい平滑用容量素子を設
けなければならないという欠点があつた。本発明は、こ
のような欠点を解決するため、半導体集積回路のチップ
上に回路動作に応じて充放電する小容量の容量素子を搭
載したもので、以下フ図面について詳細に説明する。
第２図は本発明の一実施例を示したものである。
図中、１０は半導体集積回路チップ、１１はチップ上で
回路が構成されている部分である。半導体集積回路１１
は外部から端子１２を通してク・ロックを入力し動作す
るが、この回路動作によつて基板電流が変動するため、
基板バイアス電圧は回路動作開始時および回路動作終了
後（プリチヤ−ジ動作開始時）に大きく変動する。とこ
ろで、第１図より、基板電流の変動は回路動作開始後と
終了後とでは、その極性が逆で変動量はほゞ同じである
ことが分かる。即ち、基板バイアス電圧は回路動作開始
時に低下し、終了時（プリチヤージ動作開始時）に増加
する。そこで、本発明ではチツプ上に新たに容量素子を
設け、これを回路の動作に応じて充放電させて基板バイ
アス電圧の変動を相殺するようにする。第２図において
、１３が基板バイアス電圧の変動を吸収するためにチツ
プ１０上に新たに設けた容量素子であり、この容量素子
１３の一端はトランジスタＴＲ−１，ＴＲ− ２の接続
点に接続され、他端は半導体集積回路１１の基板バイア
ス供給線に接続されている。
回路が構成されている部分である。半導体集積回路１１
は外部から端子１２を通してク・ロックを入力し動作す
るが、この回路動作によつて基板電流が変動するため、
基板バイアス電圧は回路動作開始時および回路動作終了
後（プリチヤ−ジ動作開始時）に大きく変動する。とこ
ろで、第１図より、基板電流の変動は回路動作開始後と
終了後とでは、その極性が逆で変動量はほゞ同じである
ことが分かる。即ち、基板バイアス電圧は回路動作開始
時に低下し、終了時（プリチヤージ動作開始時）に増加
する。そこで、本発明ではチツプ上に新たに容量素子を
設け、これを回路の動作に応じて充放電させて基板バイ
アス電圧の変動を相殺するようにする。第２図において
、１３が基板バイアス電圧の変動を吸収するためにチツ
プ１０上に新たに設けた容量素子であり、この容量素子
１３の一端はトランジスタＴＲ−１，ＴＲ− ２の接続
点に接続され、他端は半導体集積回路１１の基板バイア
ス供給線に接続されている。
１４は容量素子１３に充放電々流を流す回路プロツクで
、インバータＩ、遅延回路ＤＬ−１，ＤＬ− ２、トラ
ンジスタＴＲ−１，ＴＲ−２より構成される。
、インバータＩ、遅延回路ＤＬ−１，ＤＬ− ２、トラ
ンジスタＴＲ−１，ＴＲ−２より構成される。
端子１２のクロツクが低レベルのとき、半導体集積回路
１１は動作状態にあり、基板バイアス電圧は減少する傾
向に二ある。この時、トランジスタＴＲ− １がオン、
トランジスタＴＲ− ２はオフ状態をとるため、電源Ｖ
ＤＤにより容量素子１３は充電され、上記基板バイアス
電圧の低下を保償する。一方、端子１２のクロツクが高
レベルのときは、半導体集積回路１；１は動作終了すな
わちプリチヤージ動作状態にあり、基板バイアス電圧は
増加する傾向にある。この時、トランジスタＴＲ− ２
がオン、トランジスタＴＲ−１はオフ状態をとるため、
容量素子１３の電荷はＴＲ− ２を通して放電し、上記
基板バイアス電圧の増加を保償する。このように、容量
素子１３を半導体集積回路１１の動作に応じて充放電さ
せることにより、基板電流の変動が相殺され、基板バイ
アス電圧を一定に保つことができる。なお、容量素子１
３の容量は回路１１の中でプリチヤージ、デイスチヤー
ジ動作を行う部分の容量の総和に等しい容量をもつてい
ればよく、従来のチツプの外に接続するときに必要であ
つた容量に比べて小さくてすみ、半導体集積回路チツプ
１０上に搭載することが可能になるのである。遅延回路
ＤＬ−１，ＤＬ− ２は回路１１の動作と容量素子１３
の充放電のタイミングを調整するためのもので、場合に
よつては省略することも可能である。以上説明したよう
に、本発明によれば、回路動作に合わせて基板電流の変
動を抑圧しているので、チツプの外に大きな容量素子を
設けることなく、基板バイアス電圧の変動の小さい半導
体集積回路が構成できるという利点がある。
１１は動作状態にあり、基板バイアス電圧は減少する傾
向に二ある。この時、トランジスタＴＲ− １がオン、
トランジスタＴＲ− ２はオフ状態をとるため、電源Ｖ
ＤＤにより容量素子１３は充電され、上記基板バイアス
電圧の低下を保償する。一方、端子１２のクロツクが高
レベルのときは、半導体集積回路１；１は動作終了すな
わちプリチヤージ動作状態にあり、基板バイアス電圧は
増加する傾向にある。この時、トランジスタＴＲ− ２
がオン、トランジスタＴＲ−１はオフ状態をとるため、
容量素子１３の電荷はＴＲ− ２を通して放電し、上記
基板バイアス電圧の増加を保償する。このように、容量
素子１３を半導体集積回路１１の動作に応じて充放電さ
せることにより、基板電流の変動が相殺され、基板バイ
アス電圧を一定に保つことができる。なお、容量素子１
３の容量は回路１１の中でプリチヤージ、デイスチヤー
ジ動作を行う部分の容量の総和に等しい容量をもつてい
ればよく、従来のチツプの外に接続するときに必要であ
つた容量に比べて小さくてすみ、半導体集積回路チツプ
１０上に搭載することが可能になるのである。遅延回路
ＤＬ−１，ＤＬ− ２は回路１１の動作と容量素子１３
の充放電のタイミングを調整するためのもので、場合に
よつては省略することも可能である。以上説明したよう
に、本発明によれば、回路動作に合わせて基板電流の変
動を抑圧しているので、チツプの外に大きな容量素子を
設けることなく、基板バイアス電圧の変動の小さい半導
体集積回路が構成できるという利点がある。
第１図は半導体集積回路の動作時の基板電流変化を説明
する図、第２図は本発明の一実施例を示す図である。 １０・・・・・・半導体集積回路チツプ、１１・・・・
・・回路構成部、１２・・・・・・クロツク入力端子、
１３・・・・・・容量素子、１４・・・・・・充放電回
路。
する図、第２図は本発明の一実施例を示す図である。 １０・・・・・・半導体集積回路チツプ、１１・・・・
・・回路構成部、１２・・・・・・クロツク入力端子、
１３・・・・・・容量素子、１４・・・・・・充放電回
路。
Claims (1)
- １ 半導体基板を用いて、それに基板バイアス電圧供給
線により基板バイアス電圧を与えることによつて動作す
る半導体集積回路を形成せる半導体チップが配されてな
る半導体装置において、前記半導体チップ上に容量素子
とその充放電回路を形成せしめ、前記容量素子の一端を
前記基板バイアス電圧供給線に接続し、他端を前記充放
電回路に接続し、前記充放電回路により前記容量素子を
半導体集積回路の動作時に充電し終了時に放電せしめる
ことにより、基板バイアス電圧の変動を相殺することを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54062534A JPS5950225B2 (ja) | 1979-05-21 | 1979-05-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54062534A JPS5950225B2 (ja) | 1979-05-21 | 1979-05-21 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56124081A Division JPS5795659A (en) | 1981-08-10 | 1981-08-10 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55154758A JPS55154758A (en) | 1980-12-02 |
| JPS5950225B2 true JPS5950225B2 (ja) | 1984-12-07 |
Family
ID=13202963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54062534A Expired JPS5950225B2 (ja) | 1979-05-21 | 1979-05-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5950225B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0321Y2 (ja) * | 1985-11-28 | 1991-01-07 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57115859A (en) * | 1981-01-10 | 1982-07-19 | Mitsubishi Electric Corp | Semiconductor device |
| KR100925368B1 (ko) * | 2007-12-20 | 2009-11-09 | 주식회사 하이닉스반도체 | 센스앰프 전압 공급 회로 및 그의 구동 방법 |
-
1979
- 1979-05-21 JP JP54062534A patent/JPS5950225B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0321Y2 (ja) * | 1985-11-28 | 1991-01-07 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55154758A (en) | 1980-12-02 |
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