JPS584848B2 - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
- Publication number
- JPS584848B2 JPS584848B2 JP52102710A JP10271077A JPS584848B2 JP S584848 B2 JPS584848 B2 JP S584848B2 JP 52102710 A JP52102710 A JP 52102710A JP 10271077 A JP10271077 A JP 10271077A JP S584848 B2 JPS584848 B2 JP S584848B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- capacitive element
- conversion circuit
- conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/40—Analogue value compared with reference values sequentially only, e.g. successive approximation type recirculation type
- H03M1/403—Analogue value compared with reference values sequentially only, e.g. successive approximation type recirculation type using switched capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
（１） 発明の利用分野
本発明は、アナログ情報をデイジタル情報に変換するＡ
／Ｄ変換回路に関するものである。
／Ｄ変換回路に関するものである。
（２）従来技術
従来のＡ／Ｄ変換回路には、容量の一端を接地した第１
図の回路がある。
図の回路がある。
これは入力電圧ＶＩで充電した容量電荷１を放電回路２
で放電させ、一定の検出レベルＶＴを持つ検出回路３で
ＶＴに達するまでの放電時間Ｔをカウンタ４で計数する
ことにより、Ａ／Ｄ変換を行なうものである。
で放電させ、一定の検出レベルＶＴを持つ検出回路３で
ＶＴに達するまでの放電時間Ｔをカウンタ４で計数する
ことにより、Ａ／Ｄ変換を行なうものである。
ここで１０は一定のクロツク入力で、検出回路３より信
号がでるまでカウンタ４はこのクロツクをカウントする
。
号がでるまでカウンタ４はこのクロツクをカウントする
。
この回路では入力電圧がＶＴより小さいと測定できなく
なる欠点がある。
なる欠点がある。
上記の回路の欠点を改善する方式として、第２図に示す
ように入力電圧ＶＩで充電した容量電荷を放電する際、
容量と直列にバイアス電圧ＶＢを接続して放電電圧を高
める方式がある。
ように入力電圧ＶＩで充電した容量電荷を放電する際、
容量と直列にバイアス電圧ＶＢを接続して放電電圧を高
める方式がある。
本方式は、先に本件出願人が出願した特願昭５２−３０
３２７号・「Ａ／Ｄ変換回路」に詳しい。
３２７号・「Ａ／Ｄ変換回路」に詳しい。
この方式によれば入力電圧ＶＩが検出電圧レベルＶＴよ
り小さくてもバイアス電圧ＶＢを適当な値にすれば検出
可能となる。
り小さくてもバイアス電圧ＶＢを適当な値にすれば検出
可能となる。
上記第２の方式においてバイアス電圧ＶＢが検出電圧Ｖ
Ｔより大きい場合には、検出終了後に容量の一端の電圧
をバイアス電圧ＶＢから接地電圧に切換える際、容量の
他端Ａに負の電圧が発生する。
Ｔより大きい場合には、検出終了後に容量の一端の電圧
をバイアス電圧ＶＢから接地電圧に切換える際、容量の
他端Ａに負の電圧が発生する。
上記回路を例えばＮチャンネルＭＯＳプロセスでＩＣ化
する場合には、回路内に負の電圧が発生するとＰ基板か
ら過大な順方向電流が発生し回路が異常動作を起こす危
険がある。
する場合には、回路内に負の電圧が発生するとＰ基板か
ら過大な順方向電流が発生し回路が異常動作を起こす危
険がある。
このため第２図に示した方式はそのままではＩＣ化した
Ａ／Ｄ変換回路に採用することができない。
Ａ／Ｄ変換回路に採用することができない。
（３）発明の目的
本発明の目的は上記の問題を解決し、容量の充放電を利
用しかつ入力電圧レンジをより広くしたＡ／Ｄ変換回路
において、ＩＣ化が可能なＡ／Ｄ変換回路を提供するこ
とにある。
用しかつ入力電圧レンジをより広くしたＡ／Ｄ変換回路
において、ＩＣ化が可能なＡ／Ｄ変換回路を提供するこ
とにある。
（４）発明の総括説明
上記の目的を達成するため、本発明では蓄積手段である
容量に並列に短絡回路を設け、Ａ／Ｄ変換終了後に一度
蓄積手段の両端を短絡して蓄積電荷をすべて放電してか
ら、蓄積手段の一端に加わっているバイアス電圧ＶＢを
接地電圧に切換える。
容量に並列に短絡回路を設け、Ａ／Ｄ変換終了後に一度
蓄積手段の両端を短絡して蓄積電荷をすべて放電してか
ら、蓄積手段の一端に加わっているバイアス電圧ＶＢを
接地電圧に切換える。
このバイアス電圧ＶＢの設定、及びバイアス電圧ＶＢか
ら接地電圧への切換えは、スイッチと、スイッチ及びバ
イアス電圧源の直列回路との並列回路からなるバイアス
電圧供給回路を用いる。
ら接地電圧への切換えは、スイッチと、スイッチ及びバ
イアス電圧源の直列回路との並列回路からなるバイアス
電圧供給回路を用いる。
したがってバイアス電圧ＶＢの大きさにかかわらず回路
内のいかなる部分にも負の電圧が発生することはないた
め、ＩＣに本回路を組込むことが可能になる。
内のいかなる部分にも負の電圧が発生することはないた
め、ＩＣに本回路を組込むことが可能になる。
（５）実施例
以下、本発明を実施例により詳細に説明する。
本発明の説明に先たち、上記第２の方式を図面を用いて
説明する。
説明する。
第２図は入力電圧レンジを拡大した従来のＡ／Ｄ変換回
路である。
路である。
放電回路２は通常は抵抗又は定電流回路で構成される。
放電回路２が定電流回路で構成されている場合について
Ａ点の電圧ＶＡの時間波形およびスイッチとの関係を示
したのが第３図である。
Ａ点の電圧ＶＡの時間波形およびスイッチとの関係を示
したのが第３図である。
Ｓ３をオンすなわち容量の一端Ｂを接地しておき充電ス
イッチＳ１をオンにすると容量ＣはＶＩに充電される。
イッチＳ１をオンにすると容量ＣはＶＩに充電される。
図のようにＶＩが検出電圧ＶＴより小さいとＶＩは検出
できない。
できない。
そこで次にＳ４をオンにしてＡ点の電圧をＶＢだけ持ち
上げるとともに８２をオンにして放電を開始する。
上げるとともに８２をオンにして放電を開始する。
■Ａが■Ｔに達すると測定終了を検出してＳ２がオフに
なるとともに容量Ｃの一端Ｂの電圧もスイッチＳ４をオ
フに、Ｓ３をオンにすることにより接地電位になる。
なるとともに容量Ｃの一端Ｂの電圧もスイッチＳ４をオ
フに、Ｓ３をオンにすることにより接地電位になる。
この時バイアス電圧ＶＢが検出電圧■Ｔより大きいと容
量ＣのＡ−Ｂ端子間には ＶＣ＝−（ＶＢ−ＶＴ）＜０ （１）な
る負の電圧ＶＣが貯えられており、Ｂ点を接地した瞬間
にＡ点には（１）式で与えられる負の電圧が現われる。
量ＣのＡ−Ｂ端子間には ＶＣ＝−（ＶＢ−ＶＴ）＜０ （１）な
る負の電圧ＶＣが貯えられており、Ｂ点を接地した瞬間
にＡ点には（１）式で与えられる負の電圧が現われる。
この負電圧の発生が本回路を集積回路化する上での障害
となる。
となる。
第４図は上記の問題を解決するべく、第３図の回路にお
いて容量の両端に並列に短絡回路を設けた本発明のＡ／
Ｄ変換回路の基本回路を示す図である。
いて容量の両端に並列に短絡回路を設けた本発明のＡ／
Ｄ変換回路の基本回路を示す図である。
短絡回路は原理的にはスイッチＳ５でよい。
本回路におけるＡ点の電圧ＶＡの時間波形およびスイッ
チの動作の関係を示したのが第５図である。
チの動作の関係を示したのが第５図である。
この図でも放電回路２は定電流回路と仮定しているがも
ちろん他の特性を持つ回路でもよい。
ちろん他の特性を持つ回路でもよい。
Ｓ１とＳ３をオンにして容量にＶＩを充電した後、Ｓ４
をオンにしてＡ点をＶＢだけ持ち上げＳ２をオンにして
放電を行なう。
をオンにしてＡ点をＶＢだけ持ち上げＳ２をオンにして
放電を行なう。
ここまでは従来と同じであるが検出終了後まで短絡回路
Ｓ５をオンにする。
Ｓ５をオンにする。
この結果Ａ点はＢ点と同じくバイアス電圧ＶＢに等しく
なる。
なる。
その後Ｓ３をオンにすればＡ点が少なくとも負になるこ
とはない。
とはない。
したがって集積回路化した場合にも従来のように負の電
圧が発生することによる問題点を避けることができる。
圧が発生することによる問題点を避けることができる。
第６図は第４図のスイッチを電界効果トランジスタ（以
下ＦＥＴと略す）で実現した実施例である。
下ＦＥＴと略す）で実現した実施例である。
スイッチＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５がＦＥＴで置き
換えられている。
換えられている。
放電回路２はＦＥＴ５とゲート電圧制御回路６により定
電流回路として実現することができる。
電流回路として実現することができる。
（６）まとめ
以上説明したごとく本発明によれば回路の中に負の電圧
が発生することを許されないＡ／Ｄ変換回路において上
記条件を満足しかつ入力電圧ＶＩが検出電圧ＶＴより小
さくても測定可能なＡ／Ｄ変換回路を提供することがで
き、さらに具体的にはモノリシツクＭＯＳプロセスを用
いたＡ／Ｄ変換回路を集積回路に組み込むことを可能に
する。
が発生することを許されないＡ／Ｄ変換回路において上
記条件を満足しかつ入力電圧ＶＩが検出電圧ＶＴより小
さくても測定可能なＡ／Ｄ変換回路を提供することがで
き、さらに具体的にはモノリシツクＭＯＳプロセスを用
いたＡ／Ｄ変換回路を集積回路に組み込むことを可能に
する。
なお本文で負の電圧というのは回路を駆動する電源電圧
に対し逆極性という意味である。
に対し逆極性という意味である。
第１図は従来用いられている容量接地型Ａ／Ｄ変換回路
の構成例、第２図は入力電圧レンジを拡大するために本
出願人が先に発明したＡ／Ｄ変換方式、第３図は第２図
Ａ点の電圧変換とその時のスイッチの状態を示す説明図
、第４図は本発明のＡ／Ｄ変換回路、第５図は第４図Ａ
点の電圧変化とスイッチの状態を示す説明図、第６図は
本発明のＡ／Ｄ変換回路を電界効果トランジスタで実現
した図である。
の構成例、第２図は入力電圧レンジを拡大するために本
出願人が先に発明したＡ／Ｄ変換方式、第３図は第２図
Ａ点の電圧変換とその時のスイッチの状態を示す説明図
、第４図は本発明のＡ／Ｄ変換回路、第５図は第４図Ａ
点の電圧変化とスイッチの状態を示す説明図、第６図は
本発明のＡ／Ｄ変換回路を電界効果トランジスタで実現
した図である。
Claims (1)
- １ 容量素子と、該容量素子の一端から入力電圧を供給
して該容量素子を充電する手段と、該充電電荷を放電す
る手段と、該容量素子の他端に第１の電圧を該充電時に
印加し、該第１の電圧より大きい第２の電圧を該放電時
に印加する手段と、該放電により該容量素子の該一端の
電圧が所定の値に達するまでの時間を計数し、該計数値
に応じたデイジタル信号を出力する手段と該計数後該容
量素子の両端を短絡する手段とを有するＡ／Ｄ変換回路
。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52102710A JPS584848B2 (ja) | 1977-08-29 | 1977-08-29 | Ａ／ｄ変換回路 |
| DE2812375A DE2812375C2 (de) | 1977-03-22 | 1978-03-21 | Analog-Digital-Umsetzer |
| GB11184/78A GB1601907A (en) | 1977-03-22 | 1978-03-21 | Analogue-to-digital converter |
| FR7808207A FR2385264A1 (fr) | 1977-03-22 | 1978-03-21 | Convertisseur analogique-numerique |
| US05/935,963 US4178585A (en) | 1977-08-29 | 1978-08-22 | Analog-to-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52102710A JPS584848B2 (ja) | 1977-08-29 | 1977-08-29 | Ａ／ｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5448470A JPS5448470A (en) | 1979-04-17 |
| JPS584848B2 true JPS584848B2 (ja) | 1983-01-28 |
Family
ID=14334817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52102710A Expired JPS584848B2 (ja) | 1977-03-22 | 1977-08-29 | Ａ／ｄ変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4178585A (ja) |
| JP (1) | JPS584848B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4605920A (en) * | 1983-03-02 | 1986-08-12 | Beckman Instruments, Inc. | Prescaling device and method |
| IN164819B (ja) * | 1985-08-13 | 1989-06-10 | Babcock & Wilcox Co | |
| JPS62104321A (ja) * | 1985-10-31 | 1987-05-14 | Toshiba Corp | Ａ／ｄコンバ−タ |
| FR2622375B1 (fr) * | 1987-10-21 | 1990-02-02 | Commissariat Energie Atomique | Convertisseur analogique numerique a grande dynamique |
| US6194946B1 (en) | 1998-05-07 | 2001-02-27 | Burr-Brown Corporation | Method and circuit for compensating the non-linearity of capacitors |
| JP4929060B2 (ja) * | 2006-07-14 | 2012-05-09 | ローム株式会社 | アナログ／ディジタル変換器、照度センサ、照明装置、電子機器 |
| GB2582921B (en) * | 2019-04-08 | 2023-03-08 | Pragmatic Printing Ltd | An analogue-to-digital converter (ADC) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1072968A (en) * | 1966-01-14 | 1967-06-21 | Standard Telephones Cables Ltd | Non-linear coder |
| US4023160A (en) * | 1975-10-16 | 1977-05-10 | Rca Corporation | Analog to digital converter |
-
1977
- 1977-08-29 JP JP52102710A patent/JPS584848B2/ja not_active Expired
-
1978
- 1978-08-22 US US05/935,963 patent/US4178585A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4178585A (en) | 1979-12-11 |
| JPS5448470A (en) | 1979-04-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0540052B1 (en) | Ripple-free phase detector using two sample-and-hold circuits | |
| US4604584A (en) | Switched capacitor precision difference amplifier | |
| JP3338758B2 (ja) | 遅延回路 | |
| EP0072751A2 (en) | Phase-locked loop circuit | |
| US4180807A (en) | Charge transfer circuit with voltage threshold compensating means | |
| JPS584848B2 (ja) | Ａ／ｄ変換回路 | |
| EP0069444A2 (en) | Trigger pulse generator | |
| JP4428813B2 (ja) | アナログ出力回路 | |
| US4897559A (en) | Variable clock delay circuit utilizing the R-C time constant | |
| KR20030072527A (ko) | 직류-직류 컨버터의 발진기 | |
| JPS5829891B2 (ja) | Ａ／ｄ変換回路 | |
| JP3405257B2 (ja) | チャージポンプ回路 | |
| US5589784A (en) | Method and apparatus for detecting changes in a clock signal to static states | |
| JPS59147524A (ja) | パルス発生回路 | |
| JPH0599756A (ja) | 温度検出回路 | |
| JPH09229970A (ja) | 入力検出回路 | |
| JP2650354B2 (ja) | Ｅｆｍ信号用波形整形回路 | |
| JP3124730B2 (ja) | チョッパコンパレータ回路 | |
| JP3168586B2 (ja) | 容量測定回路 | |
| JPS59216063A (ja) | ピ−ク・ホ−ルド回路 | |
| SU847330A1 (ru) | Интегратор | |
| JPS6217755B2 (ja) | ||
| SU410466A1 (ja) | ||
| JPH03117912A (ja) | パルス発生回路 | |
| JPH0541078A (ja) | チヤージポンプ回路 |