JPH09229970A - 入力検出回路 - Google Patents

Abstract

(57)【要約】 【課題】 多数チャネルのアナログ入力から、アナログ
演算によって最大入力を検出する最大入力検出回路にお
いて、低コスト化および検出精度の向上を図る。 【解決手段】 複数の各入力電圧Ｖｉ〜Ｖｎは、それぞ
れコンパレータＣＯＭＰ１〜ＣＯＭＰｎにおいて、掃引
されている参照電圧Ｖｒｅｆと比較され、最も早く参照
電圧以上となったコンパレータＣＯＭＰｊに対応したＤ
フリップフロップＤＦＦｊのバイナリ出力のみが「１」
となり、残余のコンパレータＣＯＭＰｉ（ｉ≠ｊ）に対
応したＤフリップフロップＤＦＦｉの出力は「０」とな
る。したがって、通常のＣＭＯＳ構造のコンパレータ
と、論理回路から成るバイナリ変化検出回路１２とによ
って最大入力を検出することができ、フローティングゲ
ートＭＯＳを用いる場合に比べて、低コスト化を図るこ
とができるとともに、スイッチドキャパシタによって各
コンパレータのオフセット電圧補償を容易に行うことが
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多数チャネルの入
力から、最大値または最小値であるチャネルを検出する
ための入力検出回路に関する。

【０００２】

【従来の技術】従来から、多数チャネルのアナログ入力
信号に対して、最大値または最小値であるチャネルの検
出は、入力された各アナログ信号をデジタル変換し、得
られたデジタルデータを演算処理することによって行わ
れている。したがって、検出すべき入力チャネル数が増
加すると、演算量が飛躍的に増加し、演算処理装置に高
い処理能力が要求され、回路構成が複雑になり、また電
力消費も増大するという問題がある。

【０００３】このような不具合を解決するために、ＷＴ
Ａ回路（Winner Take All Circuit）と称され、複数チ
ャネルのアナログ入力信号に対して、その最大値または
最小値をアナログで検出するための回路が注目されてい
る。このようなＷＴＡ回路の典型的な従来技術は、特開
平６−５３４３１号公報で知られている。図７および図
８は、その従来技術を説明するための回路図であり、図
８で示す最大入力検出回路１は、図７で示すユニット回
路ｕを、参照符ｕ１，ｕ２，…で示すように、入力チャ
ネル数だけ備えて構成されている。

【０００４】前記ユニット回路ｕは、インバータｉｎｖ
１，ｉｎｖ２，ｉｎｖ３，ｉｎｖ４およびトランジスタ
ｔｒ１，ｔｒ２を備えて構成されている。インバータｉ
ｎｖ２〜ｉｎｖ４は、通常のインバータであり、これに
対してインバータｉｎｖ１は、フローティングゲートｆ
ｇを備えるＣＭＯＳ（金属相補型半導体）構成のインバ
ータであり、ニューロンＭＯＳインバータと称される。

【０００５】インバータｉｎｖ１は、Ｎチャネルのニュ
ーロンＭＯＳトランジスタｑ１と、Ｐチャネルのニュー
ロンＭＯＳトランジスタｑ２とを備えて構成されてい
る。トランジスタｑ２のソースには、ハイレベルの電圧
Ｖｄｄが印加されており、トランジスタｑ１のソース
は、接地されている。トランジスタｑ１，ｑ２のゲート
は、共通に前記フローティングゲートｆｇとなってお
り、トランジスタｑ２の入力ゲートｇ２には、入力端子
ｐｂから入力電圧Ｖｂが与えられる。また、トランジス
タｑ１の入力ゲートｇ１には、Ｎチャネルのトランジス
タｔｒ２を介して、入力端子ｐａに与えられる参照電圧
Ｖａが与えられる。

【０００６】トランジスタｑ１，ｑ２のドレインからは
出力電圧Ｖｃが導出され、その出力電圧Ｖｃはインバー
タｉｎｖ２を介して、出力端子ｐｃに出力電圧Ｖｏｕｔ
として導出される。前記トランジスタｔｒ２のゲート
は、この出力電圧Ｖｏｕｔに応答して、インバータｉｎ
ｖ３によって反転制御される。また入力ゲートｇ１へ
は、インバータｉｎｖ３，ｉｎｖ４を介して、前記出力
電圧Ｖｏｕｔに応答して駆動されるＮチャネルのトラン
ジスタｔｒ１によって、前記出力電圧Ｖｏｕｔが帰還さ
れている。

【０００７】前記最大入力検出回路１は、各ユニット回
路ｕが複数チャネル並列に設けられて構成されており、
ただし、前記インバータｉｎｖ３に代えて、各チャネル
のユニット回路ｕ１，ｕ２，…からの出力電圧Ｖｏｕｔ
１，Ｖｏｕｔ２，…がそれぞれ入力され、少なくともい
ずれか１つのチャネルの出力がハイレベルとなると、ロ
ーレベルを出力するＮＯＲ回路２が用いられ、またＮＯ
Ｒ回路２の出力に応答して、前記入力ゲートｇ１に共通
に参照電圧Ｖｒｅｆを供給するトランジスタｔｒ２が制
御される。

【０００８】前記ユニット回路ｕにおいて、入力端子ｐ
ａへの参照電圧Ｖａに対して、入力電圧Ｖｂが大きくな
ったことは、以下のようにして検出される。検出開始時
は、出力電圧Ｖｏｕｔがローレベル、すなわちトランジ
スタｑ１が遮断し、トランジスタｑ２が導通して、イン
バータｉｎｖ１の出力電圧Ｖｃは、ほぼ前記電圧Ｖｄｄ
である。このとき、トランジスタｔｒ２のゲートはハイ
レベルとなって、該トランジスタｔｒ２は導通してお
り、またトランジスタｔｒ１のゲートはローレベルとな
って、該トランジスタｔｒ１は遮断している。

【０００９】Ｃ１，Ｃ２を各入力ゲートｇ１，ｇ２とフ
ローティングゲートｆｇとの間の容量結合定数とし、フ
ローティングゲートｆｇと基板との間の容量結合係数を
Ｃ０とすると、２つの入力電圧Ｖａ，Ｖｂに対して、フ
ローティングゲートｆｇの電位Ｖｆは、 Ｖｆ＝（Ｃ１Ｖａ＋Ｃ２Ｖｂ）／（Ｃ０＋Ｃ１＋Ｃ２） …（１） で与えられる。ただし、前記基板は接地されているもの
とする。

【００１０】インバータｉｎｖ１の出力が反転するため
には、前記電位Ｖｆが該インバータｉｎｖ１の反転電圧
Ｖｔｈより大きくなる必要がある。したがって前記式１
から、 （Ｃ１Ｖａ＋Ｃ２Ｖｂ）／（Ｃ０＋Ｃ１＋Ｃ２）≧Ｖｔｈ …（２） となったとき、トランジスタｑ２が遮断し、トランジス
タｑ１が導通して、該インバータｉｎｖ１の出力電圧Ｖ
ｃは接地レベルの０Ｖとなって、該インバータｉｎｖ１
の出力が反転する。

【００１１】したがって、前記電圧Ｖａ，Ｖｔｈを、Ｖ
ｂ＝０のときに、トランジスタｑ２が導通し、トランジ
スタｑ１が遮断するように、すなわち、 Ｃ１Ｖａ／（Ｃ０＋Ｃ１＋Ｃ２）＜Ｖｔｈ …（３） と設定しておくと、入力電圧Ｖｂを０ＶからＶｄｄまで
変化させてゆき、 Ｖｂ≧｛（Ｃ０＋Ｃ１＋Ｃ２）Ｖｔｈ−Ｃ１Ｖａ｝／Ｃ２ …（４） となったとき、トランジスタｑ２が遮断し、トランジス
タｑ１が導通して、出力電圧Ｖｃは電圧Ｖｄｄから０Ｖ
に向かって変化を開始する。この電圧変化は、インバー
タｉｎｖ２で反転増幅され、出力電圧Ｖｏｕｔは、０Ｖ
から電圧Ｖｄｄに急速に立上がる。このようにして、入
力電圧Ｖｂが参照電圧Ｖａよりも大きくなったことが検
出される。

【００１２】またこのとき、トランジスタｔｒ１のゲー
トが電圧Ｖｄｄとなって、該トランジスタｔｒ１が導通
し、入力ゲートｇ１に出力電圧Ｖｏｕｔの正帰還がかか
り、かつトランジスタｔｒ２のゲートが０Ｖとなって、
該トランジスタｔｒ２が遮断し、入力ゲートｇ１に電圧
Ｖｄｄの出力電圧Ｖｏｕｔが記憶される。

【００１３】以上のことから、図８の最大入力検出回路
１について考えると、複数チャネルの各入力電圧をＶｉ
（ｉ＝１，２，…）とし、参照電圧をＶｒｅｆとすると
き、第ｉ番目のユニット回路ｕｉからの出力電圧Ｖｏｕ
ｔｉがハイレベルとなるためには、 Ｖｉ≧｛（Ｃ０＋Ｃ１＋Ｃ２）Ｖｔｈ−Ｃ１Ｖｒｅｆ｝／Ｃ２ …（５） となる必要がある。したがって、電圧Ｖｔｈ，Ｖｒｅｆ
を全てのｉについて、 Ｖｉ＜｛（Ｃ０＋Ｃ１＋Ｃ２）Ｖｔｈ−Ｃ１Ｖｒｅｆ｝／Ｃ２ …（６） となるように定めておくと、全てのチャネルの出力電圧
Ｖｏｕｔｉは、０Ｖである。ここで、参照電圧Ｖｒｅｆ
を０Ｖから電圧Ｖｄｄへ掃引してゆくと、前記式６の右
辺は、参照電圧Ｖｒｅｆの増加に対して単調に減少して
ゆき、最も高い入力電圧Ｖｊに対して、そのチャネルの
出力電圧Ｖｏｕｔｊが最初に電圧Ｖｄｄとなる。

【００１４】このようにして反転した出力は、ＮＯＲ回
路２を介して、各ユニット回路ｕｉのトランジスタｔｒ
１を導通するとともに、トランジスタｔｒ２を遮断し、
これによって各ユニット回路ｕｉの出力電圧Ｖｏｕｔｉ
が記憶される。こうして、最大の入力電圧Ｖｊのチャネ
ルの出力電圧Ｖｏｕｔｊのみが電圧Ｖｄｄとなり、残余
の入力電圧Ｖｉ（ｉ≠ｊ）のチャネルの出力電圧Ｖｏｕ
ｔｉは０Ｖとなり、最大入力のチャネルが検出される。

【００１５】このようにして、該最大入力検出回路１
は、複数チャネルのアナログ入力電圧Ｖｉに対して、ア
ナログ／デジタル変換や、その変換結果の比較処理など
の煩雑な処理を行うことなく、アナログ信号のままで、
最大入力のチャネルを検出することができる。

【００１６】

【発明が解決しようとする課題】上述のような従来技術
の最大入力検出回路１では、フローティングゲートｆｇ
を備えているために、該フローティングゲートｆｇを形
成するために、ゲート−基板間の容量を高い精度で制御
する必要性から、通常のＭＯＳ型半導体とは異なる特殊
な製造工程が必要になり、コストが嵩むという問題があ
る。

【００１７】また、フローティングゲートｆｇに蓄積さ
れる電荷等によって発生する前記電位Ｖｆを、高精度に
所望とする値に調整することが困難であるとともに、前
記容量結合係数Ｃ０等にばらつきが生じる。これによっ
て、各チャネルのユニット回路ｕｉ間でオフセット電圧
が相互に異なり、前記最大値または最小値の検出精度が
低いという問題がある。

【００１８】本発明の目的は、低コストで、かつ高精度
に、最大値または最小値を検出することができる入力検
出回路を提供することである。

【００１９】

【課題を解決するための手段】請求項１の発明に係る入
力検出回路は、複数チャネルの入力電圧のうち、いずれ
のチャネルの入力電圧が最大値または最小値であるかを
検出するための入力検出回路において、予め定める範囲
の電圧を掃引して、参照電圧として出力する参照電圧発
生手段と、前記複数チャネルの各入力毎に個別的に設け
られ、一方の入力端子に共通に前記参照電圧が入力さ
れ、他方の入力端子に前記各入力電圧がそれぞれ与えら
れる比較手段と、前記各比較手段からの出力が入力さ
れ、最も早く出力が反転したチャネルの比較手段への入
力電圧を前記最大値または最小値であると検出する検出
手段とを含むことを特徴とする。

【００２０】上記の構成によれば、複数チャネルの入力
電圧それぞれに比較手段によって参照電圧と比較を行
い、その比較結果が最も早く反転した入力電圧のチャネ
ルを検出手段によって検出する。

【００２１】したがって、前記比較手段および検出手段
には、フローティングゲートＭＯＳのような特殊な製造
工程が必要とならず、通常のＭＯＳ型半導体と同じ製造
工程で製造することができ、低コスト化を図ることがで
きる。また、各比較手段は、フローティングゲートＭＯ
Ｓのように、オフセット電圧の制御が困難な構成ではな
く、スイッチドキャパシタ等を用いて、前記オフセット
電圧を容易に調整可能な構成とすることができ、最大値
または最小値の検出精度を向上することができる。

【００２２】また請求項２の発明に係る入力検出回路で
は、前記検出手段は、各入力毎に個別的に設けられ、前
記参照電圧の掃引動作の開始時にリセットされ、各比較
手段からの出力が入力されるラッチ回路と、前記各比較
手段からの出力が入力され、全ての出力のレベルが相互
に同一であるときには不能動状態であり、少なくともい
ずれか１つの出力のレベルが異なるとき、能動状態であ
るトリップ出力を導出する駆動回路と、各比較手段とラ
ッチ回路および駆動回路との間に介在され、前記トリッ
プ出力によって一斉に遮断されるスイッチング手段とを
備えることを特徴とする。

【００２３】上記の構成によれば、多数チャネルの入力
を有するＮＯＲ回路などで実現される駆動回路によっ
て、各比較手段からのバイナリ出力の少なくともいずれ
か１つが変化したことが検出されると、該駆動回路から
のトリップ出力に応答して、スイッチング手段が遮断す
ることによって、比較手段とラッチ回路との間が遮断
し、Ｄフリップフロップなどで実現されるラッチ回路
は、それぞれ、その時点での比較手段からのバイナリ出
力を保持することになる。

【００２４】このようにして、比較手段からのバイナリ
出力を、簡単な論理回路によって、その出力の反転の検
知および保持を行うことができる。

【００２５】さらにまた請求項３の発明に係る入力検出
回路では、前記各比較手段に関連して、一方の入力端子
側に介在される入力キャパシタと、前記一方の入力端子
と該比較手段の出力端子との間に介在される帰還キャパ
シタと、前記帰還キャパシタの端子間を短絡することが
できる第１のスイッチング手段と、前記入力キャパシタ
および帰還キャパシタをそれぞれ入力および出力端子か
ら遮断し、予め定める電圧を印加することができる第２
のスイッチング手段と、前記第１および第２のスイッチ
ング手段を切換制御する制御手段とを設け、オフセット
電圧を補償可能とすることを特徴とする。

【００２６】上記の構成によれば、ＣＭＯＳインバータ
などで実現される比較手段に入力キャパシタおよび帰還
キャパシタを備えるアナログ演算回路で比較のための構
成を実現するときには、フローティングゲートとなる比
較手段の一方の入力端子に蓄積される電荷によって、オ
フセット電圧が発生してしまう。このため、帰還キャパ
シタの端子間を第１のスイッチング手段で短絡して、比
較手段の入出力端子間をホロア結合して、前記一方の入
力端子側のノードに蓄積されていた電荷を除去するとと
もに、第２のスイッチング手段によって、入力キャパシ
タおよび帰還キャパシタのそれぞれに比較手段の動作点
電圧などを印加することによって、これらの入力キャパ
シタおよび帰還キャパシタに、前記オフセット電圧に対
応した電荷を蓄積する。

【００２７】したがって、オフセット電圧補償を行うこ
とができるようになり、前記最大値または最小値の検出
を高精度に行うことができる。

【００２８】また請求項４の発明に係る入力検出回路
は、前記各比較手段に関する第１および第２のスイッチ
ング手段を同時に切換制御して、各比較手段のオフセッ
ト電圧補償を行うことを特徴とする。

【００２９】上記の構成によれば、共通の電圧を用いて
同時にオフセット電圧補償を行い、補償のための時間を
削減することができる。

【００３０】

【発明の実施の形態】本発明の実施の第１の形態につい
て、図１に基づいて説明すれば以下のとおりである。図
１は、本発明の実施の第１の形態の最大入力検出回路１
１の電気的構成を示すブロック図である。この最大入力
検出回路１１は、複数の各入力チャネル毎に設けられ、
比較手段であるコンパレータＣＯＭＰ１，ＣＯＭＰ２，
…，ＣＯＭＰｎ（総称するときは、以下参照符ＣＯＭＰ
で示す）と、検出手段であるバイナリ変化検出回路１２
と、参照電圧発生手段である参照電圧発生回路１３とを
備えて構成されている。

【００３１】各コンパレータＣＯＭＰ１〜ＣＯＭＰｎ
は、ＣＭＯＳインバータなどで実現され、その反転入力
端子には、前記参照電圧発生回路１３から共通に参照電
圧Ｖｒｅｆが入力され、非反転入力端子には、各入力端
子Ｐ１，Ｐ２，…，Ｐｎに与えられているアナログ入力
電圧Ｖ１，Ｖ２，…Ｖｎがそれぞれ入力される。各コン
パレータＣＯＭＰは、非反転入力端子への入力電圧が反
転入力端子への入力電圧より大きいときには「１」とな
り、非反転入力端子への入力電圧が反転入力端子への入
力電圧以下であるときには「０」となるバイナリ出力を
導出する。

【００３２】前記バイナリ変化検出回路１２は、各チャ
ネル毎に個別に設けられており、スイッチング手段であ
るスイッチＳＷ１，ＳＷ２，…，ＳＷｎ（以下、総称す
るときには参照符ＳＷで示す）およびラッチ回路である
ＤフリップフロップＤＦＦ１，ＤＦＦ２，…，ＤＦＦｎ
（以下、総称するときには参照符ＤＦＦで示す）と、各
チャネル間で共通に設けられ、駆動回路であるＮＯＲ回
路１４とを備えて構成されている。

【００３３】前記各コンパレータＣＯＭＰ１〜ＣＯＭＰ
ｎからのバイナリ出力は、それぞれスイッチＳＷ１〜Ｓ
Ｗｎを介して、対応するＤフリップフロップＤＦＦ１〜
ＤＦＦｎのクロック入力端子ＣＫに入力されるととも
に、ＮＯＲ回路１４に入力される。ＮＯＲ回路１４は、
少なくともいずれか１つの入力が「１」となると「０」
となり、すべての入力が「０」であるときにのみ「１」
であるトリップ出力Φを導出する。前記各スイッチＳＷ
は、このトリップ出力Φによって相互に連動して同時に
開閉制御され、該トリップ出力Φが、「１」であるとき
には導通しており、「０」であるときには遮断する。

【００３４】前記ＤフリップフロップＤＦＦ１〜ＤＦＦ
ｎにおいて、そのクロック入力端子ＣＫには、前述のよ
うにそれぞれ対応するコンパレータＣＯＭＰ１〜ＣＯＭ
Ｐｎからのバイナリ出力が、スイッチＳＷ１〜ＳＷｎを
介して入力されている。また、データ入力端子Ｄには、
それぞれ「１」が入力されており、リセット端子Ｒへ
は、共通にリセット信号ρが入力される。出力端子Ｑか
らは、それぞれ対応する出力端子Ｔ１〜Ｔｎへ、バイナ
リ出力の検出結果Ｖｏｕｔ１〜Ｖｏｕｔｎが出力され
る。したがって、前記リセット信号ρによって一斉にリ
セットされたＤフリップフロップＤＦＦは、データ入力
端子Ｄが「１」であることから、クロック入力端子ＣＫ
へ「１」が入力されると、出力端子Ｑから「１」の出力
を導出し、再びリセット信号ρが入力されるまで、その
出力状態を保持する。

【００３５】前記リセット信号ρはまた、参照電圧発生
回路１３に入力されており、この参照電圧発生回路１３
は、前記リセット信号ρに応答して、充分高い電圧から
充分低い電圧へ、前記参照電圧Ｖｒｅｆの掃引を開始す
る。

【００３６】上述のように構成された最大入力検出回路
１１において、前記リセット信号ρに応答して、参照電
圧発生回路１３が参照電圧Ｖｒｅｆの掃引を開始する
と、入力電圧の最も高いチャネルｊのコンパレータＣＯ
ＭＰｊのバイナリ出力のみが「１」となり、そのチャネ
ルｊのＤフリップフロップＤＦＦｊの検出結果Ｖｏｕｔ
ｊのみが「１」となる。またこのとき、ＮＯＲ回路１４
からのトリップ出力Φによって、すべてのチャネルのス
イッチＳＷ１〜ＳＷｎが遮断され、残余のＤフリップフ
ロップＤＦＦｉ（ｉ≠ｊ）からの検出結果Ｖｏｕｔｉ
は、すべて「０」のまま保持される。

【００３７】このようにして、通常のＣＭＯＳ構造のコ
ンパレータＣＯＭＰおよび論理回路から成るバイナリ変
化検出回路１２によって、最大入力を検出することがで
き、通常の製造工程を用いて、低コストに最大入力検出
回路を実現することができる。

【００３８】本発明の実施の第２の形態について、図２
に基づいて説明すれば以下のとおりである。図２は、本
発明の実施の第２の形態の最大入力検出回路２１の電気
的構成を示すブロック図である。この最大入力検出回路
２１は、前述の最大入力検出回路１１に類似し、対応す
る部分には同一の参照符号を付してその説明を省略す
る。

【００３９】この最大入力検出回路２１では、各コンパ
レータＣＯＭＰ１〜ＣＯＭＰｎに対して、前記参照電圧
Ｖｒｅｆが非反転入力端子に入力され、前記入力端子Ｐ
１〜Ｐｎからの入力電圧Ｖ１〜Ｖｎがそれぞれ個別に反
転入力端子に入力されている。このため、各コンパレー
タＣＯＭＰ１〜ＣＯＭＰｎからのバイナリ出力を反転す
るために、インバータＩＮＶ１〜ＩＮＶｎが、該コンパ
レータＣＯＭＰ１〜ＣＯＭＰｎとスイッチＳＷ１〜ＳＷ
ｎとの間にそれぞれ介在されている。

【００４０】このようにして、前記最大入力検出回路１
１またはこの最大入力検出回路２１を用いることによっ
て、コンパレータＣＯＭＰの入力極性に拘りなく、最大
入力の検出が可能となる。

【００４１】本発明の実施の第３の形態について、図３
に基づいて説明すれば以下のとおりである。図３は、本
発明の実施の第３の形態の最小入力検出回路３１の電気
的構成を示すブロック図である。この最小入力検出回路
３１は、前述の最大入力検出回路１１に類似し、対応す
る部分には同一の参照符号を付してその説明を省略す
る。

【００４２】この最小入力検出回路３１では、各コンパ
レータＣＯＭＰの出力のうち、入力電圧が最も小さいチ
ャネルｊのコンパレータＣＯＭＰｊからのバイナリ出力
のみが「１」となり、残余のコンパレータＣＯＭＰｉ
（ｉ≠ｊ）からのバイナリ出力が「０」となる必要があ
る。

【００４３】したがって、各コンパレータＣＯＭＰ１〜
ＣＯＭＰｎの反転入力端子に、各入力端子Ｐ１〜Ｐｎへ
の入力電圧Ｖ１〜Ｖｎがそれぞれ入力され、非反転入力
端子には、共通に前記参照電圧Ｖｒｅｆが入力される。
また、参照電圧発生回路１３は、前記リセット信号ρに
応答して、充分低い電圧から充分高い電圧へ、参照電圧
Ｖｒｅｆを掃引する。したがって、最も低い入力電圧の
チャネルの検出結果Ｖｏｕｔｊのみ「１」となり、残余
のチャネルの検出結果Ｖｏｕｔｉはすべて「０」で保持
され、最小入力の検出が可能となる。

【００４４】本発明の実施の第４の形態について、図４
に基づいて説明すれば以下のとおりである。図４は、本
発明の実施の第４の形態の最小入力検出回路４１の電気
的構成を示すブロック図である。この最小入力検出回路
４１は、前述の最大入力検出回路２１および最小入力検
出回路３１に類似し、対応する部分には同一の参照符号
を付してその説明を省略する。

【００４５】この最小入力検出回路４１では、各入力電
圧Ｖ１〜Ｖｎは、各コンパレータＣＯＭＰ１〜ＣＯＭＰ
ｎの非反転入力端子にそれぞれ入力されており、参照電
圧発生回路１３からの参照電圧Ｖｒｅｆは、各コンパレ
ータＣＯＭＰ１〜ＣＯＭＰｎの反転入力端子に共通に入
力される。各コンパレータＣＯＭＰ１〜ＣＯＭＰｎから
のバイナリ出力は、インバータＩＮＶ１〜ＩＮＶｎでそ
れぞれ反転されて、スイッチＳＷ１〜ＳＷｎに入力され
る。

【００４６】このようにして、該最小入力検出回路４１
と前記最小入力検出回路３１とで、コンパレータＣＯＭ
Ｐの入力極性に拘りなく、最小入力の検出が可能とな
る。

【００４７】本発明の実施の第５の形態について、図５
および図６に基づいて説明すれば以下のとおりである。
図５は、本発明の実施の第５の形態のコンパレータＣＯ
ＭＰａの構成を説明するための図である。このコンパレ
ータＣＯＭＰａでは、コンパレータＣＯＭＰに関連し
て、入力キャパシタＣｉと、帰還キャパシタＣｆとが設
けられている。またこれによって、コンパレータＣＯＭ
Ｐの反転入力端子側のノードＨがフローティングとなる
ため、該ノードＨに蓄積される電荷によるオフセット電
圧を補償するために、スイッチＳ１，Ｓ２，Ｓ３および
制御回路ＣＴＬが設けられている。

【００４８】第２のスイッチング手段である前記スイッ
チＳ１は、入力キャパシタＣｉに関連して設けられてお
り、その入力端に接続される共通接点Ｓ１ａと、入力電
圧Ｖｉが与えられる一方の個別接点Ｓ１ｂと、オフセッ
ト電圧補償時の基準電圧Ｖｒが与えられる他方の個別接
点Ｓ１ｃとを備えて構成されている。また、第２のスイ
ッチング手段であるスイッチＳ２は、帰還キャパシタＣ
ｆに関連して設けられており、帰還キャパシタＣｆの一
方の入力端に接続される共通接点Ｓ２ａと、コンパレー
タＣＯＭＰの出力端に接続され、出力電圧Ｖｏが与えら
れる一方の個別接点Ｓ２ｂと、前記基準電圧Ｖｒが与え
られる他方の個別接点Ｓ２ｃとを備えて構成されてい
る。さらにまた、第１のスイッチング手段であるスイッ
チＳ３は、帰還キャパシタＣｆと並列に設けられてい
る。前記入力キャパシタＣｉの出力端および帰還キャパ
シタＣｆの他方の入力端は、前記ノードＨに接続されて
いる。

【００４９】切換スイッチＳ１は、制御回路ＣＴＬから
の制御信号ＣＴＬ１が、ローレベルであるときには、個
別接点Ｓ１ｂに導通し、ハイレベルとなると、個別接点
Ｓ１ｃに導通する。また、スイッチＳ２は、制御信号Ｃ
ＴＬ２が、ローレベルであるときには、個別接点Ｓ２ｂ
に導通し、ハイレベルとなると、個別接点Ｓ２ｃに導通
する。さらにまた、スイッチＳ３は、制御信号ＣＴＬ３
が、ローレベルであるときには遮断しており、ハイレベ
ルとなると導通する。

【００５０】図６は、前記各スイッチＳ１〜Ｓ３の動作
を説明するためのタイミングチャートである。上述のよ
うに構成されたコンパレータＣＯＭＰａにおいて、コン
パレータＣＯＭＰの通常の入力判定時には、前記制御信
号ＣＴＬ１，ＣＴＬ２，ＣＴＬ３は、それぞれ図６
（ａ）、図６（ｂ）、図６（ｃ）で示すように、すべて
ローレベルとなっており、コンパレータＣＯＭＰの反転
入力端子には、入力電圧Ｖｉが入力キャパシタＣｉを介
して与えられるとともに、出力電圧Ｖｏが帰還キャパシ
タＣｆを介して与えられる。

【００５１】これに対して、オフセット電圧補償時に
は、まず時刻ｔ１で示すように、制御信号ＣＴＬ２，Ｃ
ＴＬ３がハイレベルとされる。したがって、入力キャパ
シタＣｉの入力端には入力電圧Ｖｉが印加され、該入力
キャパシタＣｉの出力端であり、かつ帰還キャパシタＣ
ｆの他方の入力端であるノードＨには、出力電圧Ｖｏが
印加される。また、帰還キャパシタＣｆの一方の入力端
には、前記基準電圧Ｖｒが与えられる。この基準電圧Ｖ
ｒは、たとえばＣＭＯＳ構成のコンパレータＣＯＭＰの
動作点電圧に選ばれる。

【００５２】したがって、この状態でのノードＨにおけ
る電荷Ｑは、 Ｑ＝Ｃｉ（Ｖｏ−Ｖｉ）＋Ｃｆ（Ｖｏ−Ｖｒ） …（９） である。

【００５３】一方、コンパレータＣＯＭＰの利得をＡと
し、前記動作点におけるオフセット電圧をＶｏｆｆとす
ると、 Ｖｏ−Ｖｒ＝Ａ（Ｖｒ−Ｖｏ＋Ｖｏｆｆ） …（１０） と表すことができる。この式１０をＶｏについて解く
と、 Ｖｏ＝Ｖｒ＋｛Ａ／（１＋Ａ）｝Ｖｏｆｆ …（１１） が得られる。ここで、Ａが充分大きいとすると、前記式
１１は、 Ｖｏ＝Ｖｒ＋Ｖｏｆｆ …（１２） と表すことができる。この式１２を前記式９に代入する
と、 Ｑ＝Ｃｉ（Ｖｒ＋Ｖｏｆｆ−Ｖｉ）＋ＣｆＶｏｆｆ …（１３） となる。

【００５４】次に、時刻ｔ２で示されるように、制御信
号ＣＴＬ３をローレベルとしてスイッチＳ３を遮断し
て、ノードＨをフローティング状態とする。このとき前
記電荷Ｑは保存される。

【００５５】続いて、時刻ｔ３で示されるように、制御
信号ＣＴＬ２をローレベルとするとともに、制御信号Ｃ
ＴＬ１をハイレベルとする。これによって、帰還キャパ
シタＣｆの一方の入力端には、出力電圧Ｖｏが与えら
れ、入力キャパシタＣｉの入力端には、基準電圧Ｖｒが
与えられる。

【００５６】このときの前記ノードＨの電荷をＱａ、電
位をＶｈとすると、前記式９および式１０から、それぞ
れ式１４、式１５を得ることができる。

【００５７】 Ｑａ＝Ｃｉ（Ｖｈ−Ｖｒ）＋Ｃｆ（Ｖｈ−Ｖｏ） …（１４） Ｖｏ−Ｖｒ＝Ａ（Ｖｒ−Ｖｈ＋Ｖｏｆｆ） …（１５） ここで、前記式１５をＶｈについて解いて、Ａが充分大
きいとすると、 Ｖｈ＝Ｖｒ＋Ｖｏｆｆ …（１６） が得られる。この式１６を前記式１４に代入すると、 Ｑａ＝ＣｉＶｏｆｆ＋Ｃｆ（Ｖｒ＋Ｖｏｆｆ−Ｖｏ） …（１７） となる。

【００５８】電荷の保存則からＱ＝Ｑａであり、したが
って前記式１３と式１７とから、 Ｃｉ（Ｖｒ＋Ｖｏｆｆ−Ｖｉ）＋ＣｆＶｏｆｆ ＝ＣｉＶｏｆｆ＋Ｃｆ（Ｖｒ＋Ｖｏｆｆ−Ｖｏ） …（１８） である。したがって、このコンパレータＣＯＭＰａの入
出力特性は、 Ｖｏ−Ｖｒ＝（Ｃｉ／Ｃｆ）（Ｖｉ−Ｖｒ） …（１９） となって、オフセット電圧Ｖｏｆｆが補償される。

【００５９】このようなオフセット電圧補償が可能なコ
ンパレータＣＯＭＰａを前記各最大入力検出回路１１，
２１および最小入力検出回路３１，４１に用いることに
よって、高精度に最大入力または最小入力を検出するこ
とができる。

【００６０】また、オフセット電圧補償に用いられる基
準電圧Ｖｒが共通であることから、複数のコンパレータ
ＣＯＭＰａに制御回路ＣＴＬを共用し、スイッチＳ１〜
Ｓ３を同期して制御することによって、各チャネルのコ
ンパレータＣＯＭＰａのオフセット電圧補償を同時に行
うことができる。

【００６１】

【発明の効果】請求項１の発明に係る入力検出回路は、
以上のように、複数チャネルの入力電圧を、比較手段に
おいて参照電圧とそれぞれ比較し、検出手段によって最
も早く出力が反転した比較手段への入力を前記最大値ま
たは最小値であると検出する。

【００６２】それゆえ、前記比較手段および検出手段に
は、フローティングゲートＭＯＳのような特殊な製造工
程が必要とならず、通常のＭＯＳ型半導体と同じ製造工
程で製造することができ、低コスト化を図ることができ
る。また、各比較手段は、フローティングゲートＭＯＳ
のように、オフセット電圧の制御が困難な構成ではな
く、スイッチドキャパシタ等を用いて、前記オフセット
電圧を容易に調整可能な構成とすることができ、最大値
または最小値の検出精度を向上することができる。

【００６３】また請求項２の発明に係る入力検出回路
は、以上のように、前記検出手段を、多数チャネルの入
力を有するＮＯＲ回路などで実現され、比較手段からの
バイナリ出力の少なくともいずれか１つが変化したこと
を検出する駆動回路と、比較手段からのバイナリ出力を
保持し、Ｄフリップフロップなどで実現されるラッチ回
路と、前記駆動回路からのトリップ出力に応答して、比
較手段とラッチ回路との間を遮断するスイッチング手段
とを備えて構成する。

【００６４】それゆえ、簡単な論理回路によって、比較
手段からのバイナリ出力の反転の検知および保持を行う
ことができる。

【００６５】さらにまた請求項３の発明に係る入力検出
回路は、以上のように、ＣＭＯＳインバータなどで実現
される比較手段に入力キャパシタおよび帰還キャパシタ
を備えるアナログ演算回路で比較のための構成を実現す
るときには、帰還キャパシタの端子間を短絡する第１の
スイッチング手段と、比較手段の入出力端子間をホロア
結合する第２のスイッチング手段と、前記第１および第
２のスイッチング手段を切換制御する制御手段とを設け
る。

【００６６】それゆえ、オフセット電圧補償を行うこと
ができるようになり、前記最大値または最小値の検出を
高精度に行うことができる。

【００６７】また請求項４の発明に係る入力検出回路
は、以上のように、前記各比較手段に関する第１および
第２のスイッチング手段を同時に切換制御する。

【００６８】それゆえ、共通の電圧を用いて同時にオフ
セット電圧補償を行い、補償のための時間を削減するこ
とができる。

【図面の簡単な説明】

【図１】本発明の実施の第１の形態の最大入力検出回路
の電気的構成を示すブロック図である。

【図２】本発明の実施の第２の形態の最大入力検出回路
の電気的構成を示すブロック図である。

【図３】本発明の実施の第３の形態の最小入力検出回路
の電気的構成を示すブロック図である。

【図４】本発明の実施の第４の形態の最小入力検出回路
の電気的構成を示すブロック図である。

【図５】本発明の実施の第５の形態であるコンパレータ
の電気的構成を示す図である。

【図６】図５で示すコンパレータの動作を説明するため
のタイミングチャートである。

【図７】典型的な従来技術の最大入力検出回路における
ユニット回路の電気回路図である。

【図８】図７で示すユニット回路を用いる典型的な従来
技術の最大入力検出回路の電気的構成を示すブロック図
である。

【符号の説明】

１１ 最大入力検出回路（入力検出回路） １２ バイナリ変化検出回路（検出手段） １３ 参照電圧発生回路（参照電圧発生手段） １４ ＮＯＲ回路（駆動回路） ２１ 最大入力検出回路（入力検出回路） ３１ 最小入力検出回路（入力検出回路） ４１ 最小入力検出回路（入力検出回路） Ｃｉ 入力キャパシタ Ｃｆ 帰還キャパシタ ＣＯＭＰ コンパレータ（比較手段） ＣＯＭＰａ コンパレータ（比較手段） ＣＴＬ 制御回路（制御手段） ＤＦＦ Ｄフリップフロップ（ラッチ回路） ＩＮＶ インバータ Ｐ 入力端子 Ｓ１ スイッチ（第２のスイッチング手段） Ｓ２ スイッチ（第２のスイッチング手段） Ｓ３ スイッチ（第１のスイッチング手段） ＳＷ スイッチ（スイッチング手段） Ｔ 出力端子

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松井 裕文 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】複数チャネルの入力電圧のうち、いずれの
   チャネルの入力電圧が最大値または最小値であるかを検
   出するための入力検出回路において、 予め定める範囲の電圧を掃引して、参照電圧として出力
   する参照電圧発生手段と、 前記複数チャネルの各入力毎に個別的に設けられ、一方
   の入力端子に共通に前記参照電圧が入力され、他方の入
   力端子に前記各入力電圧がそれぞれ与えられる比較手段
   と、 前記各比較手段からの出力が入力され、最も早く出力が
   反転したチャネルの比較手段への入力電圧を前記最大値
   または最小値であると検出する検出手段とを含むことを
   特徴とする入力検出回路。
2. 【請求項２】前記検出手段は、 各入力毎に個別的に設けられ、前記参照電圧の掃引動作
   の開始時にリセットされ、各比較手段からの出力が入力
   されるラッチ回路と、 前記各比較手段からの出力が入力され、全ての出力のレ
   ベルが相互に同一であるときには不能動状態であり、少
   なくともいずれか１つの出力のレベルが異なるとき、能
   動状態であるトリップ出力を導出する駆動回路と、 各比較手段とラッチ回路および駆動回路との間に介在さ
   れ、前記トリップ出力によって一斉に遮断されるスイッ
   チング手段とを備えることを特徴とする請求項１記載の
   入力検出回路。
3. 【請求項３】前記各比較手段に関連して、 一方の入力端子側に介在される入力キャパシタと、 前記一方の入力端子と該比較手段の出力端子との間に介
   在される帰還キャパシタと、 前記帰還キャパシタの端子間を短絡することができる第
   １のスイッチング手段と、 前記入力キャパシタおよび帰還キャパシタをそれぞれ入
   力および出力端子から遮断し、予め定める電圧を印加す
   ることができる第２のスイッチング手段と、 前記第１および第２のスイッチング手段を切換制御する
   制御手段とを設け、 オフセット電圧を補償可能とすることを特徴とする請求
   項１または２記載の入力検出回路。
4. 【請求項４】前記各比較手段に関する第１および第２の
   スイッチング手段を同時に切換制御して、各比較手段の
   オフセット電圧補償を行うことを特徴とする請求項３記
   載の入力検出回路。