JPH09190698A - サンプルホールド回路 - Google Patents
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- JPH09190698A JPH09190698A JP8002559A JP255996A JPH09190698A JP H09190698 A JPH09190698 A JP H09190698A JP 8002559 A JP8002559 A JP 8002559A JP 255996 A JP255996 A JP 255996A JP H09190698 A JPH09190698 A JP H09190698A
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Abstract
(57)【要約】
【課題】 バッファアンプの消費電流を増加することな
く動作の高速化を図り得るサンプルホールド回路を提供
する。 【解決手段】 サンプルモードにおいて、スイッチＳ2
をオフとし、バッファアンプ１１の負荷の低減を図り、
ホールドモードにおいては、バッファアンプ１１の入出
力間の電位差を検出し、予め設定された電位差以上の場
合には付加された負荷キャパシタ充放電回路（１２〜１
３、Ｍ1 、Ｍ2 ）によって負荷キャパシタＣL を駆動す
る。これにより、バッファアンプ１１の負担を軽減し、
静的な消費電流の削減と負荷キャパシタ駆動の高速化を
図る。
く動作の高速化を図り得るサンプルホールド回路を提供
する。 【解決手段】 サンプルモードにおいて、スイッチＳ2
をオフとし、バッファアンプ１１の負荷の低減を図り、
ホールドモードにおいては、バッファアンプ１１の入出
力間の電位差を検出し、予め設定された電位差以上の場
合には付加された負荷キャパシタ充放電回路（１２〜１
３、Ｍ1 、Ｍ2 ）によって負荷キャパシタＣL を駆動す
る。これにより、バッファアンプ１１の負担を軽減し、
静的な消費電流の削減と負荷キャパシタ駆動の高速化を
図る。
Description
【０００１】
【発明の属する技術分野】本発明はサンプルホールド回
路に関する。
路に関する。
【０００２】
【従来の技術】従来のサンプルホールド回路の例を図５
を参照して説明する。同図に示すように、サンプルホー
ルド回路は、入力端子１、出力端子２、バッファアンプ
３、スイッチ４、キャパシタＣH 、及び負荷キャパシタ
ＣL によって構成される。負荷キャパシタＣL は、図示
しない負荷回路の入力キャパシタ及び配線の寄生キャパ
シタ等からなる。このサンプルホールド回路の動作につ
いて説明する。まず、サンプルモードにおいてはスイッ
チ４がオンとなる。外部から入力端子１に印加された入
力電圧はキャパシタＣH を充電あるいは放電し、バッフ
ァアンプの入力端及び出力端の電位は入力端子への入力
電圧に追従する。次に、ホールドモードではスイッチ４
がオフになる。入力電圧に相当する電荷がキャパシタＣ
H に蓄積され、入力電圧が保持される。保持された入力
電圧がバッファアンプ３の出力端に出力される。
を参照して説明する。同図に示すように、サンプルホー
ルド回路は、入力端子１、出力端子２、バッファアンプ
３、スイッチ４、キャパシタＣH 、及び負荷キャパシタ
ＣL によって構成される。負荷キャパシタＣL は、図示
しない負荷回路の入力キャパシタ及び配線の寄生キャパ
シタ等からなる。このサンプルホールド回路の動作につ
いて説明する。まず、サンプルモードにおいてはスイッ
チ４がオンとなる。外部から入力端子１に印加された入
力電圧はキャパシタＣH を充電あるいは放電し、バッフ
ァアンプの入力端及び出力端の電位は入力端子への入力
電圧に追従する。次に、ホールドモードではスイッチ４
がオフになる。入力電圧に相当する電荷がキャパシタＣ
H に蓄積され、入力電圧が保持される。保持された入力
電圧がバッファアンプ３の出力端に出力される。
【０００３】
【発明が解決しようとする課題】上記サンプルモード及
びホールドモードにおいて、バッファアンプ３は出力端
に接続された負荷キャパシタＣL を入力信号のレベル変
化に追従するように駆動しなければならない。従って、
バッファアンプ３は、負荷キャパシタＣL と入力信号の
周波数を考慮して充分な駆動能力を有する必要がある。
一般に、バッファアンプ３を構成する演算増幅器の負荷
駆動能力の強化あるいは動作の高速化を図るためには負
荷を駆動する電流の増加が必要となる。これは、常時流
れるバイアス電流の増加となり、結果として、消費電流
の増加という不具合を伴う。
びホールドモードにおいて、バッファアンプ３は出力端
に接続された負荷キャパシタＣL を入力信号のレベル変
化に追従するように駆動しなければならない。従って、
バッファアンプ３は、負荷キャパシタＣL と入力信号の
周波数を考慮して充分な駆動能力を有する必要がある。
一般に、バッファアンプ３を構成する演算増幅器の負荷
駆動能力の強化あるいは動作の高速化を図るためには負
荷を駆動する電流の増加が必要となる。これは、常時流
れるバイアス電流の増加となり、結果として、消費電流
の増加という不具合を伴う。
【０００４】よって、本発明は、バッファアンプの消費
電流を増加することなく動作の高速化を図り得るサンプ
ルホールド回路を提供することを目的とする。
電流を増加することなく動作の高速化を図り得るサンプ
ルホールド回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の本発明のサンプルホールド回路は、
供給されるレベル入力信号に応じたレベル出力信号を出
力するバッファアンプ（１１）と、回路入力端子（１）
と上記バッファアンプの入力端との間に接続される第１
のスイッチ（Ｓ1 ）と、上記バッファアンプの入力端と
所定電位点との間に接続されるキャパシタ（ＣH ）と、
上記バッファアンプの出力端と接続される回路出力端子
（２）と、上記バッファアンプへのレベル入力信号と上
記バッファアンプのレベル出力信号とをレベル比較する
レベル比較手段（１２，１３，１４，１５，１２ａ，１
３ａ）と、上記レベル比較の結果に応じて上記回路出力
端子への電荷の充電若しくは放電を行う充放電手段（Ｍ
1 ，Ｒ1 、Ｍ2 ，Ｒ2 、Ｍ1a，Ｍ2a）と、を備える。
め、請求項１記載の本発明のサンプルホールド回路は、
供給されるレベル入力信号に応じたレベル出力信号を出
力するバッファアンプ（１１）と、回路入力端子（１）
と上記バッファアンプの入力端との間に接続される第１
のスイッチ（Ｓ1 ）と、上記バッファアンプの入力端と
所定電位点との間に接続されるキャパシタ（ＣH ）と、
上記バッファアンプの出力端と接続される回路出力端子
（２）と、上記バッファアンプへのレベル入力信号と上
記バッファアンプのレベル出力信号とをレベル比較する
レベル比較手段（１２，１３，１４，１５，１２ａ，１
３ａ）と、上記レベル比較の結果に応じて上記回路出力
端子への電荷の充電若しくは放電を行う充放電手段（Ｍ
1 ，Ｒ1 、Ｍ2 ，Ｒ2 、Ｍ1a，Ｍ2a）と、を備える。
【０００６】請求項２記載の本発明のサンプルホールド
回路は、入力されるレベル入力信号に応じたレベル出力
信号を出力するバッファアンプ（１１）と、一端が回路
入力端子（１）に接続され、他端が上記バッファアンプ
の入力端に接続される第１のスイッチ（Ｓ1 ）と、一端
が上記バッファアンプの入力端に接続され、他端が所定
電位点に接続されるキャパシタ（ＣH ）と、上記バッフ
ァアンプの出力端と接続される回路出力端子（２）と、
上記バッファアンプに入力されるレベル入力信号を低電
位側へレベルシフトさせて第１のレベルシフト入力信号
を得る第１のレベルシフト回路（１４）と、上記バッフ
ァアンプに入力されるレベル入力信号を高電位側へレベ
ルシフトさせて第２のレベルシフト入力信号を得る第２
のレベルシフト回路（１５）と、上記第１のレベルシフ
ト入力信号と上記バッファアンプのレベル出力信号とを
比較する第１のレベル比較器（１２）と、上記第２のレ
ベルシフト入力信号と上記バッファアンプのレベル出力
とを比較する第２のレベル比較器（１３）と、上記第１
のレベル比較器の出力に応じて上記回路出力端子へ電荷
を充電する手段（Ｍ1 ，Ｒ1 、Ｍ1a）と、上記第２のレ
ベル比較器の出力に応じて上記回路出力端子から電荷を
放電する手段（Ｍ2 ，Ｒ2 、Ｍ2a）と、を備える。
回路は、入力されるレベル入力信号に応じたレベル出力
信号を出力するバッファアンプ（１１）と、一端が回路
入力端子（１）に接続され、他端が上記バッファアンプ
の入力端に接続される第１のスイッチ（Ｓ1 ）と、一端
が上記バッファアンプの入力端に接続され、他端が所定
電位点に接続されるキャパシタ（ＣH ）と、上記バッフ
ァアンプの出力端と接続される回路出力端子（２）と、
上記バッファアンプに入力されるレベル入力信号を低電
位側へレベルシフトさせて第１のレベルシフト入力信号
を得る第１のレベルシフト回路（１４）と、上記バッフ
ァアンプに入力されるレベル入力信号を高電位側へレベ
ルシフトさせて第２のレベルシフト入力信号を得る第２
のレベルシフト回路（１５）と、上記第１のレベルシフ
ト入力信号と上記バッファアンプのレベル出力信号とを
比較する第１のレベル比較器（１２）と、上記第２のレ
ベルシフト入力信号と上記バッファアンプのレベル出力
とを比較する第２のレベル比較器（１３）と、上記第１
のレベル比較器の出力に応じて上記回路出力端子へ電荷
を充電する手段（Ｍ1 ，Ｒ1 、Ｍ1a）と、上記第２のレ
ベル比較器の出力に応じて上記回路出力端子から電荷を
放電する手段（Ｍ2 ，Ｒ2 、Ｍ2a）と、を備える。
【０００７】請求項３記載の本発明のサンプルホールド
回路は、入力されるレベル入力信号に応じたレベル出力
信号を出力するバッファアンプ（１１）と、一端が回路
入力端子（１）に接続され、他端が上記バッファアンプ
の入力端に接続される第１のスイッチ（Ｓ1 ）と、一端
が上記バッファアンプの入力端に接続され、他端が所定
電位点に接続されるキャパシタ（ＣH ）と、上記バッフ
ァアンプの出力端と接続される回路出力端子（２）と、
上記バッファアンプに入力されるレベル入力信号と上記
バッファアンプのレベル出力信号とを比較する正の入力
オフセットレベルを有する第１のオフセットレベル比較
器（１２ａ）と、上記バッファアンプに入力されるレベ
ル入力信号と上記バッファアンプのレベル出力信号とを
比較する負の入力オフセットレベルを有する第２のオフ
セットレベル比較器（１３ａ）と、上記第１のオフセッ
トレベル比較器の出力に応じて上記回路出力端子へ電荷
を充電する手段（Ｍ1 ，Ｒ1 、Ｍ1a）と、上記第２のオ
フセットレベル比較器の出力に応じて上記回路出力端子
から電荷を放電する手段（Ｍ2 ，Ｒ2 、Ｍ2a）と、を備
える。
回路は、入力されるレベル入力信号に応じたレベル出力
信号を出力するバッファアンプ（１１）と、一端が回路
入力端子（１）に接続され、他端が上記バッファアンプ
の入力端に接続される第１のスイッチ（Ｓ1 ）と、一端
が上記バッファアンプの入力端に接続され、他端が所定
電位点に接続されるキャパシタ（ＣH ）と、上記バッフ
ァアンプの出力端と接続される回路出力端子（２）と、
上記バッファアンプに入力されるレベル入力信号と上記
バッファアンプのレベル出力信号とを比較する正の入力
オフセットレベルを有する第１のオフセットレベル比較
器（１２ａ）と、上記バッファアンプに入力されるレベ
ル入力信号と上記バッファアンプのレベル出力信号とを
比較する負の入力オフセットレベルを有する第２のオフ
セットレベル比較器（１３ａ）と、上記第１のオフセッ
トレベル比較器の出力に応じて上記回路出力端子へ電荷
を充電する手段（Ｍ1 ，Ｒ1 、Ｍ1a）と、上記第２のオ
フセットレベル比較器の出力に応じて上記回路出力端子
から電荷を放電する手段（Ｍ2 ，Ｒ2 、Ｍ2a）と、を備
える。
【０００８】
【発明の実施の形態】以下本発明の実施の形態について
図面を参照して説明する。図１は本発明の第１の実施の
形態を示しており、図２は、制御信号φ1 、φ2 の状態
を示すタイミングチャートである。
図面を参照して説明する。図１は本発明の第１の実施の
形態を示しており、図２は、制御信号φ1 、φ2 の状態
を示すタイミングチャートである。
【０００９】サンプルホールド回路は、図１に示すよう
に、バッファアンプ１１、レベル比較器１２及び１３、
レベルシフト回路１４及び１５、ＰＭＯＳトランジスタ
Ｍ1及びＰＭＯＳトランジスタＭ2 、２つの抵抗Ｒ、キ
ャパシタＣH 及びＣL 、スイッチＳ1 〜Ｓ4 、によって
構成される。
に、バッファアンプ１１、レベル比較器１２及び１３、
レベルシフト回路１４及び１５、ＰＭＯＳトランジスタ
Ｍ1及びＰＭＯＳトランジスタＭ2 、２つの抵抗Ｒ、キ
ャパシタＣH 及びＣL 、スイッチＳ1 〜Ｓ4 、によって
構成される。
【００１０】スイッチＳ1 は入力端子１とバッファアン
プ１１の入力端との間に挿入され、制御信号φ1 によっ
て制御される。キャパシタＣH はバッファアンプ１１の
入力端のノードと接地電位との間に接続される。スイッ
チＳ2 は出力端子２とバッファアンプ１１の出力端との
間に挿入され、制御信号φ2 によって制御される。等価
的なキャパシタＣL は出力端子２のノードと接地間に存
在する。前述したように、キャパシタＣL は図示しない
負荷回路の入力回路のキャパシタや寄生キャパシタ等の
容量成分である。
プ１１の入力端との間に挿入され、制御信号φ1 によっ
て制御される。キャパシタＣH はバッファアンプ１１の
入力端のノードと接地電位との間に接続される。スイッ
チＳ2 は出力端子２とバッファアンプ１１の出力端との
間に挿入され、制御信号φ2 によって制御される。等価
的なキャパシタＣL は出力端子２のノードと接地間に存
在する。前述したように、キャパシタＣL は図示しない
負荷回路の入力回路のキャパシタや寄生キャパシタ等の
容量成分である。
【００１１】このような基本構成に加えて、本願の構成
においては、更に次のような構成を備える。図示しない
電圧Ｖddを供給する電源と接地間に、ＰＭＯＳトランジ
スタＭ1 、抵抗Ｒ1 、抵抗Ｒ2 、ＮＭＯＳトランジスタ
Ｍ2 からなる直列回路が形成される。抵抗Ｒ1 及びＲ2
相互の接続点が出力端子２のノードに接続される。トラ
ンジスタＭ1 及び抵抗Ｒ1 は負荷キャパシタＣL を充電
する手段を、トランジスタＭ2 及び抵抗Ｒ2 は負荷キャ
パシタＣL を放電する手段を形成する。バッファアンプ
１１の入力端子及び出力端子相互間の電圧差を検出して
トランジスタＭ1 及びＭ2 を制御するべく２つの電圧レ
ベル比較器１２及び１３が設けられる。レベル比較器１
２は、正相入力端がバッファアンプの出力端に接続さ
れ、逆相入力端がレベルシフト回路１４を介してスイッ
チＳ3 の可動側端子に接続され、出力端がトランジスタ
Ｍ1 のゲートに接続される。スイッチＳ3 は、一方の固
定端子がバッファアンプ１１の入力ノードに接続され、
他方の固定端子が接地電位に接続される。同様に、レベ
ル比較器１３は、正相入力端がバッファアンプの出力端
に接続され、逆相入力端がレベルシフト回路１５を介し
てスイッチＳ4 の可動側端子に接続され、出力端がトラ
ンジスタＭ2 のゲートに接続される。スイッチＳ4 は、
一方の固定端子がバッファアンプ１１の入力ノードに接
続され、他方の固定端子が電源電位Ｖddに接続される。
においては、更に次のような構成を備える。図示しない
電圧Ｖddを供給する電源と接地間に、ＰＭＯＳトランジ
スタＭ1 、抵抗Ｒ1 、抵抗Ｒ2 、ＮＭＯＳトランジスタ
Ｍ2 からなる直列回路が形成される。抵抗Ｒ1 及びＲ2
相互の接続点が出力端子２のノードに接続される。トラ
ンジスタＭ1 及び抵抗Ｒ1 は負荷キャパシタＣL を充電
する手段を、トランジスタＭ2 及び抵抗Ｒ2 は負荷キャ
パシタＣL を放電する手段を形成する。バッファアンプ
１１の入力端子及び出力端子相互間の電圧差を検出して
トランジスタＭ1 及びＭ2 を制御するべく２つの電圧レ
ベル比較器１２及び１３が設けられる。レベル比較器１
２は、正相入力端がバッファアンプの出力端に接続さ
れ、逆相入力端がレベルシフト回路１４を介してスイッ
チＳ3 の可動側端子に接続され、出力端がトランジスタ
Ｍ1 のゲートに接続される。スイッチＳ3 は、一方の固
定端子がバッファアンプ１１の入力ノードに接続され、
他方の固定端子が接地電位に接続される。同様に、レベ
ル比較器１３は、正相入力端がバッファアンプの出力端
に接続され、逆相入力端がレベルシフト回路１５を介し
てスイッチＳ4 の可動側端子に接続され、出力端がトラ
ンジスタＭ2 のゲートに接続される。スイッチＳ4 は、
一方の固定端子がバッファアンプ１１の入力ノードに接
続され、他方の固定端子が電源電位Ｖddに接続される。
【００１２】レベルシフト回路１４はバッファアンプ１
１の入力電圧を接地側へレベルシフトさせる。レベルシ
フト回路１５はバッファアンプ１１の入力電圧を電源側
へレベルシフトさせる。これは、バッファアンプ１１の
入力電圧と出力電圧との差が所定の値（レベルシフト
量）以下に到達した際にはトランジスタＭ1 及びＭ2 を
共にオフさせることで動作の安定化を図るためである。
さらに、抵抗素子Ｒ1 及びＲ2 は電源Ｖddから、あるい
は接地への電流を制御し、出力端子２におけるオーバシ
ュートやアンダシュートを抑制する。
１の入力電圧を接地側へレベルシフトさせる。レベルシ
フト回路１５はバッファアンプ１１の入力電圧を電源側
へレベルシフトさせる。これは、バッファアンプ１１の
入力電圧と出力電圧との差が所定の値（レベルシフト
量）以下に到達した際にはトランジスタＭ1 及びＭ2 を
共にオフさせることで動作の安定化を図るためである。
さらに、抵抗素子Ｒ1 及びＲ2 は電源Ｖddから、あるい
は接地への電流を制御し、出力端子２におけるオーバシ
ュートやアンダシュートを抑制する。
【００１３】次に、上記サンプルホールド回路の動作に
ついて説明する。図３に示すように、制御信号φ1 とφ
2 とは相補的な信号である。期間Ｔ1 においてはサンプ
ルモードとなり、スイッチＳ1 はオン、スイッチＳ2 は
オフとなる。また、スイッチＳ3 は接地側、スイッチＳ
4 は電源側に接続される。これにより、入力端子１に印
加される外部入力電圧はキャパシタＣH に蓄えられ、バ
ッファアンプ１１と負荷キャパシタＣL との接続が遮断
される。この結果、バッファアンプ１１の入力端及び出
力端の両電圧は外部入力電圧に追従する。このとき、電
圧比較器１２の逆相入力は接地側に、電圧比較器１３の
逆相入力は電源Ｖdd側に接続されているので、トランジ
スタＭ1 及びＭ2 の各ゲートには夫々「Ｈ」レベル、
「Ｌ」レベルが供給され、両トランジスタをオフ状態に
保つ。
ついて説明する。図３に示すように、制御信号φ1 とφ
2 とは相補的な信号である。期間Ｔ1 においてはサンプ
ルモードとなり、スイッチＳ1 はオン、スイッチＳ2 は
オフとなる。また、スイッチＳ3 は接地側、スイッチＳ
4 は電源側に接続される。これにより、入力端子１に印
加される外部入力電圧はキャパシタＣH に蓄えられ、バ
ッファアンプ１１と負荷キャパシタＣL との接続が遮断
される。この結果、バッファアンプ１１の入力端及び出
力端の両電圧は外部入力電圧に追従する。このとき、電
圧比較器１２の逆相入力は接地側に、電圧比較器１３の
逆相入力は電源Ｖdd側に接続されているので、トランジ
スタＭ1 及びＭ2 の各ゲートには夫々「Ｈ」レベル、
「Ｌ」レベルが供給され、両トランジスタをオフ状態に
保つ。
【００１４】次に、ホールドモードの期間Ｔ2 におい
て、スイッチＳ1 はオフ、スイッチＳ2 はオンとなる。
スイッチＳ3 及びＳ4 はバッファアンプ１１の入力ノー
ド側に接続される。これにより、バッファアンプの入力
端のノード、すなわち、キャパシタＣH の一端はフロー
ティングとなり、ホールドモードになる。ホールドモー
ドへの移行と同時にバッファアンプ１１の負荷として負
荷キャパシタＣL が接続され、バッファアンプ１１はあ
る有限な時間を要してバッファアンプ１１の入力端及び
出力端の両ノードの電位を等しくするように動作する。
て、スイッチＳ1 はオフ、スイッチＳ2 はオンとなる。
スイッチＳ3 及びＳ4 はバッファアンプ１１の入力ノー
ド側に接続される。これにより、バッファアンプの入力
端のノード、すなわち、キャパシタＣH の一端はフロー
ティングとなり、ホールドモードになる。ホールドモー
ドへの移行と同時にバッファアンプ１１の負荷として負
荷キャパシタＣL が接続され、バッファアンプ１１はあ
る有限な時間を要してバッファアンプ１１の入力端及び
出力端の両ノードの電位を等しくするように動作する。
【００１５】サンプルモードからホールドモードへの移
行直後においては、負荷キャパシタＣL の為にバッファ
アンプ１１の入力電圧及び出力電圧相互間にはある電位
差が存在する。本発明においては、このバッファアンプ
１１の入力電圧及び出力電圧相互間の電位差を電圧比較
器により検出する。電圧比較器は、入力電圧が出力電圧
よりもレベルシフト分以上大きい場合は電源側のＰＭＯ
ＳトランジスタＭ1 をオンさせる。入力電圧が出力電圧
よりもレベルシフト分以上小さい場合は接地側のＮＭＯ
ＳトランジスタＭ2 をオンさせることにより、負荷キャ
パシタＣL の充放電を高速化する。入力電圧と出力電圧
のレベル差がレベルシフト分の範囲内であるときはトラ
ンジスタＭ1 及びＭ2 を共にオフ状態とし、過度の動作
を抑制する。
行直後においては、負荷キャパシタＣL の為にバッファ
アンプ１１の入力電圧及び出力電圧相互間にはある電位
差が存在する。本発明においては、このバッファアンプ
１１の入力電圧及び出力電圧相互間の電位差を電圧比較
器により検出する。電圧比較器は、入力電圧が出力電圧
よりもレベルシフト分以上大きい場合は電源側のＰＭＯ
ＳトランジスタＭ1 をオンさせる。入力電圧が出力電圧
よりもレベルシフト分以上小さい場合は接地側のＮＭＯ
ＳトランジスタＭ2 をオンさせることにより、負荷キャ
パシタＣL の充放電を高速化する。入力電圧と出力電圧
のレベル差がレベルシフト分の範囲内であるときはトラ
ンジスタＭ1 及びＭ2 を共にオフ状態とし、過度の動作
を抑制する。
【００１６】このように、負荷キャパシタＣL を強制的
に充放電する補助回路（１２〜１５、Ｓ２〜Ｓ４、トラ
ンジスタＭ1 及びＭ2 、抵抗Ｒ1 及びＲ2 ）を付加する
ことにより、バッファアンプ１１の負担を低減する。バ
ッファアンプ１１の消費電力の削減が実現される。さら
に、上記Ｍ1 、Ｍ2 による充放電は静的な消費電流は全
く流れない。
に充放電する補助回路（１２〜１５、Ｓ２〜Ｓ４、トラ
ンジスタＭ1 及びＭ2 、抵抗Ｒ1 及びＲ2 ）を付加する
ことにより、バッファアンプ１１の負担を低減する。バ
ッファアンプ１１の消費電力の削減が実現される。さら
に、上記Ｍ1 、Ｍ2 による充放電は静的な消費電流は全
く流れない。
【００１７】図３は、本発明の第２の実施の形態を示し
ている。同図において図１と対応する部分には同一符号
を付し、かかる部分の説明は省略する。この実施の形態
では、図１に示したサンプルホールド回路中のレベルシ
フト回路１４及び１５を除去し、その代替回路として入
力電圧オフセットを有する電圧比較器１２ａ及び１３ａ
を用いている。
ている。同図において図１と対応する部分には同一符号
を付し、かかる部分の説明は省略する。この実施の形態
では、図１に示したサンプルホールド回路中のレベルシ
フト回路１４及び１５を除去し、その代替回路として入
力電圧オフセットを有する電圧比較器１２ａ及び１３ａ
を用いている。
【００１８】図４は、本発明の第３の実施の形態を示し
ている。同図において図３と対応する部分には同一符号
を付し、かかる部分の説明は省略する。この実施の形態
では負荷キャパシタＣL への電荷の充放電に抵抗素子Ｒ
1 及びＲ2 に代えて、オン抵抗の大きいトランジスタＭ
1a及びＭ2aを用いている。
ている。同図において図３と対応する部分には同一符号
を付し、かかる部分の説明は省略する。この実施の形態
では負荷キャパシタＣL への電荷の充放電に抵抗素子Ｒ
1 及びＲ2 に代えて、オン抵抗の大きいトランジスタＭ
1a及びＭ2aを用いている。
【００１９】なお、上述した各実施の形態では、バッフ
ァアンプ１１の負荷を低減するためにその出力端にスイ
ッチ２を設けたが、各実施の形態においてスイッチ２が
必ず必要であるという訳ではない。
ァアンプ１１の負荷を低減するためにその出力端にスイ
ッチ２を設けたが、各実施の形態においてスイッチ２が
必ず必要であるという訳ではない。
【００２０】
【発明の効果】以上説明したように、本発明において
は、サンプルモードにおいてはスイッチＳ2 をオフと
し、バッファアンプの負荷の低減を図り、ホールドモー
ドにおいては、バッファアンプの入出力間の電位差を検
出し、予め設定された電位差以上の場合には付加された
負荷キャパシタ充放電回路によって負荷キャパシタＣL
を駆動する。これにより、バッファアンプの負担を軽減
し、静的な消費電流の削減を図ると共にホールドモード
における負荷キャパシタ駆動の高速化を図ることが可能
となる。
は、サンプルモードにおいてはスイッチＳ2 をオフと
し、バッファアンプの負荷の低減を図り、ホールドモー
ドにおいては、バッファアンプの入出力間の電位差を検
出し、予め設定された電位差以上の場合には付加された
負荷キャパシタ充放電回路によって負荷キャパシタＣL
を駆動する。これにより、バッファアンプの負担を軽減
し、静的な消費電流の削減を図ると共にホールドモード
における負荷キャパシタ駆動の高速化を図ることが可能
となる。
【図１】本発明の第１の実施の形態を示すブロック回路
図である。
図である。
【図２】制御信号φ1 、φ2 を説明するタイミングチャ
ートである。
ートである。
【図３】本発明の第２の実施の形態を示すブロック回路
図である。
図である。
【図４】本発明の第３の実施の形態を示すブロック図で
ある。
ある。
【図５】従来のサンプルホールド回路の例を示すブロッ
ク回路図である。
ク回路図である。
１ 入力端子 ２ 出力端子 ３、１１ バッファアンプ ４ スイッチ １２、１３ 電圧レベル比較器 １２ａ、１３ａ 入力オフセット電圧付き電圧比較器 １４、１５ レベルシフト回路 ＣH レベル保持用キャパシタ ＣL 負荷キャパシタ Ｍ1 ＰＭＯＳトランジスタ Ｍ2 ＮＭＯＳトランジスタ
Claims (4)
- 【請求項１】供給されるレベル入力信号に応じたレベル
出力信号を出力するバッファアンプと、 回路入力端子と前記バッファアンプの入力端との間に接
続される第１のスイッチと、 前記バッファアンプの入力端と所定電位点との間に接続
されるキャパシタと、 前記バッファアンプの出力端と接続される回路出力端子
と、 前記バッファアンプへのレベル入力信号と前記バッファ
アンプのレベル出力信号とをレベル比較するレベル比較
手段と、 前記レベル比較の結果に応じて前記回路出力端子への電
荷の充電若しくは放電を行う充放電手段と、 を備えるサンプルホールド回路。 - 【請求項２】入力されるレベル入力信号に応じたレベル
出力信号を出力するバッファアンプと、 一端が回路入力端子に接続され、他端が前記バッファア
ンプの入力端に接続される第１のスイッチと、 一端が前記バッファアンプの入力端に接続され、他端が
所定電位点に接続されるキャパシタと、 前記バッファアンプの出力端と接続される回路出力端子
と、 前記バッファアンプに入力されるレベル入力信号を低電
位側へレベルシフトさせて第１のレベルシフト入力信号
を得る第１のレベルシフト回路と、 前記バッファアンプに入力されるレベル入力信号を高電
位側へレベルシフトさせて第２のレベルシフト入力信号
を得る第２のレベルシフト回路と、 前記第１のレベルシフト入力信号と前記バッファアンプ
のレベル出力信号とを比較する第１のレベル比較器と、 前記第２のレベルシフト入力信号と前記バッファアンプ
のレベル出力とを比較する第２のレベル比較器と、 前記第１のレベル比較器の出力に応じて前記回路出力端
子へ電荷を充電する手段と、 前記第２のレベル比較器の出力に応じて前記回路出力端
子から電荷を放電する手段と、 を備えるサンプルホールド回路。 - 【請求項３】入力されるレベル入力信号に応じたレベル
出力信号を出力するバッファアンプと、 一端が回路入力端子に接続され、他端が前記バッファア
ンプの入力端に接続される第１のスイッチと、 一端が前記バッファアンプの入力端に接続され、他端が
所定電位点に接続されるキャパシタと、 前記バッファアンプの出力端と接続される回路出力端子
と、 前記バッファアンプに入力されるレベル入力信号と前記
バッファアンプのレベル出力信号とを比較する正の入力
オフセットレベルを有する第１のオフセットレベル比較
器と、 前記バッファアンプに入力されるレベル入力信号と前記
バッファアンプのレベル出力信号とを比較する負の入力
オフセットレベルを有する第２のオフセットレベル比較
器と、 前記第１のオフセットレベル比較器の出力に応じて前記
回路出力端子へ電荷を充電する手段と、 前記第２のオフセットレベル比較器の出力に応じて前記
回路出力端子から電荷を放電する手段と、 を備えるサンプルホールド回路。 - 【請求項４】前記バッファアンプの出力端と前記回路出
力端子との間に前記第１のスイッチと相補的に動作する
第２のスイッチを設けた、 ことを特徴とする請求項１乃至３のいずれかに記載のサ
ンプルホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8002559A JPH09190698A (ja) | 1996-01-10 | 1996-01-10 | サンプルホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8002559A JPH09190698A (ja) | 1996-01-10 | 1996-01-10 | サンプルホールド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09190698A true JPH09190698A (ja) | 1997-07-22 |
Family
ID=11532743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8002559A Pending JPH09190698A (ja) | 1996-01-10 | 1996-01-10 | サンプルホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09190698A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007166298A (ja) * | 2005-12-14 | 2007-06-28 | Rohm Co Ltd | 電圧生成回路およびこれを用いた信号処理回路 |
| US7936228B2 (en) | 2005-12-06 | 2011-05-03 | Rohm Co., Ltd. | Frequency modulator and FM transmission circuit using the same |
-
1996
- 1996-01-10 JP JP8002559A patent/JPH09190698A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7936228B2 (en) | 2005-12-06 | 2011-05-03 | Rohm Co., Ltd. | Frequency modulator and FM transmission circuit using the same |
| JP2007166298A (ja) * | 2005-12-14 | 2007-06-28 | Rohm Co Ltd | 電圧生成回路およびこれを用いた信号処理回路 |
| JP4571070B2 (ja) * | 2005-12-14 | 2010-10-27 | ローム株式会社 | 電圧生成回路およびこれを用いた信号処理回路 |
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