JP3514111B2 - オフセット電圧補正回路 - Google Patents
オフセット電圧補正回路Info
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Description
るオフセット電圧を補正する回路に関する。
温度変動に起因する温度ドリフトや経時的変化等の要因
によって変動する。従って、オペアンプの製造段階にお
いてトリミング等の手段を用いてオフセット電圧を補正
するのみでは上記要因におけるオフセット電圧の変動を
補正することができない。このため、特開平5−129
848号公報に示すように、オペアンプの製造段階以降
オペアンプアンプを使用する際に、オフセット電圧を補
正できる回路が提案されている。
は、オペアンプの入力差動部のそれぞれの負荷トランジ
スタと直列にMOSトランジスタを追加すると共に、そ
れぞれにMOSトランジスタを直列接続すると共に、そ
れぞれのMOSトランジスタのゲート−ドレイン間にコ
ンデンサを接続し、双方のコンデンサの充電電圧を調整
することによってMOSトランジスタのゲート電圧を変
えて、オペアンプにおけるオフセット電圧補正を行って
いる。
オペアンプのチップ内に大容量のコンデンサを配置する
ことは困難であるため、この従来の方法では補正終了時
にコンデンサに充電された電荷が短時間で放電されてし
まい、一定の周期で常に補正をかける必要があった。
ンサを用いずにオペアンプのオフセット電圧補正を良好
に行うことができる回路構成を提供することを目的とす
る。
め、以下の技術的手段を採用する。請求項1に記載の発
明においては、制御手段(19、300)は、制御値を
段階的に変化させることによって出力電圧可変手段(1
6、17、20、21〜23)を制御すると共に、オペ
アンプ(1)の出力電圧が参照電圧と一致した時におけ
る制御値をディジタル的に記憶するようになっており、
この記憶した制御値に基づきオペアンプ(1)における
オフセット電圧補正が行えるようになっていることを特
徴とする。
段(19)が出力する制御値が、オフセット電圧を最低
にできる時の制御値であり、この制御値をディジタル的
に記憶しておけば時間経過に関わらず制御値を保存して
おくことができる。これにより、オペアンプ(1)の作
動時の前に予め行ったオフセット電圧補正に基づいて、
オペアンプ(1)の作動時にもオフセット電圧を補正後
の最低の状態に保つことができる。このとき、制御手段
はカウンタ(41、201)を備えており、出力電圧可
変手段におけるD/Aコンバータ(20)はカウンタ
(41、201)のカウント値に応じて発生させる電圧
を段階的に可変することによってオフセット電圧検出を
行うことができる。また、D/Aコンバータ(20)
は、その出力電圧がカウント値に対して単調に変化し、
その最大値又は最小値のいずれかが定電圧発生手段が発
生する電圧に等しくなるようになっており、カウンタ
(41)がオフセット補正量が最大値から最小値へと変
化するようにカウントした後、第1、第2のトランジス
タ(16、17)に印加されるゲート電圧を入れ替えて
オフセット補正量が最小値から逆に最大値まで変化する
ように逆にカウントすることにより、1つのD/Aコン
バータ(20)の出力をもって第1、第2のトランジス
タ(16、17)に流れる電流量の調整を行うことがで
きる。請求項2に記載された発明においては、オフセッ
ト電圧検出時に、D/Aコンバータ(20)が第1のカ
ウンタ(101)のカウント値を採用するようにして、
第1のカウンタ(101)にアップカウントとダウンカ
ウントを一通り行わせ、第2のカウンタ(201)には
この検出時における比較手段(25)の出力変化を検出
させて、比較手段(25)の出力変化が安定したときに
おける第2のカウンタ(201)のカウント値を記憶さ
せて、オフセット電圧検出が終了した時には、D/Aコ
ンバータ(20)が第2のカウンタ(201)のカウン
ト値を採用するようにすることを特徴としている。この
ように、コンパレータ(25)の出力の変化が安定した
時におけるカウント値を第2カウンタ(201)に記憶
させることによって、ノイズによる影響の少ないオフセ
ット電圧補正回路にすることができる。なお、請求項1
0に示すように、制御手段として、所定のデータに基づ
いてD/Aコンバータ(20)へ出力する制御値を制御
するレジスタ(300)を用いることもできる。
は、オペアンプ(80)内の位相補償コンデンサ(1
4)を開放するスイッチ手段(84、85)を設け、該
オペアンプ(80)をコンパレータとして作動させるよ
うにし、コンパレータとして作動するオペアンプ(8
0)の出力レベルの変化に基づいてオペアンプ(80)
のオフセット電圧補正を行うことを特徴としている。
レータとして作動させ、オペアンプ(80)自身の出力
の変化に基づいて該オペアンプのオフセット電圧補正を
行うようにすれば、オペアンプ(80)の出力電圧と所
定の参照電圧とを比較するための比較手段をなくすこと
ができる。請求項5に記載の発明においては、スイッチ
手段(84、85)は位相補償コンデンサ(14)の両
端に備えられており、該位相補償コンデンサ(14)の
両端において電気的接続及び遮断が行えるようになって
いることを特徴としている。
を位相補償コンデンサ(14)の両端に備えているた
め、その両端をスイッチ手段(84、85)で電気的に
遮断し、位相補償コンデンサ(14)を補正期間中開放
すれば、位相補償コンデンサ(14)の電位を保持でき
る。これにより、補正期間終了時に位相補償コンデンサ
(14)の両端をスイッチ手段(84、85)で接続
し、オペアンプ(80)をもとのオペアンプとして作動
させる場合に、オペアンプ(80)の内部の電位が定常
状態になるまでの安定時間を短くすることができる。
(1)の出力端子と反転入力端子を電気的に接続させ
て、コンパレータ(25)にてオペアンプ(1)の非反
転入力端子(4)における電圧を前記参照電圧としてオ
ペアンプ(1)の出力電圧と比較するようにして、オフ
セット電圧検出を行うことができる。請求項7に記載の
発明においては、オフセット電圧補正時に、オペアンプ
(1)の非反転入力端子(4)に定電圧(Vref)を
印加されるようになっていることを特徴としている。
て非反転入力端子(4)の電圧を定電圧(Vref)に
することによって、オフセット電圧補正時に入力電圧の
変化に基づく出力電圧の変化を防止することができる。
して、所定のデータに基づいてD/Aコンバータ(2
0)へ出力する制御値を制御するレジスタ(300)を
用いることもできる。
ンプ(1)の出力端子には、スイッチ手段を介して該オ
ペアンプ(1)の出力電圧を保持する手段が備えられて
おり、サンプリング時には、スイッチ手段をオン状態に
してオペアンプ(1)の出力電圧を出力し、ホールド時
にはスイッチ手段をオフ状態にして該スイッチ手段がオ
フ状態にされる直前のオペアンプ(1)の出力電圧をホ
ールド電圧として出力するようになっていることを特徴
としている。
られるオペアンプ(1)におけるオフセット電圧補正を
行った場合には、オフセット電圧補正時において補正前
におけるオペアンプ(1)の出力電圧を保持することが
できるため、補正時における出力電圧の変動を緩和する
ことができる。
路を適用した一実施形態を示す。このオフセット電圧補
正回路は、オペアンプ1におけるオフセット電圧を検出
し、補正するものである。以下、オフセット電圧補正回
路の構成をオペアンプ1と共に説明する。
子3が接続されたバッファアンプとして用いられてお
り、簡略化して表すと図2に示すような配線構成となっ
ている。そして、非反転入力端子4には、スイッチ5を
介して入力端子30が接続されており、オフセット電圧
補正を行わない通常使用時においては、このスイッチ5
がオンにされていて入力電圧が入力端子30を介してオ
ペアンプ1に入力されるようになっている。
タ10、12を入力トランジスタとし、NchMOSト
ランジスタ11、13を負荷トランジスタとする差動増
幅回路9を備えている。具体的にこのオペアンプ1の作
動を説明すると、上記差動増幅回路9は、Pchトラン
ジスタ10のゲート電圧と、PchMOSトランジスタ
12のゲート電圧との差電圧に応じて負荷トランジスタ
11、13に流れる電流値I1、I2を変化させる。な
お、コンデンサ14は、位相補償用(発振防止用)コン
デンサである。
に備えられたオフセット電圧補正回路について説明す
る。オフセット電圧補正回路は、上記オペアンプ1にお
ける差動増幅回路9の双方の負荷トランジスタ11、1
3のそれぞれに直列接続されたトランジスタ16、17
を備えており、これらのトランジスタ16、17のゲー
ト印加電圧を変化させることによりオフセット電圧の補
正を行うようになっている。
CPU18a、ROM18b及びこれらのブロックと他
のブロックとのデータ転送を行うためのバス18cを備
えたマイクロコンピュータ18と、このバス18cに接
続された制御回路19と、この制御回路19の処理デー
タに応じた出力を発生するD/Aコンバータ20と、ト
ランジスタ16、17のゲートに印加される電圧を切り
替えるためのスイッチ21〜24と、非反転入力端子4
における電圧と反転入力端子2における電圧とを比較す
るコンパレータ25を備えている。
に接続されたMOSトランジスタで構成されており、後
述するスイッチ21〜24の切り替え信号がローレベル
信号である時にはスイッチ21、24がオン、スイッチ
22、23がオフすることにより、Nchトランジスタ
16のゲートにはD/Aコンバータ20の出力電圧が印
加され、Nchトランジスタ17のゲートには電源電圧
VDDが印加される。
chトランジスタ16、17に印加される電圧が入れ替
わるようになっている。このように、スイッチ21〜2
4の切り替えによって1つのD/Aコンバータ20でN
chトランジスタ16、17のゲート電圧を可変できる
ようになっている。また、非反転入力端子4には、スイ
ッチ26を介して所定電圧Vrefが印加されるように
なっており、補正時にスイッチ5がオフ、スイッチ26
がオンして入力端子30に印加される電圧に代えて所定
電圧Vrefが非反転入力端子4に入力されるようにし
ている。つまり、オペアンプ1のオフセット電圧は入力
電圧に依存するため、補正期間中は入力電圧を一定にし
てオフセット電圧が変動するのを防止している。なお、
後述するスイッチ5、26の切り替え信号がハイレベル
信号になるとスイッチ5がオフし、スイッチ26がオン
するようになっている。なお、コンパレータ25には、
オフセット電圧をキャンセルできるチョッパコンパレー
タを使用することが望ましい。
制御回路19は、マイクロコンピュータ18からの補正
指令信号に基づき発生した各種信号を出力するタイミン
グ信号発生回路31と、このタイミング信号発生回路3
1からのタイミング信号に基づきデータ処理を行ってD
/Aコンバータ20にデータを出力する論理回路部とを
備えている。
32からの初期化信号と、パワーオンリセット信号発生
回路33からのパワーオンリセット信号と、クロック発
生回路34からのクロック信号CLK1、CLK2と、
コンパレータ25からの出力信号が入力され、論理回路
部は入力されたこれらの信号に基づいてデータ処理を行
う。
タイムチャートを示し、図3、図4に基づいてオフセッ
ト電圧補正回路の作動を説明する。図4において、
(a)は図1における入力端子30及び出力端子3それ
ぞれの電圧、(b)は初期化信号、(c)はクロック信
号CLK1、(d)はクロック信号CLK2、(e)は
D/Aコンバータ20の入力データ(カウント値)、
(f)はスイッチ21〜24のオン・オフ切り替え信
号、(g)は補正期間中信号(h)はD/Aコンバータ
20の出力電圧、(i)はオペアンプ1のオフセット電
圧をそれぞれ示している。なお、トランジスタ17のゲ
ート印加電圧をV1、トランジスタ16のゲート印加電
圧をV2として説明する。 以下、図4における各時点
に分けて作動説明を行う。
18aが制御回路19に補正指令信号を出力すると、タ
イミング信号発生回路31は各種信号を論理回路部に入
力する。この時点t1は任意のタイミングとしてROM
18bに予め記憶されており、オペアンプ1の作動前の
段階にオフセット電圧補正が行えるようなタイミングに
設定されている。
ると、D型フリップフロップ39とレジスタを包含する
nビットのカウンタ41(但し、ここでは3ビットのカ
ウンタとして説明する)はクリアされる。すなわち、D
型フリップフロップ39の反転出力端子はハイレベル信
号を出力し、カウンタ41はカウント値を「0」とす
る。
出力端子の信号は、前述したスイッチ5、26の切替え
信号として使用されているため、スイッチ5がオフし、
スイッチ26がオンする。同時に、カウンタ41はカウ
ント値「0」をD/Aコンバータ20に出力し、D/A
コンバータ20はこのカウント値「0」に応じた電圧と
して最低電圧Vlow(例えば、2.8125V)を出
力する。
アンプ1の電源立上時にカウンタ41に入力される信号
であり、この信号がカウンタ41に入力されるとカウン
タ41はカウント値を上限値に設定してD/Aコンバー
タ20が定電圧VDDと同等の電圧を出力するようにな
っている。このため、最初の補正のときであればD/A
コンバータ20は定電圧VDDから最低電圧Vlowに
電圧をダウンさせる。
ップフロップ44、45にも入力され、これによりD型
フリップフロップ44、45は初期化される。また、初
期化信号によってAND回路43がローレベル信号を出
力すると、D型フリップフロップ44、45がクリアさ
れ、D型フリップフロップ44、45はローレベル信号
を出力する。これらD型フリップフロップ44、45の
出力信号はそれぞれカウンタ41のアップダウン信号と
スイッチ21〜24のオン・オフ切り替え信号となって
いる。
動作の設定となると共に、スイッチ21、24はオン、
スイッチ22、23はオフにされ、V1は電源電圧VD
Dとなり、V2はD/Aコンバータ20が出力した電圧
である最低電圧Vlowとなる。従って、V1>V2と
なって出力電圧が入力電圧よりも低くなるためコンパレ
ータ25はローレベル信号を出力する。これによりOR
回路38を介してD型フリップフロップ39は反転出力
信号としてハイレベル信号を出力するため、カウンタ4
1にはAND回路40を介してクロック信号CLK1が
直接入力するようになり、カウンタ41はクロック信号
CLK1の立ち上がりエッジを検知するごとにアップカ
ウントしていき、カウント値をD/Aコンバータ20に
出力する。そして、D/Aコンバータ20はカウント値
に応じた電圧として最低電圧Vlowよりも高い電圧を
出力する。
ンジスタ16、17のゲート電圧V1、V2とオフセッ
ト補正電圧との関係は図5(a)、(b)となるように
設定されている。V1を電源電圧VDDとした場合にお
いて、V2を最低電圧Vlowから定電圧VDDまで変
化させたときのオペアンプ1のオフセット補正電圧は図
5(a)のように表される。また、V2を定電圧VDD
とした場合において、V1を最低電圧Vlowから定電
圧VDDまで変化させたときのオペアンプ1のオフセッ
ト補正電圧は図5(b)のように表される。
1の入力毎にカウンタ41のカウント値が増大してい
き、D/Aコンバータ20の出力電圧が段階的に上がっ
ていくと、図5(a)に示す関係に従ってオフセット補
正量が段階的に変化していき、オペアンプ1の出力電圧
は段階的に上昇していく。 〔図4中の時点t2における作動〕オペアンプ1の出力
電圧が入力電圧を超えずにコンパレータ25がローレベ
ル信号を出力したままであると、カウント値が所定の上
限値(カウント値「7」)に達するため、カウンタ41
の出力信号は全てハイレベル信号になり、D/Aコンバ
ータ20は最大電圧VDDを発生する。そして、AND
回路46がハイレベル信号を出力し、OR回路47を介
してD型フリップフロップ44にハイレベル信号が入力
される。
をクロック信号としてD型フリップフロップ44がハイ
レベル信号を出力し、これを受けてカウンタ41はダウ
ンカウント動作状態に切り替わり、以後クロックが入力
されるたびに、ダウンカウントを行う。D型フリップフ
ロップ44のハイレベル信号により、D型フリップフロ
ップ45の出力信号がハイレベル信号になると、スイッ
チ21、24がオフ、スイッチ22、23がオンに切り
替えられ、V1はD/Aコンバータ20が出力した電圧
となり、V2は定電圧VDDとなる。このため、V1
は、カウンタ41によるダウンカウントのカウント値に
応じた電圧となる。
うと、カウンタ41の出力にローレベル信号が含まれる
ため、AND回路46はローレベル信号を出力する。こ
のため、NOT回路49によってハイレベル信号に反転
させて、AND回路50を介してハイレベル信号をOR
回路47に出力することによってD型フリップフロップ
44の出力がハイレベル信号になるように維持してい
る。
カウンタ41のダウンカウントによってオペアンプ1の
出力電圧がさらに上昇していき、オペアンプ1の入力電
圧を超えると、コンパレータ25の出力がハイレベル信
号になり、OR回路38を介してD型フリップフロップ
39にハイレベル信号が入力される。このため、補正期
間中信号はローレベルになり、スイッチ26がオフ、ス
イッチ5がオンとなり本来のバッファアンプとして作動
をし始める。また、AND回路40を介してローレベル
信号がカウンタ41のクロック信号として入力される。
これにより、カウンタ41はダウンカウントをやめ、以
後再びオフセット補正を行うまでの間D/Aコンバータ
20はカウンタ41のそのときのカウント値「4」に応
じた電圧を発生し続ける。
ント値をカウンタ41に記憶させておき、このカウント
値に応じた電圧をD/Aコンバータ20により出力させ
ることで、オペアンプ1の作動前の段階に行ったオフセ
ット電圧補正にて、オペアンプ1の作動中にもオフセッ
ト電圧補正を行うことができるため、オペアンプ1の作
動中にオフセット電圧補正をする必要がない。そして、
オペアンプ1の製造時においては補正困難であるLSI
の温度変動に起因するオフセット電圧の変動(温度ドリ
フト)についても補正が可能である。また、製造工程に
おいてオフセット電圧補正のためのトリミング等の付加
的な工程を廃止することも可能である。
電圧の極性が逆である場合には、カウンタ41のアップ
カウント動作期間(時刻t2より前)に出力電圧が入力
電圧を超えてコンパレータ25の出力がハイレベル信号
になり、OR回路38を介してD型フリップフロップ3
9にハイレベル信号が入力される。このため、上記と同
様にカウンタ41はカウントをやめ、D/Aコンバータ
20はカウンタ41がそのときカウントしているカウン
ト値に応じた電圧を発生して、上記と同様の効果を得る
ようになっている。
ンプ回路51と2つのバッファ回路52、53を有する
回路構成を示す。上記オフセット電圧補正は、この差動
アンプ回路51に含まれるオペアンプとバッファ回路と
して使用しているオペアンプ52の両方について行う。
具体的には、差動アンプ回路51及びコンパレータ54
は、図7に示すような回路構成となっており、図1に示
すオフセット電圧補正回路の一使用例に該当し、差動ア
ンプ51のゲインを設定するための抵抗R1〜R4を回
路中に設けるときに、オフセット電圧補正の際に抵抗R
1〜R4による影響がないようにスイッチ56〜60を
設けた場合を示している。
がR1=R3及びR2=R4の関係を満たし、差動アン
プ51のゲインがR2/R1になるようになっている。
このため、オペアンプ1の使用時においてはスイッチ
5、56、58、59をオン、スイッチ26、57、6
0をオフにし、オフセット電圧補正の際にはスイッチ
5、56、58、59をオフ、スイッチ26、57、6
0をオンに切り替えて、実質的に図1(図2)の回路構
成になるようにしてオフセット電圧補正を行えるように
している。
プにおいては、両方ともオフセット電圧が発生しうる
が、バッファアンプ52の入力電位とバッファアンプ5
3の入力電位とが等しいとき、それぞれのバッファアン
プの出力電圧差が零の状態であればよいため、コンパレ
ータ55を用いてそれぞれの出力電圧差が零となるよう
に2つのオペアンプのうちの片側のオペアンプのオフセ
ット電圧のみを補正している。
合において、2つのオペアンプのオフセット電圧差のみ
が問題となるような場合には、その両方のオペアンプの
両方のオフセット電圧補正をする必要はなく、一方のオ
ペアンプのオフセット電圧補正を行うだけで十分であ
る。なお、図6に示す回路をサンプルホールド回路とす
ることもできる。
out)に抵抗を介してコンデンサをグランドとの間に
接続し、補正期間中信号によりスイッチ59も同時に切
り替えるようにする。すなわち、補正していない期間
は、スイッチ59をオンとしてサンプリング動作させ、
補正開始と同時にスイッチ59をオフにして補正開始直
前の出力端子電圧をホールドする。
たせることによりオフセット補正期間中に出力電圧Vo
utが通常動作(非補正期間)時と大きくずれることを
防ぎ、時間的に緩やかに変化する入力信号に対しては補
正時間を十分に短くすることにより、補正による中断な
く連続的にオペアンプを使用することが可能である。ま
た、上記ではオペアンプ1の差動部の入力トランジスタ
がPchである場合を示したが、Nch入力トランジス
タより構成されているオペアンプについてもV1、V2
の可変電圧範囲等の変更により同様に適用できる。
制御回路以外の構成は第1実施形態と同様の構成である
ため、図8に本実施形態における制御回路19の回路構
成図を示し、この制御回路19についてのみ説明を行
う。なお、本実施形態のタイミング信号発生回路61に
は、補正期間中信号を発生する補正期間中信号発生回路
が設けられているが、他の信号発生回路については第1
実施形態と同様であるため説明は省略する。
の出力信号がハイレベルになった時にカウンタ41によ
るカウントをやめ、そのときのカウント値に応じた電圧
をD/Aコンバータ20が発生するようにしている。し
かしながら、D/Aコンバータ20が発生する電圧は、
上記したように階段的に設定しており、その電圧の差を
できるだけ小さくしているため、ノイズ等による影響を
受ける可能性がある。
5の出力に関係なく、アップカウントとダウンカウント
を1通り行わせるカウンタ101を備えた第1回路10
0と、コンパレータ25の出力に応じてカウントを止め
るカウンタ201を備えた第2回路200を設け、オフ
セット電圧補正期間中は第1回路100によってD/A
コンバータ20が発生する電圧を制御し、この補正期間
中に第2回路200によってオフセット電圧補正に適し
たD/Aコンバータ20の電圧を検出するようにしてい
る。
おいて、D型フリップフロップ103、203にてスイ
ッチ21〜24の切り替え信号を発生し、カウンタ10
1、201にてD/Aコンバータ20への入力データを
発生している。そして、これらのスイッチ切替信号とD
/Aコンバータ20への入力データを選択するためにマ
ルチプレクサ70、71を設けており、補正期間中には
第1回路100より出力される信号を選択させ、この期
間中に第2回路200によってオフセット電圧補正に最
適なD/Aコンバータ20のデータとスイッチ切替信号
を検出し、補正期間終了と同時に第2回路200からの
出力信号を選択させてオフセット電圧補正を行うように
している。
タイムチャートを示し、図8、図9に基づいてオフセッ
ト電圧補正回路の作動を説明する。図9において、
(a)は初期化信号、(b)は補正期間中信号、(c)
はクロック信号CLK1、(d)はクロック信号CLK
2、(e)はカウンタ101のカウント値、(f)は第
1回路100からのスイッチ21〜24のオン・オフ切
り替え信号、(g)はD型フリップフロップ202の出
力信号、(h)はカウンタ201のカウント値、(i)
は第2回路200からのスイッチ21〜24のオン・オ
フ切り替え信号、(j)はD/Aコンバータ20の入力
データ信号、(k)はオペアンプ1のオフセット電圧を
それぞれ示している。なお、トランジスタ17のゲート
印加電圧をV1、トランジスタ16のゲート印加電圧を
V2として説明する。
における作動について、第1回路100と第2回路20
0に分けて説明する。 〔図9中の時点t1における作動〕まず、補正期間中信
号としてハイレベル信号がマルチプレクサ70、71に
入力されると、マルチプレクサ70、71は第1回路1
00の信号を選択するようになる。また、補正期間中信
号によってスイッチ5、26のオン・オフ切り替えを行
う。これにより、非反転入力端子4には一定電圧(Vr
ef)が印加され、入力端子30の電圧によって変化し
なくなる。
3とカウンタ101がクリアされる。すなわち、D型フ
リップフロップ102、103の出力端子Qからはロー
レベル信号を出力し、カウンタ101はカウント値
「0」の信号を出力する。これにより、マルチプレクサ
70にはローレベル信号が入力され、マルチプレクサ7
1にはカウント値「0」の信号が入力される。
3とカウンタ201がクリアされる。すなわち、D型フ
リップフロップ202の反転出力端子はハイレベル、D
型フリップフロップ203の出力端子Qはローレベルを
出力し、カウンタ201はカウント値を「0」とする。
これによりマルチプレクサ70にはローレベルが入力さ
れ、マルチプレクサ71にはカウント値「0」の信号が
入力される。
0、71は第1回路100の信号を選択して、マルチプ
レクサ70はスイッチ21〜24の切り替え信号として
ローレベル信号を出力し、マルチプレクサ25はカウン
タのカウント値「0」の信号をD/Aコンバータ20に
出力する。これにより、スイッチ21、24はオン、ス
イッチ22、23はオフにされ、D/Aコンバータ20
はカウント値「0」に応じた電圧として最低電圧Vlo
wを出力する。
V2はD/Aコンバータ20が出力した電圧である最低
電圧Vlowとなる。従って、V1>V2となって、出
力電圧が入力電圧よりも低くなるためコンパレータ25
はローレベル信号を出力する。 〔図9中の時点t1〜t2における作動〕 第1回路100について 補正期間中信号がハイレベル信号であるため、カウンタ
101にはAND回路104を介してクロック信号CL
K1が直接入力される。そして、カウンタ101のクロ
ック信号CLK1の立ち上がりエッジを検知するごとに
アップカウントしていき、カウンタ101はカウント値
に応じた信号をマルチプレクサ71に出力する。
D型フリップフロップ202の反転出力及び補正期間中
信号が共にハイレベル信号であり、AND回路204を
介してクロック信号CLK1が直接入力される。そし
て、カウンタ201はカウンタ101と同様のアップカ
ウントを行ってカウント値をマルチプレクサ71に出力
する。
ウンタ201から出力データのうち、カウンタ101の
データをマルチプレクサ71は選択してD/Aコンバー
タ20に出力し、D/Aコンバータ20はその入力値に
応じた最低電圧Vlowよりも高い電圧を出力する。な
お、図中9の時点t2になる前は、カウンタ101、2
01の出力がローレベル信号を含んでいるため、AND
回路105、205の出力はローレベルであり、またD
型フリップフロップ102、203の出力がローレベル
信号であることからAND回路106、206の出力は
ローレベル信号である。このため、OR回路107、2
07の出力がローレベル信号のままであり、D型フリッ
プフロップ102、103、203の出力はローレベル
信号のままになる。従って、マルチプレクサ70を介し
て出力されるスイッチ21〜24の切り替え信号はロー
レベル信号のままで、スイッチ21、24がオン、スイ
ッチ22、23がオフの状態を維持する。
するためカウンタ101は全てハイレベル信号を出力す
る。このため、AND回路105はハイレベル信号を出
力し、OR回路107を介してD型フリップフロップ1
02にハイレベル信号が入力されるためD型フリップフ
ロップ102はクロック信号CLK1の立ち下がりエッ
ジを検知してハイレベル信号を出力する。この信号によ
ってカウンタ101はダウンカウント動作状態に切り替
わる。
の上限値に達するためマルチプレクサ71を介してD/
Aコンバータ20は電源電圧VDDと同等の電圧を発生
させる。 第2回路200について 第1回路100と同様にカウンタ201がハイレベル信
号を出力するため、AND回路205はハイレベル信号
を出力し、OR回路207を介してD型フリップフロッ
プ203にハイレベル信号が入力されるため、D型フリ
ップフロップ203はクロック信号CLK1の立ち下が
りエッジを検知してハイレベル信号を出力する。この信
号によってカウンタ201はダウンカウント動作状態に
切り替わる。
第1回路100における出力信号を選択しているため、
スイッチ21〜24の切り替えは行われない。 〔図9中の時点t3における作動〕図9に示すように、
時点t3はコンパレータ25の出力がハイレベル信号に
変わったことにより、D型フリップフロップ202の反
転出力端子がローレベルに変化した時を示している。
信号にはならないため、第1回路100はコンパレータ
25の出力とは無関係に作動する。従って、コンパレー
タ25の出力がハイレベル信号になっても、カウンタ1
01はアップカウント若しくはダウンカウントを1通り
終了する迄続ける。
型フリップフロップ202はローレベル信号を出力す
る。このため、AND回路204はローレベル信号を出
力し、カウンタ201はカウントを一旦停止し、コンパ
レータ25の出力信号がハイレベル信号に変わったとき
におけるカウント値を保持しておく。
ているため、D型フリップフロップ103はAND回路
104を介して入力されるクロック信号CLK1の立ち
上がりエッジを検知してハイレベル信号を出力する。こ
れにより、マルチプレクサ70を介してハイレベル信号
が出力され、スイッチ21、24はオフ、スイッチ2
2、23はオンにされる。
態になっているため、AND回路104を介して入力さ
れるクロック信号によりカウント値が「7」から「6」
へと変化する。このため、V1はD/Aコンバータ20
が出力したデータ「6」に対応する電圧となり、V2は
電源電圧VDDとなる。
であるため、AND回路204はローレベル信号を出力
し、カウンタ201はコンパレータ25がハイレベル信
号を出力したときのカウント値を保持する。なお、NO
T回路109、209は上述したように、カウンタ20
1がアップカウントからダウンカウントに切り替わった
後AND回路105、205の出力の変化によってD型
フリップフロップ102、203の出力を変化させない
ためのものである。
示すように、時点t5はコンパレータ25の出力がロー
レベル信号に戻ったときを示している。 第1回路100について 上記した時点t3と同様に、第1回路100はコンパレ
ータ25の出力とは無関係に作動する。
め、D型フリップフロップ202の反転出力端子はハイ
レベル信号を出力する。このため、AND回路204を
介してクロック信号CLK1がカウンタ201のクロッ
ク信号として直接入力され、カウンタ201は再びカウ
ントを始める。
ーレベルからハイレベルに立ち上がった後に再び元に戻
るような場合においては、ノイズによる影響で局所的に
反転入力端子2の電圧が非反転入力端子4における電圧
を超えたためにコンパレータ25の出力が一時的にハイ
レベル信号に変わってしまったと考えられる。このた
め、コンパレータ25の出力が元に戻った場合には真に
オフセット電圧が零になる電圧にカウンタ201のカウ
ント値を合わせるために、カウンタ201のカウントを
再び行うようにしている。
5の出力レベルにより決まるD型フリップフロップ20
2の出力がハイレベルの場合のみカウント動作を行う。
これにより、真にオフセット電圧が零になるような電圧
に対応するカウント値が選択される。 〔図9中の時点t6における作動〕 第1回路100について カウンタ101のカウント値が所定の下限値(ここでは
カウント値「0」を示す)になると、補正期間中信号発
生回路65は、補正期間中信号としてローレベル信号を
出力する。これにより、AND回路104を介してロー
レベル信号がカウンタ101のクロック信号として入力
されるため、カウンタ101はカウントをやめる。な
お、補正期間中信号発生回路65は、カウンタ101が
アップカウントとダウンカウントを共に行ったときに要
する時間に応じて補正期間中信号を発生するようになっ
ている。
るが、カウンタ201はコンパレータ25の出力に基づ
いてカウントをやめているため、この時には所定のカウ
ント値(ここではカウント値「5」を示す)を保持して
いる。また、コンパレータ25の出力がハイレベル信号
になった時にD型フリップフロップ202はローレベル
信号を出力するため、AND回路204はローレベル信
号を出力する。これにより、D型フリップフロップ20
3は、コンパレータ25の出力が変わった時の出力とし
てハイレベル信号を維持する。
になると、マルチプレクサ70。71は、第2回路20
0の出力を選択するようになり、マルチプレクサ70は
スイッチ切り替え信号としてハイレベル信号を出力し、
マルチプレクサ71はカウンタ201に保持された所定
のカウント値を出力する。これにより、D/Aコンバー
タ20は、トランジスタ16、17のいずれかに所定の
カウント値に応じた電圧を印加し、オフセット電圧が概
ね零になる。
したときにおけるカウンタ101のカウント値と、実際
にカウンタ201が記憶しているカウント値が異なって
いる。すなわち、コンパレータ25の出力の不安定な状
態は、オフセット電圧が零になる電圧を略中心として二
項分布的に発生するため、この中心となるオフセット電
圧により近づけたい。このため、カウンタ201はコン
パレータ25の出力に基づいてカウンタ201にカウン
トを行わせ、コンパレータ25が安定したときにおける
カウンタ101のカウント値とは独立にカウント値が設
定されるようになっている。
るノイズによる影響を考慮して、コンパレータ25の出
力が変化しなくなるでカウンタ201におけるカウント
を続けることによって、より確実にオフセット電圧を零
に近づけることができる。 (第3実施形態)本実施形態では、図10に示すよう
に、第1、第2実施形態における制御回路19に代え
て、補正データを記憶するためのレジスタ300を設
け、D/Aコンバータ20のカウント機能、スイッチ2
1、23、22、24の制御機能をCPU18aが予め
ROM18bに記憶されたシーケンスに従い実行するよ
うにしてもよい。この場合、D/Aコンバータ20及び
各アナログスイッチの制御はレジスタ300を介して行
われる。なお、図10のうち、レジスタ300以外の構
成については、図1に示すオフセット電圧補正回路と同
様であるため説明は省略する。
M18bに予め記憶された命令コードを順次読み出し、
これを実行するようになっている。図11に、オペアン
プ1のオフセット電圧の補正を実行させる場合のシーケ
ンスの一例を示す。図11において、ステップ305で
はスイッチ5、22、23をオフ、スイッチ26、2
1、24をオンにする。この後、内部状態が安定するま
で待機し、ステップ310に進む。ステップ310で
は、コンパレータ25の出力レベルがローレベルである
か否かを判定する。そして、Yesであればステップ3
15に進み、Noであれば異常であるとしてステップ3
55に進み、フラグを立てる等の異常処理を行ったのち
ステップ350に進む。なお、この異常処理のフラグが
立てられると、CPU18aが異常を判定して所定の処
理を実行するようになっている。
0の入力データ(制御値)をインクリメントする。これ
により、D/Aコンバータ20は出力電圧を1段階分上
げた高い電圧とする。そして、内部状態が安定するまで
待機し、ステップ320に進む。ステップ320では、
コンパレータ25の出力レベルがハイレベルであるか否
かを判定する。そして、Yesであればオフセット電圧
が略零であるとしてステップ350に進み、Noであれ
ばステップ325に進む。
の入力データが10進法で7であるか否か、つまり入力
データの中間値になっているか否かを判定する。そし
て、Yesであればステップ330に進み、Noであれ
ばステップ315に戻り再び上記処理を行う。ステップ
330では、スイッチ21、24をオフ、スイッチ2
2、23をオンにする。そして、ステップ335に進
み、ステップ335ではD/Aコンバータ20の入力デ
ータ(制御値)をディクリメントする。これにより、D
/Aコンバータ20は出力電圧を1段階分下げた低い電
圧とする。そして、内部状態が安定するまで待機し、ス
テップ340に進む。
出力レベルがハイレベルであるか否かを判定する。そし
て、Yesであればオフセット電圧が略零であるとして
ステップ350に進み、Noであればステップ345に
進む。ステップ345ではD/Aコンバータ20の入力
データが10進法で16であるか否か、つまり入力デー
タの最大値になっているか否かを判定する。そして、Y
esであればステップ355に進んで上記異常処理を行
い、Noであればステップ335に戻り再び上記処理を
行う。
ン、スイッチ26をオフにし、スイッチ21〜24はそ
のままの状態にして処理を終了する。このようなシーケ
ンスを実行することによって、レジスタ300を用いた
オフセット電圧補正を行うことができる。 (第4実施形態)上記第1〜第3実施形態ではオペアン
プ1とレファレンス電圧とを比較するためにコンパレー
タ25、54を用いていたが、本実施形態ではオペアン
プ80自身をコンパレータとして使用する。
パレータ25の代わりにオペアンプ80自身をコンパレ
ータとして使用した場合を図12に示す。また、図12
における要部回路図を図13に示す。なお、図13に示
すように、オペアンプ80の回路構成は図1に示される
オペアンプ1の回路構成とほぼ同様であるため、同様の
部分については同様の符号を付し、異なる部分について
のみ説明を行う。
は、反転入力端子と非反転入力端子とがスイッチ81に
よって接続されるようになっており、出力端子と反転入
力端子とがスイッチ82によって接続されるようになっ
ている。また、図13に示されるように、オペアンプ8
0の位相補償コンデンサ14の両端にはPchトランジ
スタ及びNchトランジスタよりなるアナログスイッチ
84、85が備えられている。そして端子83を介して
入力される制御信号によってアナログスイッチ84、8
5のオン、オフが行われるようになっている。なお、8
6は端子83からの信号レベルを反転させるインバータ
である。
使用している期間は、アナログスイッチ84、85は共
にオンされており、補正期間中(図4における時刻t1
〜時刻t4までの期間)にはオフされるようになってい
る。つまり、補正期間中には、オペアンプの周波数特性
を向上しオペアンプ80をコンパレータとして使用する
ようになっている。
てオフセット補正を行うことができ、オペアンプ80の
他に比較用として必要とされたコンパレータ25(図1
参照)をなくすことができる。また、アナログスイッチ
84、85が位相補償コンデンサ14の両側に備えてい
るため、アナログスイッチ84、85がオフしている期
間中、位相補償コンデンサ14の電位が保持されるよう
になっている。このため、補正終了時に、アナログスイ
ッチ84、85をオンし、オペアンプ80をもとのオペ
アンプとしての接続に戻した際に、オペアンプ80の内
部の電位が定常状態になるまでの安定時間を短くするこ
とができる。
ト補正の例を示しているが、オペアンプ80をコンパレ
ータに置き換えることによりコンパレータのオフセット
補正を行うこともできる。
す図である。
した図である。
図である。
ムチャートを示す図である。
電流の特性を示す図である。
を示す図である。
回路構成図である。
部を示す図である。
ムチャートを示す図である。
路の全体の回路構成を示す図である。
フローチャートである。
路の全体の回路構成を示す図である。
要回路部を示す図である。
…非反転入力端子、5…スイッチ、9…差動増幅回路、
14…位相補償コンデンサ、16、17…トランジス
タ、18a…CPU、18b…ROM、19…制御回
路、20…D/Aコンバータ、21〜24、26…スイ
ッチ、25…コンパレータ、30…入力端子、41…カ
ウンタ、54、55…コンパレータ、70、71…マル
チプレクサ、84、85…アナログスイッチ、100…
第1回路、101…カウンタ、200…第2回路、20
1…カウンタ、300…レジスタ。
Claims (9)
- 【請求項1】 オペアンプ(1)のオフセット電圧を変
化させるオフセット電圧可変手段(16、17、20、
21〜23)と、 前記オペアンプの出力電圧を所定の参照電圧と比較する
比較手段(25)と、 前記オフセット電圧可変手段に入力されるオフセット電
圧制御値を出力すると共に、前記比較手段の比較結果に
基づいて前記オペアンプの出力電圧と前記参照電圧とが
一致する制御値をデジタル的に記憶できる制御手段(1
9、300)とを備え、 前記制御手段は、前記オフセット電圧制御値を段階的に
変化させ前記制御値に基づき前記オペアンプのオフセッ
ト電圧を補正するようになっており、 前記オフセット電圧可変手段は、前記オペアンプの差動
増幅回路の非反転入力端子(4)側に挿入された第1の
トランジスタ(16)と、前記オペアンプの差動増幅回
路の反転入力端子(2)側に挿入された第2のトランジ
スタ(17)と、前記制御手段が出力する制御値に応じ
た電圧を発生させるD/Aコンバータ(20)と、定電
圧を発生させる定電圧発生手段とを備え、前記D/Aコ
ンバータが発生する電圧を前記第1、第2のトランジス
タ(16、17)のいずれか一方のトランジスタのゲー
ト電圧とし、前記定電圧発生手段が発生する電圧を前記
第1、第2のトランジスタの他方のゲート電圧として、
両トランジスタのオン抵抗の差によってオフセット電圧
を変化させるようになっており、 前記制御手段は、カウンタ(41、201)を備えると
共に、このカウンタのカウント値を制御値として出力す
るようになっており、前記D/Aコンバータは前記カウ
ント値に応じて発生させる電圧を段階的に変えており、 前記D/Aコンバータは、その出力電圧が前記カウント
値に対して単調に変化し、その最大値又は最小値のいず
れかが前記定電圧発生手段が発生する電圧に等しくなる
ようになっており、前記カウンタ(41)をオフセット
補正量が最大値から最小値へと変化するようにカウント
した後、前記第1、第2のトランジスタに印加されるゲ
ート電圧を入れ替えてオフセット補正量が最小値から逆
に最大値まで変化するように逆にカウントする ことを特
徴とするオフセット電圧補正回路。 - 【請求項2】 オペアンプ(1)のオフセット電圧を変
化させるオフセット電圧可変手段(16、17、20、
21〜23)と、 前記オペアンプの出力電圧を所定の参照電圧と比較する
比較手段(25)と、 前記オフセット電圧可変手段に入力されるオフセット電
圧制御値を出力すると共に、前記比較手段の比較結果に
基づいて前記オペアンプの出力電圧と前記参照電圧とが
一致する制御値をデジタル的に記憶できる制御手段(1
9、300)とを備え、 前記制御手段は、前記オフセット電圧制御値を段階的に
変化させ前記制御値に基づき前記オペアンプのオフセッ
ト電圧を補正するようになっており、 前記オフセット電圧可変手段は、前記オペアンプの差動
増幅回路の非反転入力端子(4)側に挿入された第1の
トランジスタ(16)と、前記オペアンプの差動増幅回
路の反転入力端子(2)側に挿入された第2のトランジ
スタ(17)と、前記制御手段が出力する制御値に応じ
た電圧を発生させるD/Aコンバータ(20)と、定電
圧を発生させる定電圧発生手段とを備え、前記D/Aコ
ンバータが発生する電圧を前記第1、第2のトランジス
タ(16、17)のいずれか一方のトランジスタのゲー
ト電圧とし、前記定電圧発生手段が発生する電圧を前記
第1、第2のトランジスタの他方のゲート電圧として、
両トランジスタのオン抵抗の差によってオフセット電圧
を変化させるようになっており、 前記制御手段は、前記制御値に相応したカウント値をカ
ウントする第1、第2のカウンタ(101、201)を
有しており、 前記D/Aコンバータは、前記第1、第2のカウンタの
いずれか一方のカウント値を選択してカウント値に応じ
た電圧を発生するようになっており、 オフセット電圧検出時には、前記D/Aコンバータが前
記第1のカウンタ(101)のカウント値を採用するよ
うにすると共に、該第1のカウンタのアップカウントに
よってカウント値が上限値に達したら、前記第1、第2
のトランジスタの駆動電圧として前記D/Aコンバータ
が発生する電圧と前記定電圧発生手段が発生する電圧と
を入れ替えて、該第 1のカウンタをカウント値が下限値
に達するまでダウンカウントするようにし、この前記第
1のカウンタのアップカウントとダウンカウントの際
に、前記比較手段の出力に基づいて前記第2のカウンタ
(201)にカウントを行わせ、前記比較手段の出力が
安定したときにおける前記第2のカウンタのカウント値
を第2カウンタに記憶させておき、オフセット電圧補正
が終了した時には、前記D/Aコンバータが第2のカウ
ンタのカウント値を採用するようにして、該D/Aコン
バータが前記第2のカウンタが記憶したカウント値に応
じた電圧を発生するようにしていることを特徴とするオ
フセット電圧補正回路。 - 【請求項3】 オペアンプ(80)内の位相補償コンデ
ンサ(14)を開放し、該オペアンプをコンパレータと
して作動させるスイッチ手段(84、85)と、 コンパレータとして作動する前記オペアンプのオフセッ
ト電圧を変化させるオフセット電圧可変手段(16、1
7、20、21〜23)と、 前記オフセット電圧可変手段に入力されるオフセット電
圧制御値を出力すると共に、前記オペアンプの出力レベ
ルが変化するときの制御値をデジタル的に記憶できる制
御手段(19、300)とを備え、 前記制御手段は、前記オフセット電圧制御値を段階的に
変化させ前記制御値に基づき前記オペアンプのオフセッ
ト電圧を補正するようになっており、 前記オフセット電圧可変手段は、前記オペアンプの差動
増幅回路の非反転入力端子(4)側に挿入された第1の
トランジスタ(16)と、前記オペアンプの差動増幅回
路の反転入力端子(2)側に挿入された第2のトランジ
スタ(17)と、前記制御手段が出力する制御値に応じ
た電圧を発生させるD/Aコンバータ(20)と、定電
圧を発生させる定電圧発生手段とを備え、前記D/Aコ
ンバータが発生する電圧を前記第1、第2のトランジス
タ(16、17)のいずれか一方のトランジスタのゲー
ト電圧とし、前記定電圧発生手段が発生する電圧を前記
第1、第2のトランジスタの他方のゲート電圧として、
両トランジスタのオン抵抗の差によってオフセット電圧
を変化させるようになっており、 前記制御手段は、カウンタ(41、201)を備えると
共に、このカウンタのカウント値を制御値として出力す
るようになっており、前記D/Aコンバータは前記カウ
ント値に応じて発生させる電圧を段階的に変えており、 前記D/Aコンバータは、その出力電圧が前記カウント
値に対して単調に変化し、その最大値又は最小値のいず
れかが前記定電圧発生手段が発生する電圧に等しくなる
ようになっており、前記カウンタ(41)をオフセット
補正量が最大値から最小値へと変化するようにカウント
した後、前記第1、第2のトランジスタに印加されるゲ
ート電圧を入れ替えてオフセット補正量が最小値から逆
に最大値まで変化するように逆にカウントすることを特
徴とするオフセット電圧補正回路。 - 【請求項4】 オペアンプ(80)内の位相補償コンデ
ンサ(14)を開放し、該オペアンプをコンパレータと
して作動させるスイッチ手段(84、85)と、 コンパレータとして作動する前記オペアンプのオフセッ
ト電圧を変化させるオフセット電圧可変手段(16、1
7、20、21〜23)と、 前記オフセット電圧可変手段に入力されるオフセット電
圧制御値を出力すると共に、前記オペアンプの出力レベ
ルが変化するときの制御値をデジタル的に記憶できる制
御手段(19、300)とを備え、 前記制御手段は、前記オフセット電圧制御値を段階的に
変化させ前記制御値に基づき前記オペアンプのオフセッ
ト電圧を補正するようになっており、 前記オフセット電圧可変手段は、前記オペアンプの差動
増幅回路の非反転入力端子(4)側に挿入された第1の
トランジスタ(16)と、前記オペアンプの差動増幅回
路の反転入力端子(2)側に挿入された第2のトランジ
スタ(17)と、前記制御手段が出力する制御値に応じ
た電圧を発生させるD/Aコンバータ(20)と、定電
圧を発生させる定電圧発生手段とを備え、前記D/Aコ
ンバータが発生する電圧を前記第1、第2のトランジス
タ(16、17)のいずれか一方のトランジスタのゲー
ト電圧とし、前記定電圧発生手段が発生する電圧を前記
第1、第2のトランジスタの他方のゲート電圧として、
両トランジスタのオン抵抗の差によってオフセット電圧
を変化させるようになっており、 前記制御手段は、前記制御値に相応したカウント値をカ
ウントする第1、第2のカウンタ(101、201)を
有しており、 前記D/Aコンバータは、前記第1、第2のカウンタの
いずれか一方のカウント値を選択してカウント値に応じ
た電圧を発生するようになっており、 オフセット電圧検出時には、前記D/Aコンバータが前
記第1のカウンタ(101)のカウント値を採用するよ
うにすると共に、該第1のカウンタのアップカウントに
よってカウント値が上限値に達したら、前記第1、第2
のトランジスタの駆動電圧として前記D/Aコンバータ
が発生する電圧と前記定電圧発生手段が発生する電圧と
を入れ替えて、該第1のカウンタをカウント値が下限値
に達するまでダウンカウントするようにし、この前記第
1のカウンタのアップカウントとダウンカウントの際
に、前記比較手段の出力に基づいて前記第2のカウンタ
(201)にカウントを行わせ、前記比較手段の出力が
安定したときにおける前記第2のカウンタのカウント値
を第2カウンタに記憶させておき、オフセット電圧補正
が終了した時には、前記D/Aコンバータが第2のカウ
ンタのカウント値を採用するようにして、該D/Aコン
バータが前記第2のカウンタが記憶したカウント値に応
じた電圧を発生するようにしていることを特徴とするオ
フセット電圧補正回路。 - 【請求項5】 前記スイッチ手段は前記位相補償コンデ
ンサの両端に備えられており、該位相補償コンデンサの
両端において電気的接続及び遮断が行えるようになって
いることを特徴とする請求項3または4に記載のオフセ
ット電圧補正回路。 - 【請求項6】 前記オペアンプの出力端子と反転入力端
子は電気的に接続されており、 前記コンパレータは、前記オペアンプの非反転入力端子
における電圧を前記参照電圧として該オペアンプの出力
電圧と比較するようになっていることを特徴とする請求
項1乃至5のいずれか1つに記載のオフセット電圧補正
回路。 - 【請求項7】 前記出力電圧可変手段によって前記オペ
アンプの出力電圧を変化させる時に、前記オペアンプの
非反転入力端子(4)に定電圧(Vref)が印加され
るようになっていることを特徴とする請求項1乃至6の
いずれか1つに記載のオフセット電圧補正回路。 - 【請求項8】 前記制御手段は、所定のデータに基づい
て前記D/Aコンバータへ出力する制御値を制御するレ
ジスタ(300)であることを特徴とする請求項1乃至
7のいずれか1つに記載のオフセット電圧補正回路。 - 【請求項9】 前記オペアンプの出力端子(3)には、
スイッチ手段を介して該オペアンプの出力電圧を保持す
る手段が備えられており、サンプリング時には、前記ス
イッチ手段をオン状態にして前記オペアンプの出力電圧
を出力し、ホールド時には前記スイッチ手段をオフ状態
にして該スイッチ手段がオフ状態にされる直前の前記オ
ペアンプの出力電圧を出力するようになっていることを
特徴とする請求項1乃至8のいずれか1つに記載のオフ
セット電圧補正回路。
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US6351168B1 (en) * | 2000-03-23 | 2002-02-26 | Cypress Semiconductor Corp. | Phase alignment system |
US6373302B1 (en) | 2000-03-23 | 2002-04-16 | Cypress Semiconductor Corp. | Phase alignment system |
DE10023114A1 (de) * | 2000-05-11 | 2001-11-29 | Infineon Technologies Ag | Verstärkerschaltung mit Offset-Kompensation, insbesondere für digitale Modulationseinrichtungen |
US6690224B1 (en) | 2001-06-27 | 2004-02-10 | Cypress Semiconductor Corp. | Architecture of a PLL with dynamic frequency control on a PLD |
US7136265B2 (en) * | 2001-10-17 | 2006-11-14 | Square D Company | Load recognition and series arc detection using bandpass filter signatures |
US7068480B2 (en) * | 2001-10-17 | 2006-06-27 | Square D Company | Arc detection using load recognition, harmonic content and broadband noise |
US7151656B2 (en) * | 2001-10-17 | 2006-12-19 | Square D Company | Arc fault circuit interrupter system |
KR100408688B1 (ko) * | 2001-10-23 | 2003-12-06 | 주식회사 하이닉스반도체 | 연산증폭기의 오프셋 전압을 보상하는 회로 |
US6734742B2 (en) * | 2002-01-30 | 2004-05-11 | Stmicroelectronics, Inc. | Voltage controlled oscillator capable of linear operation at very low frequencies |
US7075132B1 (en) * | 2002-12-30 | 2006-07-11 | Lovoltech, Inc. | Programmable junction field effect transistor and method for programming the same |
JP4025657B2 (ja) * | 2003-02-12 | 2007-12-26 | 日本電気株式会社 | 表示装置の駆動回路 |
JP4114508B2 (ja) | 2003-03-03 | 2008-07-09 | 沖電気工業株式会社 | オフセット電圧補正装置およびオフセット電圧補正方法 |
US6806756B1 (en) * | 2003-06-16 | 2004-10-19 | Delphi Technologies, Inc. | Analog signal conditioning circuit having feedback offset cancellation |
JP4277599B2 (ja) | 2003-07-14 | 2009-06-10 | ヤマハ株式会社 | オフセット補正方法、オフセット補正回路及び電子ボリューム |
US7773332B2 (en) * | 2003-11-21 | 2010-08-10 | Agere Systems Inc. | Long hold time sample and hold circuits |
US8111094B2 (en) * | 2003-11-21 | 2012-02-07 | Lsi Corporation | Analog multiplexer circuits and methods |
KR100548132B1 (ko) * | 2004-07-02 | 2006-02-02 | 삼성전자주식회사 | 멀티밴드-호핑 통신시스템에서 수신기의 dc 오프셋보정장치 및 방법 |
JP4666464B2 (ja) * | 2005-01-31 | 2011-04-06 | ローム株式会社 | 差動入力回路、受信回路、送受信装置 |
JP4592470B2 (ja) * | 2005-03-30 | 2010-12-01 | 富士通セミコンダクター株式会社 | 増幅回路及び増幅回路の制御方法 |
JP2006322711A (ja) * | 2005-05-17 | 2006-11-30 | Fuji Electric Device Technology Co Ltd | 電圧検出回路および電流検出回路 |
CN100433329C (zh) * | 2005-11-14 | 2008-11-12 | 旺玖科技股份有限公司 | 电容不匹配自动校正电路 |
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JP4824651B2 (ja) * | 2007-08-28 | 2011-11-30 | ルネサスエレクトロニクス株式会社 | データ通信システム、および受信回路のオフセット調整方法 |
US8197123B2 (en) * | 2007-10-29 | 2012-06-12 | Smiths Medical Asd, Inc. | Thermistor circuit calibration |
US7893772B1 (en) | 2007-12-03 | 2011-02-22 | Cypress Semiconductor Corporation | System and method of loading a programmable counter |
US7940202B1 (en) | 2008-07-31 | 2011-05-10 | Cypress Semiconductor Corporation | Clocking analog components operating in a digital system |
JP5502549B2 (ja) | 2010-03-26 | 2014-05-28 | ラピスセミコンダクタ株式会社 | 電圧出力装置 |
DE102010030628A1 (de) * | 2010-06-29 | 2011-12-29 | Robert Bosch Gmbh | Radarsensor für Kraftfahrzeuge |
US9077301B2 (en) * | 2013-05-30 | 2015-07-07 | Keithley Instruments, Inc. | Nanovolt amplifier design |
CN103605397B (zh) * | 2013-11-21 | 2016-03-30 | 无锡中感微电子股份有限公司 | 电压跟随电路 |
US9426003B2 (en) * | 2013-12-18 | 2016-08-23 | Nxp B.V. | Proximity integrated circuit card bias adjustment |
US9798338B2 (en) | 2014-08-04 | 2017-10-24 | Nxp B.V. | Digitally controllable power source |
JP6478896B2 (ja) * | 2015-10-28 | 2019-03-06 | 株式会社東芝 | 増幅回路、パイプラインadc、及び無線通信装置 |
EP3518069B1 (en) * | 2017-11-28 | 2022-01-19 | Shenzhen Goodix Technology Co., Ltd. | Voltage regulator and power supply |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4581585A (en) * | 1983-02-07 | 1986-04-08 | Tektronix, Inc. | Apparatus and method for automatically calibrating a sweep waveform generator |
US5030850A (en) * | 1990-02-26 | 1991-07-09 | The United States Of America As Represented By The Department Of Energy | Off-set stabilizer for comparator output |
DE59109002D1 (de) * | 1991-07-31 | 1998-07-09 | Micronas Intermetall Gmbh | Hallsensor mit Selbstkompensation |
JP2857949B2 (ja) * | 1991-11-01 | 1999-02-17 | 株式会社デンソー | 差動増幅器のオフセット電圧補償回路 |
US5359238A (en) * | 1992-08-04 | 1994-10-25 | Ford Motor Company | Analog to digital interface circuit with internal resistance compensation and integrity verification |
JPH09191103A (ja) * | 1996-01-09 | 1997-07-22 | Nec Corp | 電流検出手段を有する半導体装置 |
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