JPH1188071A

JPH1188071A - オフセット電圧補正回路

Info

Publication number: JPH1188071A
Application number: JP10124942A
Authority: JP
Inventors: Masumi Horie; 真清堀江; Takuya Harada; 卓哉原田
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1997-07-09
Filing date: 1998-05-07
Publication date: 1999-03-30
Anticipated expiration: 2018-05-07
Also published as: JP3514111B2; US6054887A

Abstract

(57)【要約】【課題】コンデンサを用いずに、オペアンプのオフセ
ット電圧補正を行う。【解決手段】まず、初めはＤ／Ａコンバータ２０の出
力電圧をトランジスタ１６のゲートに印加し、定電圧Ｖ
ＤＤをトランジスタ１７のゲートに印加する。そして、
制御回路１９に備えられたカウンタのカウント値に応じ
てＤ／Ａコンバータ２０が電圧を変化させて、オペアン
プ１の出力端子３と非反転入力端子４の大小をコンパレ
ータ２５で比較する。カウント値が所定の上限値に達し
てもコンパレータ２５の出力変化がなければ、スイッチ
２１〜２４を切り替えてトランジスタ１６、１７のゲー
ト電圧を入れ替える。そして、コンパレータ２５の出力
に基づいてオフセット電圧が零になった時にカウンタの
カウントをやめ、その時のカウント値をカウンタに記憶
させておく。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、オペアンプにおけ
るオフセット電圧を補正する回路に関する。

【０００２】

【従来の技術】オペアンプにおけるオフセット電圧は、
温度変動に起因する温度ドリフトや経時的変化等の要因
によって変動する。従って、オペアンプの製造段階にお
いてトリミング等の手段を用いてオフセット電圧を補正
するのみでは上記要因におけるオフセット電圧の変動を
補正することができない。このため、特開平５−１２９
８４８号公報に示すように、オペアンプの製造段階以降
オペアンプアンプを使用する際に、オフセット電圧を補
正できる回路が提案されている。

【０００３】この従来におけるオフセット電圧補正回路
は、オペアンプの入力差動部のそれぞれの負荷トランジ
スタと直列にＭＯＳトランジスタを追加すると共に、そ
れぞれにＭＯＳトランジスタを直列接続すると共に、そ
れぞれのＭＯＳトランジスタのゲート−ドレイン間にコ
ンデンサを接続し、双方のコンデンサの充電電圧を調整
することによってＭＯＳトランジスタのゲート電圧を変
えて、オペアンプにおけるオフセット電圧補正を行って
いる。

【０００４】

【発明が解決しようとする課題】しかしながら、一般に
オペアンプのチップ内に大容量のコンデンサを配置する
ことは困難であるため、この従来の方法では補正終了時
にコンデンサに充電された電荷が短時間で放電されてし
まい、一定の周期で常に補正をかける必要があった。

【０００５】本発明は上記問題に鑑みたもので、コンデ
ンサを用いずにオペアンプのオフセット電圧補正を良好
に行うことができる回路構成を提供することを目的とす
る。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、以下の技術的手段を採用する。請求項１に記載の発
明においては、制御手段（１９、３００）は、制御値を
段階的に変化させることによって出力電圧可変手段（１
６、１７、２０、２１〜２３）を制御すると共に、オペ
アンプ（１）の出力電圧が参照電圧と一致した時におけ
る制御値をディジタル的に記憶するようになっており、
この記憶した制御値に基づきオペアンプ（１）における
オフセット電圧補正が行えるようになっていることを特
徴とする。

【０００７】出力電圧が参照電圧と一致した際に制御手
段（１９）が出力する制御値が、オフセット電圧を最低
にできる時の制御値であり、この制御値をディジタル的
に記憶しておけば時間経過に関わらず制御値を保存して
おくことができる。これにより、オペアンプ（１）の作
動時の前に予め行ったオフセット電圧補正に基づいて、
オペアンプ（１）の作動時にもオフセット電圧を補正後
の最低の状態に保つことができる。

【０００８】請求項２に記載の発明においては、オペア
ンプ（８０）内の位相補償コンデンサ（１４）を開放す
るスイッチ手段（８４、８５）を設け、該オペアンプ
（８０）をコンパレータとして作動させるようにし、コ
ンパレータとして作動するオペアンプ（８０）の出力レ
ベルの変化に基づいてオペアンプ（８０）のオフセット
電圧補正を行うことを特徴としている。

【０００９】このように、オペアンプ（８０）をコンパ
レータとして作動させ、オペアンプ（８０）自身の出力
の変化に基づいて該オペアンプのオフセット電圧補正を
行うようにすれば、オペアンプ（８０）の出力電圧と所
定の参照電圧とを比較するための比較手段をなくすこと
ができる。請求項３に記載の発明においては、スイッチ
手段（８４、８５）は位相補償コンデンサ（１４）の両
端に備えられてており、該位相補償コンデンサ（１４）
の両端において電気的接続及び遮断が行えるようになっ
ていることを特徴としている。

【００１０】このように、スイッチ手段（８４、８５）
を位相補償コンデンサ（１４）の両端に備えているた
め、その両端をスイッチ手段（８４、８５）で電気的に
遮断し、位相補償コンデンサ（１４）を補正期間中開放
すれば、位相補償コンデンサ（１４）の電位を保持でき
る。これにより、補正期間終了時に位相補償コンデンサ
（１４）の両端をスイッチ手段（８４、８５）で接続
し、オペアンプ（８０）をもとのオペアンプとして作動
させる場合に、オペアンプ（８０）の内部の電位が定常
状態になるまでの安定時間を短くすることができる。

【００１１】なお、請求項４に示すように、オペアンプ
（１）の出力端子と反転入力端子を電気的に接続させ
て、コンパレータ（２５）にてオペアンプ（１）の非反
転入力端子（４）における電圧を前記参照電圧としてオ
ペアンプ（１）の出力電圧と比較するようにして、オフ
セット電圧検出を行うことができる。請求項５に記載の
発明においては、オフセット電圧補正時に、オペアンプ
（１）の非反転入力端子（４）に定電圧（Ｖｒｅｆ）を
印加されるようになっていることを特徴としている。

【００１２】このように、オフセット電圧補正時におい
て非反転入力端子（４）の電圧を定電圧（Ｖｒｅｆ）に
することによって、オフセット電圧補正時に入力電圧の
変化に基づく出力電圧の変化を防止することができる。
なお、請求項７に記載に示すように、制御手段はカウン
タ（４１、２０１）を備えており、出力電圧可変手段に
おけるＤ／Ａコンバータ（２０）はカウンタ（４１、２
０１）のカウント値に応じて発生させる電圧を段階的に
可変することによってオフセット電圧検出を行うことが
できる。

【００１３】請求項８に示す発明のように、Ｄ／Ａコン
バータ（２０）は、その出力電圧がカウント値に対して
単調に変化し、その最大値又は最小値のいづれかが定電
圧発生手段が発生する電圧に等しくなるようになってお
り、カウンタ（４１）がオフセット補正量が最大値から
最小値へと変化するようにカウントした後、第１、第２
のトランジスタ（１６、１７）に印加されるゲート電圧
を入れ替えてオフセット補正量が最小値から逆に最大値
まで変化するように逆にカウントすることにより、１つ
のＤ／Ａコンバータ（２０）の出力をもって第１、第２
のトランジスタ（１６、１７）に流れる電流量の調整を
行うことができる。

【００１４】請求項９に記載された発明においては、オ
フセット電圧検出時に、Ｄ／Ａコンバータ（２０）が第
１のカウンタ（１０１）のカウント値を採用するように
して、第１のカウンタ（１０１）にアップカウントとダ
ウンカウントを一通り行わせ、第２のカウンタ（２０
１）にはこの検出時における比較手段（２５）の出力変
化を検出させて、比較手段（２５）の出力変化が安定し
たときにおける第２のカウンタ（２０１）のカウント値
を記憶させて、オフセット電圧検出が終了した時には、
Ｄ／Ａコンバータ（２０）が第２のカウンタ（２０１）
のカウント値を採用するようにすることを特徴としてい
る。

【００１５】このように、コンパレータ（２５）の出力
の変化が安定した時におけるカウント値を第２カウンタ
（２０１）に記憶させることによって、ノイズによる影
響の少ないオフセット電圧補正回路にすることができ
る。なお、請求項１０に示すように、制御手段として、
所定のデータに基づいてＤ／Ａコンバータ（２０）へ出
力する制御値を制御するレジスタ（３００）を用いるこ
ともできる。

【００１６】請求項１１に記載の発明においては、オペ
アンプ（１）の出力端子には、スイッチ手段を介して該
オペアンプ（１）の出力電圧を保持する手段が備えられ
ており、サンプリング時には、スイッチ手段をオン状態
にしてオペアンプ（１）の出力電圧を出力し、ホールド
時にはスイッチ手段をオフ状態にして該スイッチ手段が
オフ状態にされる直前のオペアンプ（１）の出力電圧を
ホールド電圧として出力するようになっていることを特
徴としている。

【００１７】このように、サンプリング回路として用い
られるオペアンプ（１）におけるオフセット電圧補正を
行った場合には、オフセット電圧補正時において補正前
におけるオペアンプ（１）の出力電圧を保持することが
できるため、補正時における出力電圧の変動を緩和する
ことができる。

【００１８】

【発明の実施の形態】

（第１実施形態）図１に本発明のオフセット電圧補正回
路を適用した一実施形態を示す。このオフセット電圧補
正回路は、オペアンプ１におけるオフセット電圧を検出
し、補正するものである。以下、オフセット電圧補正回
路の構成をオペアンプ１と共に説明する。

【００１９】オペアンプ１は、反転入力端子２と出力端
子３が接続されたバッファアンプとして用いられてお
り、簡略化して表すと図２に示すような配線構成となっ
ている。そして、非反転入力端子４には、スイッチ５を
介して入力端子３０が接続されており、オフセット電圧
補正を行わない通常使用時においては、このスイッチ５
がオンにされていて入力電圧が入力端子３０を介してオ
ペアンプ１に入力されるようになっている。

【００２０】オペアンプ１は、ＰｃｈＭＯＳトランジス
タ１０、１２を入力トランジスタとし、ＮｃｈＭＯＳト
ランジスタ１１、１３を負荷トランジスタとする差動増
幅回路９を備えている。具体的にこのオペアンプ１の作
動を説明すると、上記差動増幅回路９は、Ｐｃｈトラン
ジスタ１０のゲート電圧と、ＰｃｈＭＯＳトランジスタ
１２のゲート電圧との差電圧に応じて負荷トランジスタ
１１、１３に流れる電流値Ｉ１、Ｉ２を変化させる。な
お、コンデンサ１４は、位相補償用（発振防止用）コン
デンサである。

【００２１】次に、このように構成されたオペアンプ１
に備えられたオフセット電圧補正回路について説明す
る。オフセット電圧補正回路は、上記オペアンプ１にお
ける差動増幅回路９の双方の負荷トランジスタ１１、１
３のそれぞれに直列接続されたトランジスタ１６、１７
を備えており、これらのトランジスタ１６、１７のゲー
ト印加電圧を変化させることによりオフセット電圧の補
正を行うようになっている。

【００２２】具体的には、オフセット電圧補正回路は、
ＣＰＵ１８ａ、ＲＯＭ１８ｂ及びこれらのブロックと他
のブロックとのデータ転送を行うためのバス１８ｃを備
えたマイクロコンピュータ１８と、このバス１８ｃに接
続された制御回路１９と、この制御回路１９の処理デー
タに応じた出力を発生するＤ／Ａコンバータ２０と、ト
ランジスタ１６、１７のゲートに印加される電圧を切り
替えるためのスイッチ２１〜２４と、非反転入力端子４
における電圧と反転入力端子２における電圧とを比較す
るコンパレータ２５を備えている。

【００２３】なお、スイッチ２１〜２４はＨブリッジ状
に接続されたＭＯＳトランジスタで構成されており、後
述するスイッチ２１〜２４の切り替え信号がローレベル
信号である時にはスイッチ２１、２４がオン、スイッチ
２２、２３がオフすることにより、Ｎｃｈトランジスタ
１６のゲートにはＤ／Ａコンバータ２０の出力電圧が印
加され、Ｎｃｈトランジスタ１７のゲートには電源電圧
ＶＤＤが印加される。

【００２４】逆に、ハイレベル信号であるときには、Ｎ
ｃｈトランジスタ１６、１７に印加される電圧が入れ替
わるようになっている。このように、スイッチ２１〜２
４の切り替えによって１つのＤ／Ａコンバータ２０でＮ
ｃｈトランジスタ１６、１７のゲート電圧を可変できる
ようになっている。また、非反転入力端子４には、スイ
ッチ２６を介して所定電圧Ｖｒｅｆが印加されるように
なっており、補正時にスイッチ５がオフ、スイッチ２６
がオンして入力端子３０に印加される電圧に代えて所定
電圧Ｖｒｅｆが非反転入力端子４に入力されるようにし
ている。つまり、オペアンプ１のオフセット電圧は入力
電圧に依存するため、補正期間中は入力電圧を一定にし
てオフセット電圧が変動するのを防止している。なお、
後述するスイッチ５、２６の切り替え信号がハイレベル
信号になるとスイッチ５がオフし、スイッチ２６がオン
するようになっている。なお、コンパレータ２５には、
オフセット電圧をキャンセルできるチョッパコンパレー
タを使用することが望ましい。

【００２５】次に、図３に制御回路の回路構成を示す。
制御回路１９は、マイクロコンピュータ１８からの補正
指令信号に基づき発生した各種信号を出力するタイミン
グ信号発生回路３１と、このタイミング信号発生回路３
１からのタイミング信号に基づきデータ処理を行ってＤ
／Ａコンバータ２０にデータを出力する論理回路部とを
備えている。

【００２６】この論理回路部には、初期化信号発生回路
３２からの初期化信号と、パワーオンリセット信号発生
回路３３からのパワーオンリセット信号と、クロック発
生回路３４からのクロック信号ＣＬＫ１、ＣＬＫ２と、
コンパレータ２５からの出力信号が入力され、論理回路
部は入力されたこれらの信号に基づいてデータ処理を行
う。

【００２７】図４に、制御回路１９等における各要素の
タイムチャートを示し、図３、図４に基づいてオフセッ
ト電圧補正回路の作動を説明する。図４において、
（ａ）は図１における入力端子３０及び出力端子３それ
ぞれの電圧、（ｂ）は初期化信号、（ｃ）はクロック信
号ＣＬＫ１、（ｄ）はクロック信号ＣＬＫ２、（ｅ）は
Ｄ／Ａコンバータ２０の入力データ（カウント値）、
（ｆ）はスイッチ２１〜２４のオン・オフ切り替え信
号、（ｇ）は補正期間中信号（ｈ）はＤ／Ａコンバータ
２０の出力電圧、（ｉ）はオペアンプ１のオフセット電
圧をそれぞれ示している。なお、トランジスタ１７のゲ
ート印加電圧をＶ１、トランジスタ１６のゲート印加電
圧をＶ２として説明する。以下、図４における各時点
に分けて作動説明を行う。

【００２８】〔図４中の時点ｔ１における作動〕ＣＰＵ
１８ａが制御回路１９に補正指令信号を出力すると、タ
イミング信号発生回路３１は各種信号を論理回路部に入
力する。この時点ｔ１は任意のタイミングとしてＲＯＭ
１８ｂに予め記憶されており、オペアンプ１の作動前の
段階にオフセット電圧補正が行えるようなタイミングに
設定されている。

【００２９】そして、初期化信号がローレベル信号にな
ると、Ｄ型フリップフロップ３９とレジスタを包含する
ｎビットのカウンタ４１（但し、ここでは３ビットのカ
ウンタとして説明する）はクリアされる。すなわち、Ｄ
型フリップフロップ３９の反転出力端子はハイレベル信
号を出力し、カウンタ４１はカウント値を「０」とす
る。

【００３０】そして、Ｄ型フリップフロップ３９の反転
出力端子の信号は、前述したスイッチ５、２６の切替え
信号として使用されているため、スイッチ５がオフし、
スイッチ２６がオンする。同時に、カウンタ４１はカウ
ント値「０」をＤ／Ａコンバータ２０に出力し、Ｄ／Ａ
コンバータ２０はこのカウント値「０」に応じた電圧と
して最低電圧Ｖｌｏｗ（例えば、２．８１２５Ｖ）を出
力する。

【００３１】なお、上記パワーオンリセット信号はオペ
アンプ１の電源立上時にカウンタ４１に入力される信号
であり、この信号がカウンタ４１に入力されるとカウン
タ４１はカウント値を上限値に設定してＤ／Ａコンバー
タ２０が定電圧ＶＤＤと同等の電圧を出力するようにな
っている。このため、最初の補正のときであればＤ／Ａ
コンバータ２０は定電圧ＶＤＤから最低電圧Ｖｌｏｗに
電圧をダウンさせる。

【００３２】また、パワーオンリセット信号はＤ型フリ
ップフロップ４４、４５にも入力され、これによりＤ型
フリップフロップ４４、４５は初期化される。また、初
期化信号によってＡＮＤ回路４３がローレベル信号を出
力すると、Ｄ型フリップフロップ４４、４５がクリアさ
れ、Ｄ型フリップフロップ４４、４５はローレベル信号
を出力する。これらＤ型フリップフロップ４４、４５の
出力信号はそれぞれカウンタ４１のアップダウン信号と
スイッチ２１〜２４のオン・オフ切り替え信号となって
いる。

【００３３】このため、カウンタ４１がアップカウント
動作の設定となると共に、スイッチ２１、２４はオン、
スイッチ２２、２３はオフにされ、Ｖ１は電源電圧ＶＤ
Ｄとなり、Ｖ２はＤ／Ａコンバータ２０が出力した電圧
である最低電圧Ｖｌｏｗとなる。従って、Ｖ１＞Ｖ２と
なって出力電圧が入力電圧よりも低くなるためコンパレ
ータ２５はローレベル信号を出力する。これによりＯＲ
回路３８を介してＤ型フリップフロップ３９は反転出力
信号としてハイレベル信号を出力するため、カウンタ４
１にはＡＮＤ回路４０を介してクロック信号ＣＬＫ１が
直接入力するようになり、カウンタ４１はクロック信号
ＣＬＫ１の立ち上がりエッジを検知するごとにアップカ
ウントしていき、カウント値をＤ／Ａコンバータ２０に
出力する。そして、Ｄ／Ａコンバータ２０はカウント値
に応じた電圧として最低電圧Ｖｌｏｗよりも高い電圧を
出力する。

【００３４】ここで、オフセット電圧制御用Ｎｃｈトラ
ンジスタ１６、１７のゲート電圧Ｖ１、Ｖ２とオフセッ
ト補正電圧との関係は図５（ａ）、（ｂ）となるように
設定されている。Ｖ１を電源電圧ＶＤＤとした場合にお
いて、Ｖ２を最低電圧Ｖｌｏｗから定電圧ＶＤＤまで変
化させたときのオペアンプ１のオフセット補正電圧は図
５（ａ）のように表される。また、Ｖ２を定電圧ＶＤＤ
とした場合において、Ｖ１を最低電圧Ｖｌｏｗから定電
圧ＶＤＤまで変化させたときのオペアンプ１のオフセッ
ト補正電圧は図５（ｂ）のように表される。

【００３５】このため、時刻ｔ１以降、クロックＣＬＫ
１の入力毎にカウンタ４１のカウント値が増大してい
き、Ｄ／Ａコンバータ２０の出力電圧が段階的に上がっ
ていくと、図５（ａ）に示す関係に従ってオフセット補
正量が段階的に変化していき、オペアンプ１の出力電圧
は段階的に上昇していく。〔図４中の時点ｔ２における作動〕オペアンプ１の出力
電圧が入力電圧を超えずにコンパレータ２５がローレベ
ル信号を出力したままであると、カウント値が所定の上
限値（カウント値「７」）に達するため、カウンタ４１
の出力信号は全てハイレベル信号になり、Ｄ／Ａコンバ
ータ２０は最大電圧ＶＤＤを発生する。そして、ＡＮＤ
回路４６がハイレベル信号を出力し、ＯＲ回路４７を介
してＤ型フリップフロップ４４にハイレベル信号が入力
される。

【００３６】このため、ＮＯＴ回路４８からの出力信号
をクロック信号としてＤ型フリップフロップ４４がハイ
レベル信号を出力し、これを受けてカウンタ４１はダウ
ンカウント動作状態に切り替わり、以後クロックが入力
されるたびに、ダウンカウントを行う。Ｄ型フリップフ
ロップ４４のハイレベル信号により、Ｄ型フリップフロ
ップ４５の出力信号がハイレベル信号になると、スイッ
チ２１、２４がオフ、スイッチ２２、２３がオンに切り
替えられ、Ｖ１はＤ／Ａコンバータ２０が出力した電圧
となり、Ｖ２は定電圧ＶＤＤとなる。このため、Ｖ１
は、カウンタ４１によるダウンカウントのカウント値に
応じた電圧となる。

【００３７】なお、カウンタ４１がダウンカウントを行
うと、カウンタ４１の出力にローレベル信号が含まれる
ため、ＡＮＤ回路４６はローレベル信号を出力する。こ
のため、ＮＯＴ回路４９によってハイレベル信号に反転
させて、ＡＮＤ回路５０を介してハイレベル信号をＯＲ
回路４７に出力することによってＤ型フリップフロップ
４４の出力がハイレベル信号になるように維持してい
る。

【００３８】〔図４中の時点ｔ３〜ｔ４における作動〕
カウンタ４１のダウンカウントによってオペアンプ１の
出力電圧がさらに上昇していき、オペアンプ１の入力電
圧を超えると、コンパレータ２５の出力がハイレベル信
号になり、ＯＲ回路３８を介してＤ型フリップフロップ
３９にハイレベル信号が入力される。このため、補正期
間中信号はローレベルになり、スイッチ２６がオフ、ス
イッチ５がオンとなり本来のバッファアンプとして作動
をし始める。また、ＡＮＤ回路４０を介してローレベル
信号がカウンタ４１のクロック信号として入力される。
これにより、カウンタ４１はダウンカウントをやめ、以
後再びオフセット補正を行うまでの間Ｄ／Ａコンバータ
２０はカウンタ４１のそのときのカウント値「４」に応
じた電圧を発生し続ける。

【００３９】このように、オフセット電圧補正後のカウ
ント値をカウンタ４１に記憶させておき、このカウント
値に応じた電圧をＤ／Ａコンバータ２０により出力させ
ることで、オペアンプ１の作動前の段階に行ったオフセ
ット電圧補正にて、オペアンプ１の作動中にもオフセッ
ト電圧補正を行うことができるため、オペアンプ１の作
動中にオフセット電圧補正をする必要がない。そして、
オペアンプ１の製造時においては補正困難であるＬＳＩ
の温度変動に起因するオフセット電圧の変動（温度ドリ
フト）についても補正が可能である。また、製造工程に
おいてオフセット電圧補正のためのトリミング等の付加
的な工程を廃止することも可能である。

【００４０】なお、オペアンプ１の補正前のオフセット
電圧の極性が逆である場合には、カウンタ４１のアップ
カウント動作期間（時刻ｔ２より前）に出力電圧が入力
電圧を超えてコンパレータ２５の出力がハイレベル信号
になり、ＯＲ回路３８を介してＤ型フリップフロップ３
９にハイレベル信号が入力される。このため、上記と同
様にカウンタ４１はカウントをやめ、Ｄ／Ａコンバータ
２０はカウンタ４１がそのときカウントしているカウン
ト値に応じた電圧を発生して、上記と同様の効果を得る
ようになっている。

【００４１】次に、図６にオペアンプ１を有する差動ア
ンプ回路５１と２つのバッファ回路５２、５３を有する
回路構成を示す。上記オフセット電圧補正は、この差動
アンプ回路５１に含まれるオペアンプとバッファ回路と
して使用しているオペアンプ５２の両方について行う。
具体的には、差動アンプ回路５１及びコンパレータ５４
は、図７に示すような回路構成となっており、図１に示
すオフセット電圧補正回路の一使用例に該当し、差動ア
ンプ５１のゲインを設定するための抵抗Ｒ１〜Ｒ４を回
路中に設けるときに、オフセット電圧補正の際に抵抗Ｒ
１〜Ｒ４による影響がないようにスイッチ５６〜６０を
設けた場合を示している。

【００４２】つまり、抵抗Ｒ１、Ｒ２と抵抗Ｒ３、Ｒ４
がＲ１＝Ｒ３及びＲ２＝Ｒ４の関係を満たし、差動アン
プ５１のゲインがＲ２／Ｒ１になるようになっている。
このため、オペアンプ１の使用時においてはスイッチ
５、５６、５８、５９をオン、スイッチ２６、５７、６
０をオフにし、オフセット電圧補正の際にはスイッチ
５、５６、５８、５９をオフ、スイッチ２６、５７、６
０をオンに切り替えて、実質的に図１（図２）の回路構
成になるようにしてオフセット電圧補正を行えるように
している。

【００４３】また、バッファ回路５３、５４のオペアン
プにおいては、両方ともオフセット電圧が発生しうる
が、バッファアンプ５２の入力電位とバッファアンプ５
３の入力電位とが等しいとき、それぞれのバッファアン
プの出力電圧差が零の状態であればよいため、コンパレ
ータ５５を用いてそれぞれの出力電圧差が零となるよう
に２つのオペアンプのうちの片側のオペアンプのオフセ
ット電圧のみを補正している。

【００４４】このように、２つのオペアンプを用いる場
合において、２つのオペアンプのオフセット電圧差のみ
が問題となるような場合には、その両方のオペアンプの
両方のオフセット電圧補正をする必要はなく、一方のオ
ペアンプのオフセット電圧補正を行うだけで十分であ
る。なお、図６に示す回路をサンプルホールド回路とす
ることもできる。

【００４５】具体的には、オペアンプ１の出力端子（Ｖ
ｏｕｔ）に抵抗を介してコンデンサをグランドとの間に
接続し、補正期間中信号によりスイッチ５９も同時に切
り替えるようにする。すなわち、補正していない期間
は、スイッチ５９をオンとしてサンプリング動作させ、
補正開始と同時にスイッチ５９をオフにして補正開始直
前の出力端子電圧をホールドする。

【００４６】このように、サンプル・ホールド機能を持
たせることによりオフセット補正期間中に出力電圧Ｖｏ
ｕｔが通常動作（非補正期間）時と大きくずれることを
防ぎ、時間的に緩やかに変化する入力信号に対しては補
正時間を十分に短くすることにより、補正による中断な
く連続的にオペアンプを使用することが可能である。ま
た、上記ではオペアンプ１の差動部の入力トランジスタ
がＰｃｈである場合を示したが、Ｎｃｈ入力トランジス
タより構成されているオペアンプについてもＶ１、Ｖ２
の可変電圧範囲等の変更により同様に適用できる。

【００４７】（第２実施形態）本実施形態においては、
制御回路以外の構成は第１実施形態と同様の構成である
ため、図８に本実施形態における制御回路１９の回路構
成図を示し、この制御回路１９についてのみ説明を行
う。なお、本実施形態のタイミング信号発生回路６１に
は、補正期間中信号を発生する補正期間中信号発生回路
が設けられているが、他の信号発生回路については第１
実施形態と同様であるため説明は省略する。

【００４８】上記第１実施形態では、コンパレータ２５
の出力信号がハイレベルになった時にカウンタ４１によ
るカウントをやめ、そのときのカウント値に応じた電圧
をＤ／Ａコンバータ２０が発生するようにしている。し
かしながら、Ｄ／Ａコンバータ２０が発生する電圧は、
上記したように階段的に設定しており、その電圧の差を
できるだけ小さくしているため、ノイズ等による影響を
受ける可能性がある。

【００４９】このため、本実施形態ではコンパレータ２
５の出力に関係なく、アップカウントとダウンカウント
を１通り行わせるカウンタ１０１を備えた第１回路１０
０と、コンパレータ２５の出力に応じてカウントを止め
るカウンタ２０１を備えた第２回路２００を設け、オフ
セット電圧補正期間中は第１回路１００によってＤ／Ａ
コンバータ２０が発生する電圧を制御し、この補正期間
中に第２回路２００によってオフセット電圧補正に適し
たＤ／Ａコンバータ２０の電圧を検出するようにしてい
る。

【００５０】これら第１回路１００と第２回路２００に
おいて、Ｄ型フリップフロップ１０３、２０３にてスイ
ッチ２１〜２４の切り替え信号を発生し、カウンタ１０
１、２０１にてＤ／Ａコンバータ２０への入力データを
発生している。そして、これらのスイッチ切替信号とＤ
／Ａコンバータ２０への入力データを選択するためにマ
ルチプレクサ７０、７１を設けており、補正期間中には
第１回路１００より出力される信号を選択させ、この期
間中に第２回路２００によってオフセット電圧補正に最
適なＤ／Ａコンバータ２０のデータとスイッチ切替信号
を検出し、補正期間終了と同時に第２回路２００からの
出力信号を選択させてオフセット電圧補正を行うように
している。

【００５１】図９に、制御回路１９等における各要素の
タイムチャートを示し、図８、図９に基づいてオフセッ
ト電圧補正回路の作動を説明する。図９において、
（ａ）は初期化信号、（ｂ）は補正期間中信号、（ｃ）
はクロック信号ＣＬＫ１、（ｄ）はクロック信号ＣＬＫ
２、（ｅ）はカウンタ１０１のカウント値、（ｆ）は第
１回路１００からのスイッチ２１〜２４のオン・オフ切
り替え信号、（ｇ）はＤ型フリップフロップ２０２の出
力信号、（ｈ）はカウンタ２０１のカウント値、（ｉ）
は第２回路２００からのスイッチ２１〜２４のオン・オ
フ切り替え信号、（ｊ）はＤ／Ａコンバータ２０の入力
データ信号、（ｋ）はオペアンプ１のオフセット電圧を
それぞれ示している。なお、トランジスタ１７のゲート
印加電圧をＶ１、トランジスタ１６のゲート印加電圧を
Ｖ２として説明する。

【００５２】以下、図９のタイムチャートに示す各時点
における作動について、第１回路１００と第２回路２０
０に分けて説明する。〔図９中の時点ｔ１における作動〕まず、補正期間中信
号としてハイレベル信号がマルチプレクサ７０、７１に
入力されると、マルチプレクサ７０、７１は第１回路１
００の信号を選択するようになる。また、補正期間中信
号によってスイッチ５、２６のオン・オフ切り替えを行
う。これにより、非反転入力端子４には一定電圧（Ｖｒ
ｅｆ）が印加され、入力端子３０の電圧によって変化し
なくなる。

【００５３】第１回路１００について初期化信号によってＤ型フリップフロップ１０２、１０
３とカウンタ１０１がクリアされる。すなわち、Ｄ型フ
リップフロップ１０２、１０３の出力端子Ｑからはロー
レベル信号を出力し、カウンタ１０１はカウント値
「０」の信号を出力する。これにより、マルチプレクサ
７０にはローレベル信号が入力され、マルチプレクサ７
１にはカウント値「０」の信号が入力される。

【００５４】第２回路２００について初期化信号によってＤ型フリップフロップ２０２、２０
３とカウンタ２０１がクリアされる。すなわち、Ｄ型フ
リップフロップ２０２の反転出力端子はハイレベル、Ｄ
型フリップフロップ２０３の出力端子Ｑはローレベルを
出力し、カウンタ２０１はカウント値を「０」とする。
これによりマルチプレクサ７０にはローレベルが入力さ
れ、マルチプレクサ７１にはカウント値「０」の信号が
入力される。

【００５５】そして、上述したようにマルチプレクサ７
０、７１は第１回路１００の信号を選択して、マルチプ
レクサ７０はスイッチ２１〜２４の切り替え信号として
ローレベル信号を出力し、マルチプレクサ２５はカウン
タのカウント値「０」の信号をＤ／Ａコンバータ２０に
出力する。これにより、スイッチ２１、２４はオン、ス
イッチ２２、２３はオフにされ、Ｄ／Ａコンバータ２０
はカウント値「０」に応じた電圧として最低電圧Ｖｌｏ
ｗを出力する。

【００５６】このため、Ｖ１は電源電圧ＶＤＤとなり、
Ｖ２はＤ／Ａコンバータ２０が出力した電圧である最低
電圧Ｖｌｏｗとなる。従って、Ｖ１＞Ｖ２となって、出
力電圧が入力電圧よりも低くなるためコンパレータ２５
はローレベル信号を出力する。〔図９中の時点ｔ１〜ｔ２における作動〕第１回路１００について補正期間中信号がハイレベル信号であるため、カウンタ
１０１にはＡＮＤ回路１０４を介してクロック信号ＣＬ
Ｋ１が直接入力される。そして、カウンタ１０１のクロ
ック信号ＣＬＫ１の立ち上がりエッジを検知するごとに
アップカウントしていき、カウンタ１０１はカウント値
に応じた信号をマルチプレクサ７１に出力する。

【００５７】第２回路２００についてコンパレータ２５の出力がローレベル信号であるため、
Ｄ型フリップフロップ２０２の反転出力及び補正期間中
信号が共にハイレベル信号であり、ＡＮＤ回路２０４を
介してクロック信号ＣＬＫ１が直接入力される。そし
て、カウンタ２０１はカウンタ１０１と同様のアップカ
ウントを行ってカウント値をマルチプレクサ７１に出力
する。

【００５８】このように出力されたカウンタ１０１とカ
ウンタ２０１から出力データのうち、カウンタ１０１の
データをマルチプレクサ７１は選択してＤ／Ａコンバー
タ２０に出力し、Ｄ／Ａコンバータ２０はその入力値に
応じた最低電圧Ｖｌｏｗよりも高い電圧を出力する。な
お、図中９の時点ｔ２になる前は、カウンタ１０１、２
０１の出力がローレベル信号を含んでいるため、ＡＮＤ
回路１０５、２０５の出力はローレベルであり、またＤ
型フリップフロップ１０２、２０３の出力がローレベル
信号であることからＡＮＤ回路１０６、２０６の出力は
ローレベル信号である。このため、ＯＲ回路１０７、２
０７の出力がローレベル信号のままであり、Ｄ型フリッ
プフロップ１０２、１０３、２０３の出力はローレベル
信号のままになる。従って、マルチプレクサ７０を介し
て出力されるスイッチ２１〜２４の切り替え信号はロー
レベル信号のままで、スイッチ２１、２４がオン、スイ
ッチ２２、２３がオフの状態を維持する。

【００５９】〔図９中の時点ｔ２における作動〕第１回路１００についてカウンタ１０１におけるカウント値が所定の上限値に達
するためカウンタ１０１は全てハイレベル信号を出力す
る。このため、ＡＮＤ回路１０５はハイレベル信号を出
力し、ＯＲ回路１０７を介してＤ型フリップフロップ１
０２にハイレベル信号が入力されるためＤ型フリップフ
ロップ１０２はクロック信号ＣＬＫ１の立ち下がりエッ
ジを検知してハイレベル信号を出力する。この信号によ
ってカウンタ１０１はダウンカウント動作状態に切り替
わる。

【００６０】また、カウンタ１０１のカウント値が所定
の上限値に達するためマルチプレクサ７１を介してＤ／
Ａコンバータ２０は電源電圧ＶＤＤと同等の電圧を発生
させる。第２回路２００について第１回路１００と同様にカウンタ２０１がハイレベル信
号を出力するため、ＡＮＤ回路２０５はハイレベル信号
を出力し、ＯＲ回路２０７を介してＤ型フリップフロッ
プ２０３にハイレベル信号が入力されるため、Ｄ型フリ
ップフロップ２０３はクロック信号ＣＬＫ１の立ち下が
りエッジを検知してハイレベル信号を出力する。この信
号によってカウンタ２０１はダウンカウント動作状態に
切り替わる。

【００６１】なお、このときにはマルチプレクサ７０は
第１回路１００における出力信号を選択しているため、
スイッチ２１〜２４の切り替えは行われない。〔図９中の時点ｔ３における作動〕図９に示すように、
時点ｔ３はコンパレータ２５の出力がハイレベル信号に
変わったことにより、Ｄ型フリップフロップ２０２の反
転出力端子がローレベルに変化した時を示している。

【００６２】第１回路１００についてコンパレータ２５の出力は第１回路１００における入力
信号にはならないため、第１回路１００はコンパレータ
２５の出力とは無関係に作動する。従って、コンパレー
タ２５の出力がハイレベル信号になっても、カウンタ１
０１はアップカウント若しくはダウンカウントを１通り
終了する迄続ける。

【００６３】第２回路２００についてコンペレータ２５がハイレベル信号を出力するため、Ｄ
型フリップフロップ２０２はローレベル信号を出力す
る。このため、ＡＮＤ回路２０４はローレベル信号を出
力し、カウンタ２０１はカウントを一旦停止し、コンパ
レータ２５の出力信号がハイレベル信号に変わったとき
におけるカウント値を保持しておく。

【００６４】〔図９中の時点ｔ４における作動〕第１回路１００についてＤ型フリップフロップ１０２がハイレベル信号を出力し
ているため、Ｄ型フリップフロップ１０３はＡＮＤ回路
１０４を介して入力されるクロック信号ＣＬＫ１の立ち
上がりエッジを検知してハイレベル信号を出力する。こ
れにより、マルチプレクサ７０を介してハイレベル信号
が出力され、スイッチ２１、２４はオフ、スイッチ２
２、２３はオンにされる。

【００６５】また、カウンタ１０１はダウンカウント状
態になっているため、ＡＮＤ回路１０４を介して入力さ
れるクロック信号によりカウント値が「７」から「６」
へと変化する。このため、Ｖ１はＤ／Ａコンバータ２０
が出力したデータ「６」に対応する電圧となり、Ｖ２は
電源電圧ＶＤＤとなる。

【００６６】第２回路２００についてＤ型フリップフロップ２０２の出力がローレベルのまま
であるため、ＡＮＤ回路２０４はローレベル信号を出力
し、カウンタ２０１はコンパレータ２５がハイレベル信
号を出力したときのカウント値を保持する。なお、ＮＯ
Ｔ回路１０９、２０９は上述したように、カウンタ２０
１がアップカウントからダウンカウントに切り替わった
後ＡＮＤ回路１０５、２０５の出力の変化によってＤ型
フリップフロップ１０２、２０３の出力を変化させない
ためのものである。

【００６７】〔図９中の時点ｔ５における作動〕図９に
示すように、時点ｔ５はコンパレータ２５の出力がロー
レベル信号に戻ったときを示している。第１回路１００について上記した時点ｔ３と同様に、第１回路１００はコンパレ
ータ２５の出力とは無関係に作動する。

【００６８】第２回路２００についてコンパレータ２５の出力がローレベル信号に戻ったた
め、Ｄ型フリップフロップ２０２の反転出力端子はハイ
レベル信号を出力する。このため、ＡＮＤ回路２０４を
介してクロック信号ＣＬＫ１がカウンタ２０１のクロッ
ク信号として直接入力され、カウンタ２０１は再びカウ
ントを始める。

【００６９】つまり、コンパレータ２５の出力が一旦ロ
ーレベルからハイレベルに立ち上がった後に再び元に戻
るような場合においては、ノイズによる影響で局所的に
反転入力端子２の電圧が非反転入力端子４における電圧
を超えたためにコンパレータ２５の出力が一時的にハイ
レベル信号に変わってしまったと考えられる。このた
め、コンパレータ２５の出力が元に戻った場合には真に
オフセット電圧が零になる電圧にカウンタ２０１のカウ
ント値を合わせるために、カウンタ２０１のカウントを
再び行うようにしている。

【００７０】この後、カウンタ２０１はコンパレータ２
５の出力レベルにより決まるＤ型フリップフロップ２０
２の出力がハイレベルの場合のみカウント動作を行う。
これにより、真にオフセット電圧が零になるような電圧
に対応するカウント値が選択される。〔図９中の時点ｔ６における作動〕第１回路１００についてカウンタ１０１のカウント値が所定の下限値（ここでは
カウント値「０」を示す）になると、補正期間中信号発
生回路６５は、補正期間中信号としてローレベル信号を
出力する。これにより、ＡＮＤ回路１０４を介してロー
レベル信号がカウンタ１０１のクロック信号として入力
されるため、カウンタ１０１はカウントをやめる。な
お、補正期間中信号発生回路６５は、カウンタ１０１が
アップカウントとダウンカウントを共に行ったときに要
する時間に応じて補正期間中信号を発生するようになっ
ている。

【００７１】第２回路２００について上記したように、補正期間中信号がローレベル信号にな
るが、カウンタ２０１はコンパレータ２５の出力に基づ
いてカウントをやめているため、この時には所定のカウ
ント値（ここではカウント値「５」を示す）を保持して
いる。また、コンパレータ２５の出力がハイレベル信号
になった時にＤ型フリップフロップ２０２はローレベル
信号を出力するため、ＡＮＤ回路２０４はローレベル信
号を出力する。これにより、Ｄ型フリップフロップ２０
３は、コンパレータ２５の出力が変わった時の出力とし
てハイレベル信号を維持する。

【００７２】そして、補正期間中信号がローレベル信号
になると、マルチプレクサ７０。７１は、第２回路２０
０の出力を選択するようになり、マルチプレクサ７０は
スイッチ切り替え信号としてハイレベル信号を出力し、
マルチプレクサ７１はカウンタ２０１に保持された所定
のカウント値を出力する。これにより、Ｄ／Ａコンバー
タ２０は、トランジスタ１６、１７のいずれかに所定の
カウント値に応じた電圧を印加し、オフセット電圧が概
ね零になる。

【００７３】このとき、コンパレータ２５の出力が安定
したときにおけるカウンタ１０１のカウント値と、実際
にカウンタ２０１が記憶しているカウント値が異なって
いる。すなわち、コンパレータ２５の出力の不安定な状
態は、オフセット電圧が零になる電圧を略中心として二
項分布的に発生するため、この中心となるオフセット電
圧により近づけたい。このため、カウンタ２０１はコン
パレータ２５の出力に基づいてカウンタ２０１にカウン
トを行わせ、コンパレータ２５が安定したときにおける
カウンタ１０１のカウント値とは独立にカウント値が設
定されるようになっている。

【００７４】このように、オフセット電圧補正時におけ
るノイズによる影響を考慮して、コンパレータ２５の出
力が変化しなくなるでカウンタ２０１におけるカウント
を続けることによって、より確実にオフセット電圧を零
に近づけることができる。（第３実施形態）本実施形態では、図１０に示すよう
に、第１、第２実施形態における制御回路１９に代え
て、補正データを記憶するためのレジスタ３００を設
け、Ｄ／Ａコンバータ２０のカウント機能、スイッチ２
１、２３、２２、２４の制御機能をＣＰＵ１８ａが予め
ＲＯＭ１８ｂに記憶されたシーケンスに従い実行するよ
うにしてもよい。この場合、Ｄ／Ａコンバータ２０及び
各アナログスイッチの制御はレジスタ３００を介して行
われる。なお、図１０のうち、レジスタ３００以外の構
成については、図１に示すオフセット電圧補正回路と同
様であるため説明は省略する。

【００７５】図１０に示すように、ＣＰＵ１８ａはＲＯ
Ｍ１８ｂに予め記憶された命令コードを順次読み出し、
これを実行するようになっている。図１１に、オペアン
プ１のオフセット電圧の補正を実行させる場合のシーケ
ンスの一例を示す。図１１において、ステップ３０５で
はスイッチ５、２２、２３をオフ、スイッチ２６、２
１、２４をオンにする。この後、内部状態が安定するま
で待機し、ステップ３１０に進む。ステップ３１０で
は、コンパレータ２５の出力レベルがローレベルである
か否かを判定する。そして、Ｙｅｓであればステップ３
１５に進み、Ｎｏであれば異常であるとしてステップ３
５５に進み、フラグを立てる等の異常処理を行ったのち
ステップ３５０に進む。なお、この異常処理のフラグが
立てられると、ＣＰＵ１８ａが異常を判定して所定の処
理を実行するようになっている。

【００７６】ステップ３１５では、Ｄ／Ａコンバータ２
０の入力データ（制御値）をインクリメントする。これ
により、Ｄ／Ａコンバータ２０は出力電圧を１段階分上
げた高い電圧とする。そして、内部状態が安定するまで
待機し、ステップ３２０に進む。ステップ３２０では、
コンパレータ２５の出力レベルがハイレベルであるか否
かを判定する。そして、Ｙｅｓであればオフセット電圧
が略零であるとしてステップ３５０に進み、Ｎｏであれ
ばステップ３２５に進む。

【００７７】ステップ３２５ではＤ／Ａコンバータ２０
の入力データが１０進法で７であるか否か、つまり入力
データの中間値になっているか否かを判定する。そし
て、Ｙｅｓであればステップ３３０に進み、Ｎｏであれ
ばステップ３１５に戻り再び上記処理を行う。ステップ
３３０では、スイッチ２１、２４をオフ、スイッチ２
２、２３をオンにする。そして、ステップ３３５に進
み、ステップ３３５ではＤ／Ａコンバータ２０の入力デ
ータ（制御値）をディクリメントする。これにより、Ｄ
／Ａコンバータ２０は出力電圧を１段階分下げた低い電
圧とする。そして、内部状態が安定するまで待機し、ス
テップ３４０に進む。

【００７８】ステップ３４０では、コンパレータ２５の
出力レベルがハイレベルであるか否かを判定する。そし
て、Ｙｅｓであればオフセット電圧が略零であるとして
ステップ３５０に進み、Ｎｏであればステップ３４５に
進む。ステップ３４５ではＤ／Ａコンバータ２０の入力
データが１０進法で１６であるか否か、つまり入力デー
タの最大値になっているか否かを判定する。そして、Ｙ
ｅｓであればステップ３５５に進んで上記異常処理を行
い、Ｎｏであればステップ３３５に戻り再び上記処理を
行う。

【００７９】そして、ステップ３５０でスイッチ５をオ
ン、スイッチ２６をオフにし、スイッチ２１〜２４はそ
のままの状態にして処理を終了する。このようなシーケ
ンスを実行することによって、レジスタ３００を用いた
オフセット電圧補正を行うことができる。（第４実施形態）上記第１〜第３実施形態ではオペアン
プ１とレファレンス電圧とを比較するためにコンパレー
タ２５、５４を用いていたが、本実施形態ではオペアン
プ８０自身をコンパレータとして使用する。

【００８０】図１に示される第１実施形態においてコン
パレータ２５の代わりにオペアンプ８０自身をコンパレ
ータとして使用した場合を図１２に示す。また、図１２
における要部回路図を図１３に示す。なお、図１３に示
すように、オペアンプ８０の回路構成は図１に示される
オペアンプ１の回路構成とほぼ同様であるため、同様の
部分については同様の符号を付し、異なる部分について
のみ説明を行う。

【００８１】図１２に示されるように、オペアンプ８０
は、反転入力端子と非反転入力端子とがスイッチ８１に
よって接続されるようになっており、出力端子と反転入
力端子とがスイッチ８２によって接続されるようになっ
ている。また、図１３に示されるように、オペアンプ８
０の位相補償コンデンサ１４の両端にはＰｃｈトランジ
スタ及びＮｃｈトランジスタよりなるアナログスイッチ
８４、８５が備えられている。そして端子８３を介して
入力される制御信号によってアナログスイッチ８４、８
５のオン、オフが行われるようになっている。なお、８
６は端子８３からの信号レベルを反転させるインバータ
である。

【００８２】オペアンプ８０を通常のオペアンプとして
使用している期間は、アナログスイッチ８４、８５は共
にオンされており、補正期間中（図４における時刻ｔ１
〜時刻ｔ４までの期間）にはオフされるようになってい
る。つまり、補正期間中には、オペアンプの周波数特性
を向上しオペアンプ８０をコンパレータとして使用する
ようになっている。

【００８３】このため、オペアンプ８０の出力に基づい
てオフセット補正を行うことができ、オペアンプ８０の
他に比較用として必要とされたコンパレータ２５（図１
参照）をなくすことができる。また、アナログスイッチ
８４、８５が位相補償コンデンサ１４の両側に備えてい
るため、アナログスイッチ８４、８５がオフしている期
間中、位相補償コンデンサ１４の電位が保持されるよう
になっている。このため、補正終了時に、アナログスイ
ッチ８４、８５をオンし、オペアンプ８０をもとのオペ
アンプとしての接続に戻した際に、オペアンプ８０の内
部の電位が定常状態になるまでの安定時間を短くするこ
とができる。

【００８４】なお、図１２はオペアンプ８０のオフセッ
ト補正の例を示しているが、オペアンプ８０をコンパレ
ータに置き換えることによりコンパレータのオフセット
補正を行うこともできる。

【図面の簡単な説明】

【図１】オフセット電圧補正回路の全体の回路構成を示
す図である。

【図２】図１におけるオペアンプ１の回路構成を簡略化
した図である。

【図３】図１における制御回路１９のロジック部を示す
図である。

【図４】オフセット電圧補正回路の各要素におけるタイ
ムチャートを示す図である。

【図５】Ｖ１、Ｖ２とトランジスタ１６、１７に流れる
電流の特性を示す図である。

【図６】図１におけるオフセット電圧補正回路の使用例
を示す図である。

【図７】図６における差動アンプ回路５１の詳細を示す
回路構成図である。

【図８】第２実施形態における制御回路１９のロジック
部を示す図である。

【図９】オフセット電圧補正回路の各要素におけるタイ
ムチャートを示す図である。

【図１０】第３実施形態におけるオフセット電圧補正回
路の全体の回路構成を示す図である。

【図１１】図１０におけるレジスト３００の処理を示す
フローチャートである。

【図１２】第３実施形態におけるオフセット電圧補正回
路の全体の回路構成を示す図である。

【図１３】図１２におけるオフセット電圧補正回路の主
要回路部を示す図である。

【符号の説明】

１…オペアンプ、２…反転入力端子、３…出力端子、４
…非反転入力端子、５…スイッチ、９…差動増幅回路、
１４…位相補償コンデンサ、１６、１７…トランジス
タ、１８ａ…ＣＰＵ、１８ｂ…ＲＯＭ、１９…制御回
路、２０…Ｄ／Ａコンバータ、２１〜２４、２６…スイ
ッチ、２５…コンパレータ、３０…入力端子、４１…カ
ウンタ、５４、５５…コンパレータ、７０、７１…マル
チプレクサ、８４、８５…アナログスイッチ、１００…
第１回路、１０１…カウンタ、２００…第２回路、２０
１…カウンタ、３００…レジスタ。

Claims

【特許請求の範囲】

【請求項１】オペアンプ（１）のオフセット電圧を変
化させるオフセット電圧可変手段（１６、１７、２０、
２１〜２３）と、前記オペアンプの出力電圧を所定の参照電圧と比較する
比較手段（２５）と、前記オフセット電圧可変手段に入力されるオフセット電
圧制御値を出力すると共に、前記比較手段の比較結果に
基づいて前記オペアンプの出力電圧と前記参照電圧とが
一致する制御値をデジタル的に記憶できる制御手段（１
９、３００）とを備え、前記制御手段は、前記オフセット電圧制御値を段階的に
変化させ前記制御値に基づき前記オペアンプのオフセッ
ト電圧を補正するようになっていることを特徴とするオ
フセット電圧補正回路。
【請求項２】オペアンプ（８０）内の位相補償コンデ
ンサ（１４）を開放し、該オペアンプをコンパレータと
して作動させるスイッチ手段（８４、８５）と、コンパレータとして作動する前記オペアンプのオフセッ
ト電圧を変化させるオフセット電圧可変手段（１６、１
７、２０、２１〜２３）と、前記オフセット電圧可変手段に入力されるオフセット電
圧制御値を出力すると共に、前記オペアンプの出力レベ
ルが変化するときの制御値をデジタル的に記憶できる制
御手段（１９、３００）とを備え、前記制御手段は、前記オフセット電圧制御値を段階的に
変化させ前記制御値に基づき前記オペアンプのオフセッ
ト電圧を補正するようになっていることを特徴とするオ
フセット電圧補正回路。
【請求項３】前記スイッチ手段は前記位相補償コンデ
ンサの両端に備えられてており、該位相補償コンデンサ
の両端において電気的接続及び遮断が行えるようになっ
ていることを特徴とする請求項２に記載のオフセット電
圧補正回路。
【請求項４】前記オペアンプの出力端子と反転入力端
子は電気的に接続されており、前記コンパレータは、前記オペアンプの非反転入力端子
における電圧を前記参照電圧として該オペアンプの出力
電圧と比較するようになていることを特徴とする請求項
１乃至３のいずれか１つに記載のオフセット電圧補正回
路。
【請求項５】前記出力電圧可変手段によって前記オペ
アンプの出力電圧を変化させる時に、前記オペアンプの
非反転入力端子（４）に定電圧（Ｖｒｅｆ）が印加され
るようになっていることを特徴とする請求項１乃至４の
いずれか１つに記載のオフセット電圧補正回路。
【請求項６】前記オフセット電圧可変手段は、前記オペアンプの差動増幅回路の非反転入力端子（４）
側に挿入された第１のトランジスタ（１６）と、前記オペアンプの差動増幅回路の反転入力端子（２）側
に挿入された第２のトランジスタ（１７）と、前記制御手段が出力する制御値に応じた電圧を発生させ
るＤ／Ａコンバータ（２０）と、定電圧を発生させる定電圧発生手段とを備えており、前記Ｄ／Ａコンバータが発生する電圧を前記第１、第２
のトランジスタ（１６、１７）のいずれか一方のトラン
ジスタのゲート電圧とし、前記定電圧発生手段が発生す
る電圧を前記第１、第２のトランジスタの他方のゲート
電圧として、両トランジスタのオン抵抗の差によってオ
フセット電圧を変化させることを特徴とする請求項１乃
至５のいずれか１つに記載のオフセット電圧補正回路。
【請求項７】前記制御手段は、カウンタ（４１、２０
１）を備えると共に、このカウンタのカウント値を制御
値として出力するようになっており、前記Ｄ／Ａコンバータは前記カウント値に応じて発生さ
せる電圧を段階的に変えていることを特徴とする請求項
６に記載のオフセット電圧補正回路。
【請求項８】前記Ｄ／Ａコンバータは、その出力電圧
が前記カウント値に対して単調に変化し、その最大値又
は最小値のいずれかが前記定電圧発生手段が発生する電
圧に等しくなるようになっており、前記カウンタ（４
１）をオフセット補正量が最大値から最小値へと変化す
るようにカウントした後、前記第１、第２のトランジス
タに印加されるゲート電圧を入れ替えてオフセット補正
量が最小値から逆に最大値まで変化するように逆にカウ
ントすることを特徴とする請求項７に記載のオフセット
電圧補正回路。
【請求項９】前記制御手段は、前記制御値に相応した
カウント値をカウントする第１、第２のカウンタ（１０
１、２０１）を有しており、前記Ｄ／Ａコンバータは、前記第１、第２のカウンタの
いずれか一方のカウント値を選択してカウント値に応じ
た電圧を発生するようになっており、オフセット電圧検出時には、前記Ｄ／Ａコンバータが前
記第１のカウンタ（１０１）のカウント値を採用するよ
うにすると共に、該第１のカウンタのアップカウントに
よってカウント値が上限値に達したら、前記第１、第２
のトランジスタの駆動電圧として前記Ｄ／Ａコンバータ
が発生する電圧と前記定電圧発生手段が発生する電圧と
を入れ替えて、該第１のカウンタをカウント値が下限値
に達するまでダウンカウントするようにし、この前記第
１のカウンタのアップカウントとダウンカウントの際
に、前記比較手段の出力に基づいて前記第２のカウンタ
（２０１）にカウントを行わせ、前記比較手段の出力が
安定したときにおける前記第２のカウンタのカウント値
を第２カウンタに記憶させておき、オフセット電圧補正が終了した時には、前記Ｄ／Ａコン
バータが第２のカウンタのカウント値を採用するように
して、該Ｄ／Ａコンバータが前記第２のカウンタが記憶
したカウント値に応じた電圧を発生するようにしている
ことを特徴とする請求項６に記載のオフセット電圧補正
回路。
【請求項１０】前記制御手段は、所定のデータに基づ
いて前記Ｄ／Ａコンバータへ出力する制御値を制御する
レジスタ（３００）であることを特徴とする請求項６に
記載のオフセット電圧補正回路。
【請求項１１】前記オペアンプの出力端子（３）に
は、スイッチ手段を介して該オペアンプの出力電圧を保
持する手段が備えられており、サンプリング時には、前記スイッチ手段をオン状態にし
て前記オペアンプの出力電圧を出力し、ホールド時には
前記スイッチ手段をオフ状態にして該スイッチ手段がオ
フ状態にされる直前の前記オペアンプの出力電圧を出力
するようになっていることを特徴とする請求項１乃至１
０のいずれか１つに記載のオフセット電圧補正回路。