JPH05175803A - 電圧比較回路、及びアナログ・ディジタル変換器 - Google Patents

Abstract

(57)【要約】 【目的】 低電圧、低消費電力で、かつ高速、高精度の
電圧比較動作が可能な電圧比較回路を提供することにあ
る。 【構成】 入力電圧を差動増幅して出力端子に相補的な
信号を出力すると共に前記出力端子を選択的に短絡可能
な第１スイッチ回路を有する差動増幅回路４と、差動増
幅回路の夫々の出力端子に入力端子が結合されたクロッ
クドインバータ５，６と、前記クロックドインバータの
出力を選択的に短絡させる第２スイッチ回路Ｍ８と、前
記夫々のクロックドインバータから出力される相補信号
を保持するラッチ回路９，１０と、を含めて電圧比較回
路を構成する。第１スイッチ回路をオフ状態にした後の
所定タイミングを以って前記クロックドインバータ５，
６を活性化して前記ラッチ回路９，１０にデータラッチ
動作をさせ、前記データラッチ動作期間においては第２
スイッチ回路Ｍ８をオフ状態に制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、二つのアナログ電圧レ
ベルの大小を比較して、その結果に対応した論理レベル
を出力する電圧比較回路に関し、さらには、高精度、か
つ低消費電力の各種アナログ・ディジタル（以下単にＡ
／Ｄとも記す）変換器をＭＯＳ半導体集積回路内に実現
するのに好適な電圧比較回路に関し、例えばオーバーサ
ンプリング型のＡ／Ｄ変換器に適用して有効な技術に関
するものである。

【０００２】

【従来の技術】従来のＭＯＳ半導体集積回路を用いた電
圧比較回路は、例えば、アイ・イー・イー・イー、ジャ
ーナル・オブ・ソリッド・ステート・サーキッツ、エス
・シー１４（１９７９年１２月）第９６５頁（ＩＥＥＥ
ＪＯＵＲＮＡＬＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩ
ＲＣＵＩＴＳ，ＳＣ−１４（ＤＥＣ．１９７９）Ｐ．９
６５）等に説明されているように、位相補償回路を有し
ない多段接続構成のいわゆる演算増幅回路が用いられて
いた。この場合の多段接続構成は、大電圧利得の実現、
すなわち、ＭＯＳトランジスタの相互コンダクタンスが
比較的小さいという性質を補って、所望の最少比較電圧
レベルを確保するための必然的方法であるが、回路が複
雑かつ大規模となり、また、高速動作させようとする場
合には、各段のバイアス電流を大きくする必要もあっ
て、集積化したときの占有面積及び消費電力が大きくな
る。

【０００３】そこで、発明者等は本出願に先立って出願
した特願昭５８−１７７９９０号において、２入力アナ
ログ信号の差電圧を増幅する差動増幅回路として、二つ
の負荷トランジスタが互いに交差接続され、かつその間
に外部制御信号によってオン／オフされるトランジスタ
を接続した構成の電圧比較回路を提案し、上記制御信号
によって、比較時には大電圧利得が選られる正帰還増幅
動作とし、リセット時には正帰還増幅を抑制する動作と
することにより、大幅な占有面積の削減と低消費電力化
を実現した。

【０００４】

【発明が解決しようとする課題】ところで、パーソナル
コンピュータ、自動車電話機、医療機器に代表されるよ
うに、近年、各種電子機器の小型軽量化、携帯化に伴っ
て、半導体集積回路を小型低電圧の電池で動作させる要
求が高まってきた。そこで、この要求に呼応して、上記
差動増幅回路のバイアス電流をさらに減少させて、一層
の低消費電力化を図ろうとした場合、動作速度の遅延が
指数級数的に増加すること、また、条件によっては比較
結果に誤りを生じるおそれのあることが発明者らの検討
によって明らかになった。

【０００５】本発明の目的は、低電圧、低消費電力で、
かつ高速、高精度の電圧比較動作が可能な電圧比較回路
を提供することにある。本発明の別の目的は、低電圧、
低消費電力で、かつ高速、高精度の各種Ａ／Ｄ変換器を
ＭＯＳ半導体集積回路内に実現するのに好適な電圧比較
回路を提供することにある。本発明の更に別の目的は、
そのような電圧比較回路を用いたＡ／Ｄ変換器を提供す
ることにある。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】すなわち、２個の入力端子に与えられる電
圧を差動増幅して２個の出力端子に相補的な信号を出力
すると共に前記２個の出力端子を選択的に短絡可能な第
１スイッチ回路を有する差動増幅回路と、差動増幅回路
の夫々の出力端子に入力端子が結合されたクロックドイ
ンバータと、前記クロックドインバータの出力を選択的
に短絡させる第２スイッチ回路と、前記夫々のクロック
ドインバータから出力される相補的な信号を個別的に保
持するためのラッチ回路と、を含めて電圧比較回路を構
成する。前記第２スイッチ回路は相補型ＭＯＳトランス
ファゲートによって構成することができる。第１スイッ
チ回路と第２スイッチ回路に対しては、第１スイッチ回
路をオフ状態にした後の所定タイミングを以って前記ク
ロックドインバータを活性化して前記ラッチ回路にデー
タラッチ動作をさせると共に、少なくとも前記データラ
ッチ動作の期間中においては前記第２スイッチ回路をオ
フ状態に制御するタイミング発生回路を更に設ける。

【０００９】前記電圧比較回路を適用した電流積分型の
Ａ／Ｄ変換器は、入力電圧信号を該電圧振幅に応じた電
流信号に変換する電圧／電流変換回路と、出力電流値が
ディジタル信号によって制御される局部ディジタル・ア
ナログ（以下単にＤ／Ａとも記す）変換回路との各出力
電流の差分を、一端が直流電位点に接続されたアナログ
回路で積分し、その積分によって得られる電圧を上記電
圧比較回路で所定のしきい値電位と比較し、その比較結
果に基づいて、ディジタル回路が前記ディジタル信号を
形成すると共に、Ａ／Ｄ変換結果を出力するようにし
て、Ａ／Ｄ変換器を構成する。

【００１０】

【作用】上記した手段によれば、第１スイッチ回路によ
るリセット機能を有する差動増幅回路のリセット動作時
にはその出力レベルが中間レベルになるが、差動増幅回
路の出力を増幅する回路をクロックドインバータによっ
て構成することは、差動増幅回路の判定動作時以外は該
クロックドインバータを高インピーダンス状態に制御す
ることにより、差動増幅回路の出力を増幅する回路によ
る無駄な電力消費量を少なくするように作用する。

【００１１】差動増幅回路の第１スイッチ回路をＣＭＯ
Ｓトランスファゲートにより構成することは、該スイッ
チ回路を制御する信号の変化による該信号のフィールド
スルーを小さく抑えるように作用する。すなわち制御信
号のレベル変化がＭＯＳトランジスタのゲート・ドレイ
ン若しくはゲート・ソース間の寄生容量を通じてドレイ
ンやソース電位を不所望に変動させる作用を、相互に導
電型の異なるＭＯＳトランジスタの動作によって互いに
相殺する。このことが、差動増幅回路の判定速度を一層
向上させる。

【００１２】差動増幅回路の出力に結合されて選択的に
高インピーダンスに制御される前記クロックドインバー
タの出力側信号線は、差動増幅回路による判定前に第２
スイッチ回路によって選択的に短絡され中間レベルにさ
れるから、差動増幅回路による前回の判定結果とは逆の
判定結果が確定するまでの時間短縮、並びに前の判定結
果の影響による誤判定の防止を実現する。

【００１３】前記差動増幅回路による判定結果をラッチ
回路に取り込むタイミングを、差動増幅回路の動作開始
に対して、その判定結果が確定すると予想される所定タ
イミングだけ遅延させることは、ラッチ回路を構成する
ＣＭＯＳインバータやＣＭＯＳクロックドインバータに
おける過渡応答電流を減らして、低消費電力に寄与す
る。

【００１４】差動増幅回路の相補出力信号経路にクロッ
クドインバータとラッチ回路を同じ様に配置すること
は、該信号経路の回路的な対称性を保ち、判定結果とし
て実際に採用される判定出力が、相補出力レベルの何れ
か一方とされる場合にも、双方の信号経路の回路を動作
させることによって、電圧比較回路の動作が安定化して
誤判定のおそれを極力回避する。

【００１５】前記電流積分型のＡ／Ｄ変換器によれば、
電流に変換された入力信号と局部Ｄ／Ａ変換回路で生成
された帰還電流信号との差分電流を、一端が接地された
キャパシタなどのアナログ積分回路を用いて例えばサン
プリング期間中のみ積分する。非サンプリング期間にお
いては、積分回路への電流の流入出はないためホールド
状態とされる。このホールド直前またはホールド期間中
のアナログ積分回路の電圧を、電圧比較回路を含む量子
化回路で１ビットまたは複数ビットのディジタル信号に
変換することによって、オーバーサンプリング型Ａ／Ｄ
変換器として動作される。アナログ積分回路は電力消費
量の比較的大きな演算増幅回路を利用しないから、前記
電圧比較回路それ自体の低消費電力と相まって一層の低
消費電力を達成する。さらに、直流電位点に結合された
受動素子で構成されるアナログ積分回路は、論理回路か
らのディジタル雑音混入を原理的に最も受けやすい仮想
接地型ではなく、接地型とされ、このことが、電源電圧
の変動やディジタル雑音に対して動作特性の安定なＡ／
Ｄ変換器の実現に寄与する。

【００１６】

【実施例】図１には本発明の一実施例に係る電圧比較回
路が示される。同図に示される電圧比較回路は、特に制
限されないが、公知のＣＭＯＳ（相補型ＭＯＳ）集積回
路製造技術によって、１個の単結晶シリコンのような半
導体基板に形成される。

【００１７】図１に示される電圧比較回路１は、２個の
入力端子に与えられる電圧Ｖｉｎ，Ｖｉｂを差動増幅し
て２個の出力端子２，３に相補的な信号を出力する差動
増幅回路４と、この差動増幅回路４の夫々の出力端子に
入力端子が結合されたクロックドインバータ５，６と、
前記クロックドインバータ５，６の出力を選択的に短絡
させるスイッチ回路としてのＮチャンネル型ＭＯＳトラ
ンジスタＭ８と、前記クロックドインバータ５，６から
出力される相補的な信号を個別的に保持するためのラッ
チ回路９，１０と、タイミング発生回路１１とを備えて
構成される。クロックドインバータは、特に制限されな
いが、ＣＭＯＳインバータに対して、そのＰチャンネル
型ＭＯＳトランジスタのソース側にドレインを結合した
制御用Ｐチャンネル型ＭＯＳトランジスタと、そのＮチ
ャンネル型ＭＯＳトランジスタのソースにドレインを結
合した制御用のＮチャンネル型ＭＯＳトランジスタとを
設けて構成することができる。前記ラッチ回路９は入力
用クロックドインバータ９Ｃにスタティックラッチを構
成する逆並列接続されたインバータ９Ａ及びクロックド
インバータ９Ｂを接続して構成され、同様に、前記ラッ
チ回路１０は入力用クロックドインバータ１０Ｃに逆並
列接続されたインバータ１０Ａ及びクロックドインバー
タ１０Ｂを接続して構成される。ラッチ回路９，１０は
制御信号ＬＣＬＫによってその動作が制御され、制御信
号ＬＣＬＫのハイレベル期間にデータを取込み、取り込
んだデータを制御信号ＬＣＬＫのローレベル期間で保持
する。前記クロックドインバータ５，６は制御信号ＬＣ
ＬＫによってその動作が制御され、そのハイレベルによ
って出力動作可能にされる。前記ＭＯＳトランジスタＭ
８は制御信号ＣＣＬＫ２の反転信号によってスイッチ制
御される。前記差動増幅回路２は制御信号ＣＣＬＫ１に
よってその出力が初期化される。前記制御信号ＬＣＬ
Ｋ，ＣＣＬＫ１，ＣＣＬＫ２はタイミング発生回路１１
が生成する。このタイミング発生回路１１は、差動増幅
回路２を動作可能にした後の所定タイミングを以って前
記クロックドインバータ５，６を活性化して前記ラッチ
回路９，１０にデータラッチ動作をさせると共に、少な
くとも前記クロックドインバータ５，６の活性化期間中
においては前記ＭＯＳトランジスタＭ８をオフ状態に制
御する。

【００１８】図２には前記差動増幅回路２の詳細な一例
が示される。同図においてＭ２，Ｍ３は、ゲートに夫々
前記電圧Ｖｉｎ，Ｖｉｂが供給されるＰチャンネル型Ｍ
ＯＳトランジスタである。電圧Ｖｉｂは比較の基準とさ
れる一定レベルの比較電圧（以下比較電圧Ｖｉｂとも記
す）であり、電圧Ｖｉｎは前記電圧Ｖｉｂと比較される
べき入力電圧（以下入力電圧Ｖｉｎとも記す）とされ
る。前記ＭＯＳトランジスタＭ２，Ｍ３の共通ソースと
回路の電源電位Ｖｄｄとの間には、バイアス電流を流す
Ｐチャンネル型ＭＯＳトランジスタＭ１が設けられる。
ＭＯＳトランジスタＭ２，Ｍ３のドレインと回路の接地
電位Ｖｓｓとの間には、前記ＭＯＳトランジスタＭ３の
ドレインをゲートに結合したＮチャンネル型ＭＯＳトラ
ンジスタＭ４と、前記ＭＯＳトランジスタＭ２のドレイ
ンをゲートに結合させたＮチャンネル型ＭＯＳトランジ
スタ５が設けられる。前記ＭＯＳトランジスタＭ２とＭ
３のドレイン間にはＮチャンネル型ＭＯＳトランジスタ
Ｍ６とＰチャンネル型ＭＯＳトランジスタＭ７で構成さ
れたＣＭＯＳトランスファゲートＧ１（以下リセットス
イッチＧ１とも記す）が配置される。

【００１９】図３には電圧比較回路１の動作タイミング
チャートの一例が示される。図３において、入力信号Ｖ
ｉｎレベルが比較電圧Ｖｉｂよりも高いか低いかは、制
御信号ＣＣＬＫ１がハイレベルに変化されたとき、すな
わち、図２に示されるリセットスイッチＧ１がオフ状態
にされた後で判定する。例えば、図３において制御信号
ＣＣＬＫ１は時刻ｔ１〜ｔ３，ｔ５〜ｔ７の期間におい
てハイレベルにされる。一定レベルに制御された比較電
圧Ｖｉｂに対して入力電圧Ｖｉｎのレベルが低くされる
と、前記ＭＯＳトランジスタＭ１に流れる定電流はＭＯ
ＳトランジスタＭ３よりＭ２の方に多く分流して流れよ
うとする。このとき、上記のリセットスイッチＧ１がオ
ンの状態であると、そのＭＯＳトランジスタＭ６，Ｍ７
のオン抵抗は比較的小さな有限の値を持つため、ＭＯＳ
トランジスタＭ３に流れる電流の一部は上記リセットス
イッチＧ１を通してＭＯＳトランジスタＭ２のドレイン
側にも流れ、結果としてＭＯＳトランジスタＭ２のドレ
イン電圧を出力電圧とする端子２の電圧はＭＯＳトラン
ジスタＭ３のドレイン電圧を出力電圧とする端子３の電
圧より若干高くなる。この状態で時刻ｔ１に制御信号Ｃ
ＣＬＫ１とＣＣＬＫ２がハイレベルに変化すると、上記
のリセットスイッチＧ１はオフ状態とされる。これによ
り、前記ＭＯＳトランジスタＭ４，Ｍ５は互いに正帰還
動作となり、ＭＯＳトランジスタＭ２のドレイン電圧を
受ける出力端子２の電圧はますます高く、逆にＭＯＳト
ランジスタＭ３のドレイン電圧を受ける出力端子３の電
圧はますます低くなる。この結果、クロックドインバー
タ５，６の出力は、それぞれロウレベル、及びハイレベ
ルとされる。次に、時刻ｔ２において、制御信号ＬＣＬ
Ｋがハイレベルにされると、上記クロックドインバータ
５，６の出力論理データがラッチ回路９，１０に取り込
まれ、それに応じた論理レベルの相補信号がラッチ回路
９，１０から出力される。時刻ｔ３に、上記制御信号Ｌ
ＣＬＫがロウレベルに変化すると、ラッチ回路９，１０
は出力データを保持する状態にされ、且つクロックドイ
ンバータ５，６は高インピーダンス状態に制御される。
特に制限されないが、このとき同時に、上記制御信号Ｃ
ＣＬＫ１もローレベルとされ、差動増幅回路１はリセッ
トスイッチＧ１を介してリセット状態に戻される。そし
て時刻ｔ４に制御信号ＣＣＬＫ２がローレベルに反転さ
れてＭＯＳトランジスタＭ８がオン状態にされることに
より、クロックドインバータ５，６の出力側は電圧（Ｖ
ｄｄ−Ｖｓｓ）の中間レベルに強制される。以上の動作
が繰返されることにより、入力信号Ｖｉｎが比較電圧Ｖ
ｉｂより高いか低いかの判定が行われ、その判定結果が
論理レベルで逐次出力される。

【００２０】上記電圧比較回路１によれば以下の作用効
果がある。

【００２１】（１）差動増幅回路１のリセットスイッチ
Ｇ１はＣＭＯＳトランスファゲートにより構成されるか
ら、制御信号ＣＣＬＫ１のフィールドスルーを小さく抑
えることができる。すなわち制御信号ＣＣＬＫ１のレベ
ル変化がＭＯＳトランジスタのゲート・ドレイン若しく
はゲート・ソース間の寄生容量を通じてドレインやソー
ス電位を不所望に変動させる作用を、相互に導電型の異
なるＭＯＳトランジスタＭ６，Ｍ７の動作によって互い
に相殺させることができる。これにより、制御信号ＣＣ
ＬＫ１のレベル変化に同期して開始される正帰還動作開
始時におけるＭＯＳトランジスタＭ２，Ｍ３のドレイン
電圧の変動を小さくすることができ、ＭＯＳトランジス
タＭ２，Ｍ３のドレインを単に短絡させてあらかじめ中
間レベルにリセットする構成に比べて差動増幅回路の判
定速度を更に向上させることができる。

【００２２】（２）差動増幅回路１のリセット動作時に
はその出力レベルが中間レベルになるが、差動増幅回路
１の出力を増幅する回路はクロックドインバータ５，６
によって構成され、該クロックドインバータ５，６は差
動増幅回路１の判定動作時以外は高インピーダンス状態
に制御されるから、差動増幅回路１の出力を増幅する回
路による無駄な電力消費量を少なくすることができる。

【００２３】（３）高インピーダンスに制御されるクロ
ックドインバータ５，６の出力側信号線はＭＯＳトラン
ジスタＭ８によって短絡されて中間レベルにされるか
ら、差動増幅回路による前回の判定結果とは逆の判定結
果が確定するまでの時間短縮、並びに前の判定結果の影
響による誤判定の防止を実現することができる。

【００２４】（４）差動増幅回路１による判定結果をラ
ッチ回路９，１０に取り込むタイミングは、差動増幅回
路１の動作開始に対して、その判定結果が確定すると予
想される所定タイミングだけ遅延される。図３に示され
るように制御信号ＣＣＬＫ１，ＣＣＬＫ２がハイレベル
にされた後に制御信号ＬＣＬＫがハイレベルに変化され
る。これにより、ＣＭＯＳインバータやＣＭＯＳクロッ
クドインバータにおける過渡応答時の過渡電流が減り、
低消費電力化に寄与する。

【００２５】（５）差動増幅回路１から相補出力を取り
だし、双方の出力にはクロックドインバータとラッチ回
路が同じ様に配置されているから、信号経路の対称性が
保たれ、動作が安定化して誤判定のおそれを極力回避す
ることができる。なお、判定結果として実際に採用され
る判定出力は、通常相補出力レベルの何れか一方とされ
ると予想されるが、双方を利用することを妨げるもので
はない。

【００２６】図４には上記実施例で説明した電圧比較回
路１を適用したオーバーサンプリング型のＡ／Ｄ変換器
の一実施例が示される。同図に示されるＡ／Ｄ変換器に
おいて、電圧／電流変換回路２１は、アナログ入力電圧
信号ＶＩＮを比例的に電流信号Ｉｉｎに変換する。電流
出力形局部Ｄ／Ａ変換回路２２は、ディジタル積分回路
２５の出力値に対応した電流信号Ｉｑを出力する。すな
わち、１サンプル前までの入力信号のＡ／Ｄ変換結果に
対応した帰還電流信号Ｉｑを出力する。これら２つの差
分電流Ｉｄ（＝Ｉｉｎ−Ｉｑ）は、例えばサンプリング
スイッチ２７を通してアナログ積分回路２３に流れ、サ
ンプリングスイッチ２７が閉じている間のみ積分され
る。同図においてアナログ積分回路２３は一端が交流的
に接地されたキャパシタとして代表的に図示されている
が、Ａ／Ｄ変換形式に応じて抵抗素子、又はキャパシタ
と抵抗素子の直列回路などに変更可能である。アナログ
積分回路２３の電圧Ｖｃは、前記電圧比較回路１を有す
る量子化回路２４で１ビットまたは複数ビットのディジ
タル信号に変換される。電圧比較回路１の入力インピー
ダンスは、上記実施例で説明したとおり、メタル・オキ
サイド・シリコン（ＭＯＳ）型あるいは接合型（ジャン
クション）電界効果トランジスタ技術を用いることによ
り、必要充分に高い値を得ることができる。したがっ
て、各サンプリング期間において、差分電流Ｉｄ（＝Ｉ
ｉｎ−Ｉｑ）は全てアナログ積分回路２３に流れて積分
される。非サンプリング期間においては、両電流信号Ｉ
ｉｎ、Ｉｑ共にサンプリングスイッチ２７などでカット
オフ状態とすることにより、両電流信号の差分点はハイ
インピーダンスになり、アナログ積分回路２３はホール
ド状態となる。このホールド直前、又はホールド中のア
ナログ積分回路２３の電圧Ｖｃが電圧比較回路１で比較
されて、ディジタル信号に変換される。このディジタル
信号は、ディジタル積分回路２５を介して出力されてＡ
／Ｄ変換結果とされる。前記差分電流Ｉｄは前記サンプ
リングスイッチ２７が閉じているときにアナログ積分回
路２３に積分され、同スイッチ２７が開いている期間は
その積分電圧に対するディジタル積分演算を行うための
期間とされ、量子化回路２４によって行われる電圧比較
結果は、次の動作サイクルのサンプリング期間の最初か
ら局部Ｄ／Ａ変換回路２２の出力に反映されることにな
る。この実施例のアナログ積分回路２３はキャパシタ等
の受動素子によって構成されており、トランジスタ等の
能動素子は用いられていない。また演算増幅器を用いず
にアナログ積分回路２３が構成されている。

【００２７】前記電流積分型のＡ／Ｄ変換器によれば、
電流に変換された入力信号Ｉｉｎと局部Ｄ／Ａ変換回路
２２で生成された帰還電流信号Ｉｑとの差分電流を、一
端が接地されたキャパシタなどのアナログ積分回路２３
を用いて例えばサンプリング期間中のみ積分する。非サ
ンプリング期間においては、積分回路２３への電流の流
入出はないためホールド状態とされる。このホールド直
前またはホールド期間中のアナログ積分回路２３の電圧
を、電圧比較回路１を含む量子化回路２４で１ビットま
たは複数ビットのディジタル信号に変換することによっ
て、オーバーサンプリング型Ａ／Ｄ変換器として動作さ
れる。アナログ積分回路２３は電力消費量の比較的大き
な演算増幅回路を利用しないから、この点においても低
消費電力を達成する。さらに各種のＡ／Ｄ変換器の実現
に本質的に不可欠な電圧比較回路に、本実施例に係る電
圧比較回路１を用いることにより、従来にまして低消費
電力で、かつ高速、高精度のＡ／Ｄ変換器を実現するこ
とができる。その上、直流電位点に結合された受動素子
で構成されるアナログ積分回路２３は、論理回路からの
ディジタル雑音混入を原理的に最も受けやすい仮想接地
型ではなく、接地型とされ、これにより、電源電圧の変
動やディジタル雑音に対して動作特性の安定なＡ／Ｄ変
換器を実現することができる。

【００２８】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００２９】例えば、上記実施例では、Ａ／Ｄ変換器に
サンプリングスイッチを特別に設けたが、本発明はそれ
に限定されるものではなく、量子化回路に含まれる電圧
比較回路の判定タイミングをサンプリングタイミングに
同期化してもよい。また、オーバサンプリングＡ／Ｄ変
換器は、ΔＭ（デルター・エム）型、ΔΣ（デルター・
シグマ）型、補間型の各種オーバーサンプリング型Ａ／
Ｄ変換器として構成することができる。ΔＭ型はアナロ
グ積分回路を使用せずにディジタル積分回路だけで積分
回路が構成される。ΔΣ型はディジタル積分回路を使用
せずにアナログ積分回路だけで積分回路が構成される。
補間型はアナログ積分回路とディジタル積分回路の双方
を用いる形式である。

【００３０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるオーバ
ーサンプリング型Ａ／Ｄ変換器に適用した場合について
説明したが、本発明はそれに限定されるものではなく、
例えば電圧比較回路は各種半導体メモリ回路の高速、低
消費電力型センスアンプとして適用することも可能であ
る。

【００３１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３２】すなわち、リセット機能付の差動増幅回路
の出力にクロックドインバータを結合して、該クロック
ドインバータには差動増幅回路による判定タイミングに
同期して動作電流を流すことにより、低消費電力を達成
することができるという効果がある。差動増幅回路によ
る判定結果を保持するラッチ回路の動作タイミングを、
その前段の出力が確定するタイミング又は確定すると予
想されるタイミングに同期させることにより、ラッチ回
路に含まれる相補型ＭＯＳ回路などの過渡電流を減らす
ことができるという効果がある。

【００３３】また、差動増幅回路の出力に結合されて選
択的に高インピーダンスに制御される前記クロックドイ
ンバータの出力側信号線は、差動増幅回路による判定前
に選択的に短絡され中間レベルにされるから、差動増幅
回路による前回の判定結果とは逆の判定結果が確定する
までの時間短縮、並びに前の判定結果の影響による誤判
定の防止を実現することができる。

【００３４】差動増幅回路の相補出力信号経路にクロッ
クドインバータとラッチ回路を同じ様に配置して、該信
号経路の回路的な対称性を保つことにより、判定結果と
して実際に採用される判定出力が、相補出力レベルの何
れか一方とされる場合にも、双方の信号経路の回路を動
作させて、電圧比較回路の動作を安定化させることがで
き、以って誤判定のおそれを極力回避することができる
という効果がある。

【００３５】差動増幅回路のリセット用スイッチ回路を
相補型ＭＯＳトランスファゲートにして、その制御信号
の変化による差動出力の不所望名電位変動を小さくして
判定動作速度を向上させることができるという効果があ
る。

【００３６】上記効果により、従来に比べて低消費電力
で、高速かつ高精度の電圧比較回路を実現できる。

【００３７】各種のＡ／Ｄ変換器の実現に本質的に不可
欠な電圧比較回路に、本発明の電圧比較回路を用いるこ
とにより、従来にまして低消費電力で、かつ高速、高精
度の各種Ａ／Ｄ変換器を実現することができるという効
果がある。特に、電流積分型のオーバーサンプリングＡ
／Ｄ変換器に適用する場合には、それに含まれるアナロ
グ積分回路には電力消費量の比較的大きな演算増幅回路
を利用しないことにより、前記電圧比較回路それ自体の
低消費電力と相まって一層の低消費電力を達成する。さ
らに、直流電位点に結合された受動素子で構成されるア
ナログ積分回路は、論理回路からのディジタル雑音混入
を原理的に最も受けやすい仮想接地型ではなく、接地型
とされ、このことが、電源電圧の変動やディジタル雑音
に対して動作特性の安定なＡ／Ｄ変換器の実現に寄与す
る。

【図面の簡単な説明】

【図１】本発明の一実施例に係る電圧比較回路の論理図
である。

【図２】電圧比較回路に含まれる差動増幅回路の一例回
路図である。

【図３】電圧比較回路の一例動作タイミングチャートで
ある。

【図４】電圧比較回路を適用したオーバーサンプリング
型Ａ／Ｄ変換回路の一例ブロック図である。

【符号の説明】

１ 電圧比較回路 ４ 差動増幅回路 Ｖｉｎ 入力電圧 Ｖｉｂ 比較電圧 ５，６ クロックドインバータ ９，１０ ラッチ回路 １１ タイミング発生回路 Ｍ８ Ｎチャンネル型ＭＯＳトランジスタ（スイッチ回
路） Ｍ２，Ｍ３ Ｐチャンネル型ＭＯＳトランジスタ（入力
トランジスタ） Ｍ４，Ｍ５ Ｎチャンネル型ＭＯＳトランジスタ（差動
増幅トランジスタ） Ｇ１ 相補型ＭＯＳトランスファゲート ２１ 電圧／電流変換回路 ２２ 局部Ｄ／Ａ変換回路 ２３ アナログ積分回路 ２５ ディジタル積分回路 ２７ サンプリングスイッチ

フロントページの続き (72)発明者 山木戸 一夫 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 ２個の入力端子に与えられる電圧を差動
   増幅して２個の出力端子に相補的な信号を出力すると共
   に前記２個の出力端子を選択的に短絡可能な第１スイッ
   チ回路を有する差動増幅回路と、差動増幅回路の夫々の
   出力端子に入力端子が結合されたクロックドインバータ
   と、前記クロックドインバータの出力を選択的に短絡さ
   せる第２スイッチ回路と、前記夫々のクロックドインバ
   ータから出力される相補的な信号を個別的に保持するた
   めのラッチ回路と、を含んで成るものであることを特徴
   とする電圧比較回路。
2. 【請求項２】 前記第１スイッチ回路をオフ状態にした
   後の所定タイミングを以って前記クロックドインバータ
   を活性化して前記ラッチ回路にデータラッチ動作をさせ
   ると共に、少なくとも前記データラッチ動作期間中にお
   いては前記第２スイッチ回路をオフ状態に制御するタイ
   ミング発生回路を更に含んで成るものであることを特徴
   とする請求項１記載の電圧比較回路。
3. 【請求項３】 前記第１スイッチ回路は、相補型ＭＯＳ
   トランスファゲートである請求項２記載の電圧比較回
   路。
4. 【請求項４】 第１導電型のＭＯＳトランジスタにより
   構成される２個の入力トランジスタと、夫々の入力トラ
   ンジスタに直列接続されて電流経路を夫々構成すると共
   に互いに他方の電流経路にゲート電極が結合された第２
   導電型のＭＯＳトランジスタによって構成される２個の
   差動増幅トランジスタと、前記入力トランジスタと差動
   増幅トランジスタとの直列接続点を選択的に短絡するた
   めの相補型ＭＯＳトランスファゲートと、前記夫々の直
   列接続点に入力が結合された２個のインバータと、前記
   夫々のインバータの出力に接続されたラッチ回路と、を
   含んで成るものであることを特徴とする電圧比較回路。
5. 【請求項５】 前記インバータはクロックドインバータ
   である請求項４記載の電圧比較回路。
6. 【請求項６】 前記クロックドインバータの出力を選択
   的に短絡可能なＭＯＳスイッチ回路を更に設けて成る請
   求項５記載の電圧比較回路。
7. 【請求項７】 入力電圧信号を該電圧振幅に応じた電流
   信号に変換する電圧／電流変換回路と、 出力電流値がディジタル信号によって制御される局部デ
   ィジタル・アナログ変換回路と、 一端が上記電圧／電流変換回路と局部ディジタル・アナ
   ログ変換回路との電流出力接続点に、他端が直流電位点
   にそれぞれ接続され、前記電圧／電流変換回路の出力電
   流と局部ディジタル・アナログ変換回路の出力電流との
   差分電流が供給されるアナログ回路と、 前記電流出力接続点の電位を所定のしきい値電位と比較
   する請求項１乃至６の何れか１項記載の電圧比較回路を
   有する量子化回路と、 前記量子化回路の出力に基づいて、前記ディジタル信号
   を形成するためのディジタル回路と、 を含んで成るものであることを特徴とするアナログ・デ
   ィジタル変換器。