JPH0563578A - アナログ／デイジタル変換器 - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、電流駆動型のＡ／Ｄ変換器
においてサンプリングスイッチを不要にして、そのスイ
ッチングノイズによる特性劣化を防止することである。 【構成】 電圧／電流変換回路１と、出力電流値がディ
ジタル信号によって制御される局部Ｄ／Ａ変換回路２と
の各出力電流の差分を、一端が直流電位点に接続するア
ナログ回路で積分し、その積分によって得られる電圧を
量子化回路４で量子化し、その結果をディジタル積分回
路５で積分して帰還量補正回路６に与えると共に、Ａ／
Ｄ変換結果を出力する。帰還量補正回路６は、前記量子
化回路４の出力が局部Ｄ／Ａ変換回路２の出力に反映さ
れるまでの間（量子化出力に対するディジタル積分演算
を行う間）に前記アナログ回路３にサンプリングされる
アナログ量の誤差を相殺する補正をディジタル信号に対
して行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アナログ電圧信号を対
応するディジタル信号に変換するアナログ／ディジタル
（以下単にＡ／Ｄとも記す）変換器に、さらには半導体
集積回路で実現するのに好適なオーバサンプリング方式
のＡ／Ｄ変換器に関する。

【０００２】

【従来の技術】Ａ／Ｄ変換器の一方式として、アナログ
入力信号の周波数帯域に対し数十倍から数百倍のサンプ
リング周波数を用いるオーバサンプリング方式がある。
オーバサンプリングＡ／Ｄ変換器は、その回路構成によ
って幾つかのタイプに分類され、例えば第１の文献、ア
イ・エス・エス・シー・シー８５、ダイジェスト オブ
テクニカルペーパーズ、第８０頁から第８１頁（ＩＳＳ
ＣＣ’８５、Ｄｉｇｅｓｔ ｏｆ ｔｅｃｈｎｉｃａｌ
ｐａｐｅｒｓ、ｐｐ．８０〜８１（ＦＥＢ．１９８
５）記載のデルタ−シグマ（ΔΣ）型や、第２の文献、
アイ・エス・エス・シー・シー８６、ダイジェスト オ
ブ テクニカルペーパーズ、第１８０頁から第１８１頁
（ＩＳＳＣＣ’８６、Ｄｉｇｅｓｔ ｏｆ ｔｅｃｈｎ
ｉｃａｌｐａｐｅｒｓ、ｐｐ．１８０〜１８１（ＦＥ
Ｂ．１９８６）記載の補間型等がある。これらオーバサ
ンプリング方式は、他の非オーバサンプリング方式に比
べると、高速動作が必要な代わりに、アナログ回路の所
要素子精度が大幅に緩和できるため、半導体集積回路に
よる高精度変換特性が比較的容易に実現できる特徴があ
る。また、入力信号に含まれた高域雑音成分のサンプリ
ングによる帯域内折り返しを防ぐために、通常全てのＡ
／Ｄ変換器の前段に設けられるプレフィルタを、小型、
かつ緩い精度で実現できる特徴もある。

【０００３】しかしながら、従来のオーバサンプリング
型Ａ／Ｄ変換器の実現例の多くには、入力アナログ参照
信号と帰還アナログ参照信号との誤差電圧を積分するた
めの積分回路部に演算増幅器が用いられており、この演
算増幅器に対する高速動作の必要性から、Ａ／Ｄ変換器
を低消費電力化することには限界があった。逆に、演算
増幅器の高速度化は、例えその消費電力を増加させても
限界があるため、サンプリング周波数を高くしてより一
層の高変換精度を得ることも困難である。また、従来実
現されているオーバサンプリングＡ／Ｄ変換器には５Ｖ
又はそれ以上の電源電圧が用いられているが、近年開発
が盛んなページャ（通称ポケットベル）、コードレス電
話機、自動車電話機等の小型携帯通信端末装置にオーバ
サンプリングＡ／Ｄ変換器を適用しようとした場合に
は、小型電池での動作、すなわち低電圧電源動作が必要
となるが、この場合にも演算増幅器の高速動作の要求条
件から、所要変換精度の実現がますます困難になってい
る。

【０００４】一方、上記した問題点の解決を試みた回路
方式として、アナログ積分回路部に演算増幅器を必要と
しない回路方式が、第３の公知文献、アイ・イー・イー
・イー・ジャーナル・オブ・ソリッドステート・サーキ
ッツ・エスシー２１（１９８６年１２月）、第１００３
頁から１０１０頁（ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦＳ
ＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＳＣ−２１
（ＤＥＣ．１９８６）ｐｐ．１００３〜１０１０）で提
案されている。これは、入力アナログ電圧信号を電圧／
電流変換回路を用いて電流信号に変換し、同時に局部Ａ
／Ｄ変換回路を１ビットの電流スイッチ回路で構成する
ことによって、入力信号と帰還信号の差分電流を、一端
が直流電位に接地されたキャパシタをアナログ積分回路
として充電積分するものであり、ΔΣ型とされる。前記
入力信号の電圧／電流変換回路においては、ある程度の
線形精度を確保するために演算増幅器が必要であるが、
この演算増幅器は目的とする入力信号の周波数帯域に対
してある程度の利得が確保されればよく、かつ、この演
算増幅器で駆動されなければならない負荷は電流源に接
続される単なるＭＯＳトランジスタのゲート電極のみで
あり、これにより、低消費電力を実現しようとしてい
る。

【０００５】

【発明が解決しようとする課題】しかしながら、上記第
３の公知文献に記載された従来回路構成においては、局
部Ａ／Ｄ変換器が１ビット構成であることなどに起因し
て、差分電流が大きくなる。これにより、電流源を構成
するトランジスタの線形特性が劣化して所望の変換特性
を実現するのが困難となる。さらに、量子化雑音を低減
させる手段として、積分キャパシタの電圧をさらに演算
増幅器を用いた第２の電圧／電流変換回路を用いて２重
に積分する回路構成が用いられている。結果として、斯
るΔΣ型のＡ／Ｄ変換器は低電圧電源動作に対する考慮
がなされていない。また、当該文献において抵抗及びキ
ャパシタ素子の製造値変動に対する問題は提起されてい
るが、具体的な解決策は示されていない。

【０００６】更に本発明者は図１２に示されるようなオ
ーバーサンプリング型のＡ／Ｄ変換器について検討し
た。同図に示されるＡ／Ｄ変換器において、電圧／電流
変換回路１１は、アナログ入力電圧信号Ｖｉｎを比例的
に電流信号Ｉｉｎに変換する。電流出力形局部Ｄ／Ａ変
換回路１２は、ディジタル積分回路１５の出力値に対応
した電流信号Ｉｑを出力する。これら２つの差分電流Ｉ
ｄ（＝Ｉｉｎ−Ｉｑ）は、サンプリングスイッチ１７を
通してアナログ積分回路１３に流れ、サンプリングスイ
ッチ１７が閉じている間のみ積分される。積分回路の電
圧Ｖｃは、電圧比較回路を有する量子化回路１４で１ビ
ットまたは複数ビットのディジタル信号に変換される。
このディジタル信号は、ディジタル積分回路１５を介し
て出力することによりＡ／Ｄ変換結果を得る。前記差分
電流Ｉｄは前記サンプリングスイッチ１７が閉じている
ときにアナログ積分回路１３に積分され、同スイッチ１
７が開いている期間はその積分電圧に対するディジタル
積分演算を行うための期間とされる。この様子は図１３
に示され、ｔintがサンプリング期間、ｔcalが演算時間
とされる。したがって、量子化回路１４によって行われ
る電圧比較結果は、次の動作サイクルのサンプリング期
間の最初から局部Ｄ／Ａ変換回路１２の出力に反映され
る。

【０００７】前記サンプリングスイッチ１７はＣＭＯＳ
トランスファゲートのようなスイッチゲートによって構
成することができる。しかしながら、当該ＭＯＳＦＥＴ
のドレイン電圧やソース電圧は電源電圧に対してフルス
イングするように変化されることは殆どなく、電源電圧
でゲートを制御する場合にはトランスファゲートのオン
抵抗が大きくなって、理想的なスイッチからはその特性
がほど遠くなり、積分電流値に誤差を生じてＳ／Ｎ特性
の劣化が顕在化する。このとき、前記サンプリングスイ
ッチを構成するＭＯＳＦＥＴのゲートを昇圧電圧で制御
することも考えられるが、その場合には当該ＭＯＳＦＥ
Ｔはもとより昇圧回路のＭＯＳＦＥＴにも高耐圧構造を
採用しなければならなくなり、半導体集積回路製造プロ
セスの複雑化やチップ面積の増大をもたらすことになっ
てしまう。

【０００８】そこで本発明者はサンプリングスイッチを
用いないようにするために、図１２の構成において１０
０％積分を行うようにした場合、即ち、サンプリングス
イッチ７を閉じたままにした場合について、計算機シミ
ュレーションを行ったところ、Ｓ／Ｎ劣化を引き起こす
ことが明らかになった。その原因は以下の通りであるこ
とを見い出した。図１３のようにサンプリングスイッチ
１７によってサンプリングを行っている場合、サンプリ
ング期間の前半の時間ｔintで積分が行われ、後半の時
間ｔcalではディジタル積分の演算が行われ、電圧比較
結果の局部Ｄ／Ａ変換回路１２への反映は、次のサンプ
リング期間の最初から行われる。これに対して、図１４
のようにアナログ積分を１００％積分にすると、動作サ
イクル全体が積分時間ｔintとなり、ディジタル積分の
演算のための時間ｔcalは、次周期に入ってしまう。こ
のため、１００％積分の場合では電圧比較結果の局部Ｄ
／Ａ変換回路１２への反映は、次のサンプリング期間の
途中からになる。この遅延分がアナログ積分での誤差と
なり、この誤差がＳ／Ｎ劣化の原因であることが明らか
になった。

【０００９】本発明の目的は、電流駆動型のＡ／Ｄ変換
器においてサンプリングスイッチを不要にして、そのス
イッチングノイズによる特性劣化を防止することであ
る。

【００１０】本発明の別の目的は、低電源電圧動作を含
む広範囲の電源電圧条件に対して、低消費電力で、かつ
素子の製造値変動に対しても安定した変換特性の実現が
可能なオーバサンプリング型Ａ／Ｄ変換器を提供するこ
とである。

【００１１】本発明の更に別の目的は、１チップのアナ
ログ・ディジタル混載大規模半導体集積回路として大規
模な論理回路と共にオンチップ化したときに、論理回路
からのディジタル雑音混入による変換特性劣化が少ない
オーバサンプリング型Ａ／Ｄ変換器を提供することにあ
る。

【００１２】本発明のその他の目的は、上記の目的を損
なうこと無く、従来以上のオーバサンプリング化による
高変換精度化、及び変換信号の広帯域化が可能なオーバ
サンプリング型Ａ／Ｄ変換器を提供することにある。

【００１３】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１５】すなわち、入力電圧信号を該電圧振幅に応
じた電流信号に変換する電圧／電流変換回路と、出力電
流値がディジタル信号によって制御される局部Ｄ／Ａ変
換回路との各出力電流の差分を、一端が直流電位点に接
続されたアナログ回路で積分し、その積分によって得ら
れる電圧を量子化回路で所定のしきい値電位と比較し、
その比較結果に基づいて、ディジタル回路が前記ディジ
タル信号を形成すると共に、Ａ／Ｄ変換結果を出力する
ようにする。このとき、前記ディジタル回路は、前記量
子化回路の出力が前記局部Ｄ／Ａ変換回路の出力に反映
されるまでの間に前記アナログ回路にサンプリングされ
るアナログ量の誤差を相殺させる補正を前記ディジタル
信号に対して行う帰還量補正手段を有する。

【００１６】前記ディジタル回路が、前記量子化回路の
出力を積分して前記帰還量補正手段に出力するディジタ
ル積分回路を含むとき、前記帰還量補正手段は、１サン
プリング周期間における出力の平均値を、当該周期にお
ける量子化回路出力を反映した前記ディジタル積分回路
の出力に等しくする、ディジタル値を出力する回路とし
て構成することができる。

【００１７】アナログ／ディジタル変換器を補間型とし
て構成するには、前記アナログ回路は、前記直流電位点
に結合する容量素子を含んで構成することができる。さ
らには前記容量素子と前記電流出力接続点との間に結合
される抵抗素子を含んで構成することができる。

【００１８】前記局部Ｄ／Ａ変換回路は、出力電流値が
複数ビットのディジタル信号によって制御されるように
構成することができる。

【００１９】

【作用】各サンプリング周期若しくは各動作サイクルに
おいて１００％サンプリング期間としたとき、ディジタ
ル積分演算などの処理は次サイクルで行われる。この処
理結果が局部Ｄ／Ａ変換出力すなわち帰還電流信号に反
映されるまでの帰還電流の誤差は、帰還量補正手段が、
平均化などの手法によってディジタルデータを補正する
ことによって相殺する。このことにより、帰還量補正手
段は、サンプリングスイッチを用いずに１００％サンプ
リング期間とした場合に帰還電流信号に誤差を生じない
ように作用する。これ故、電流駆動型のＡ／Ｄ変換器に
おいてサンプリングスイッチを不要にして、そのスイッ
チングノイズによる特性劣化が防止される。

【００２０】電流駆動型Ａ／Ｄ変換器において、局部Ｄ
／Ａ変換回路の電流スイッチ回路を多ビット化すること
は、入力信号電流と帰還電流信号との差分電流を小さく
するように作用する。このことは、上記入力電圧／電流
変換回路及び局部Ｄ／Ａ変換回路を構成する定電流源Ｍ
ＯＳトランジスタの安定動作を可能とし、結果としてＡ
／Ｄ変換器の低電源電圧化、低消費電力化を達成させ
る。

【００２１】また、局部Ｄ／Ａ変換回路としての電流ス
イッチ回路の多ビット化は、量子化雑音電力を低減する
ように働き、これが、所望の変換精度を得るためのサン
プリング周波数を一層低くすることを可能にし、回路動
作の低速化に寄与する。このことは、低消費電力化を更
に促進可能にする。また同時に、キャパシタ、電流源ト
ランジスタ等の所要素子精度を大幅に緩和するようにも
作用する。

【００２２】さらにまた、直流電位点に結合された受動
素子で成るアナログ積分回路は、論理回路からのディジ
タル雑音混入を原理的に最も受けやすい仮想接地型では
なく、接地型とされ、このことが、電源電圧の変動やデ
ィジタル雑音に対して動作特性の安定なＡ／Ｄ変換器の
実現に寄与する。

【００２３】

【実施例】図１には本発明の一実施例に係るオーバサン
プリングＡ／Ｄ変換器の基本構成図が示される。図１の
構成は、図１２の構成に対して電流のサンプリングスイ
ッチ１７が取り除かれ、その代わりに帰還量補正回路６
が付加された点が相違する。電圧／電流変換回路１は、
アナログ入力電圧信号Ｖｉｎを該電圧振幅に応じた電流
信号Ｉｉｎに変換する。電流出力形の局部Ｄ／Ａ変換回
路２は、出力電流値がディジタル信号によって制御され
るものであって、例えば、帰還量補正回路６から出力さ
れるディジタル値に対応した電流信号Ｉｑを出力する。
これら２つの差分電流Ｉｄ（＝Ｉｉｎ−Ｉｑ）は、代表
的に容量素子Ｃが図示されているアナログ積分回路３に
供給されて積分される。アナログ積分回路３の電圧Ｖｃ
は、電圧比較回路を有する量子化回路４で例えば１ビッ
トのディジタル信号に変換される。このディジタル信号
は、ディジタル積分回路５で積分され、その積分結果が
Ａ／Ｄ変換結果Ｄｏｕｔとして出力される。前記帰還量
補正回路６は、前記量子化回路の出力が前記局部Ｄ／Ａ
変換回路２の出力に反映されるまでの間に前記アナログ
積分回路３にサンプリングされるアナログ量の誤差を相
殺させる補正を前記局部Ｄ／Ａ変換回路２に対して行
う。例えば、その帰還量補正回路６は、１サンプリング
周期間における出力の平均値を、当該周期における量子
化回路４の出力を反映した前記ディジタル積分回路５の
出力に等しくする、ディジタル値を出力する回路として
構成される。

【００２４】図２には図１のＡ／Ｄ変換器の原理的な動
作説明のためのタイミングチャートが示される。図２に
おいてＣＹＣは１サンプリング周期若しくはＡ／Ｄ変換
の１動作サイクルであり、特に制限されないが、量子化
回路４による比較動作の間隔周期に一致される。図１の
構成ではサンプリングスイッチ１７が存在しないため、
前記サイクルＣＹＣの全期間がサンプリング即ちアナロ
グ積分回路３への積分期間とされる。このときの帰還電
流Ｉｑの理想的な変化状態は前記図１３においてディジ
タル積分の演算の時間をｔcal＝０とした場合、即ち、
図２の破線で示される理想帰還電流信号Ｉｑｒの波形に
なる。しかしながら実際にはディジタル積分の演算時間
を０にすることはできない。このとき帰還量補正回路６
は、図２に示されるように、当初は直前の動作サイクル
で得た値に従って帰還電流Ｉｑを制御し、当該動作サイ
クルの途中の所定タイミングで、当該サイクルにおける
帰還電流Ｉｑの平均値が理想帰還電流信号Ｉｑｒによる
電流値に一致するように帰還電流Ｉｑを制御する。した
がって帰還量補正回路６の動作により、各動作サイクル
において１００％アナログ積分を行った場合でも、図１
４のＩｑで示されるような誤差を生ずることなくアナロ
グ積分を行うことができるようになる。

【００２５】図３には図１の原理に従って構成される補
間形オーバサンプリングＡ／Ｄ変換器の詳細な実施例が
示される。図４には図３のＡ／Ｄ変換器の動作を説明す
るためのタイミングチャートが示される。この実施例で
は帰還量補正回路６の出力は１サンプル期間ＣＹＣの前
半では前サンプル期間の平均値を出力し、１サンプル期
間の後半で補正値を出力している。図３において６ａは
２倍回路、６ｂ及び６ｃはラッチ回路、６ｄは減算回
路、５ａ及び５ｂは加算回路、５ｃはラッチ回路、４ａ
は比較回路、４ｂはラッチ回路である。

【００２６】図３において差分電流Ｉｄによる積分電圧
Ｖｃは、ｚ関数を用いて次のように表すことができる。
尚、Ｙ１のような信号はｚ関数表示でＹ１（ｚ）とさ
れ、入力電圧信号ＶｉｎはＶ（ｚ）とされる。 （１−ｚ^-1）Ｖｃ（ｚ）＝１／Ｃ∫〔Ｉｉｎ−Ｉｑ〕ｄｔ……（１） 上式においてＩｉｎを、 Ｉｉｎ＝Ｘ（ｚ）／Ｒ として、（１）式を変形すると、 （１−ｚ^-1）Ｖｃ（ｚ）＝ １／（Ｒ・Ｃ・ｆｓ）・ 〔Ｘ（ｚ）−（Ｙ７（ｚ）＋ｚ^-1/2Ｙ７（ｚ））／２〕 であり、ここでＹ７（ｚ）は、 Ｙ７（ｚ）＝２Ｙ４（ｚ）−ｚ^-1Ｙ４（ｚ）……（Ａ） であり、ｚ^-1/2Ｙ７（ｚ）は、 ｚ^-1/2Ｙ７（ｚ）＝ｚ^-1Ｙ４（ｚ） である。量子化ビット数が１ビットであることを考慮し
て（１）式は、 （１−ｚ^-1）Ｖｃ（ｚ）＝ 〔Ｘ(ｚ)−｛（２Ｙ４(ｚ)−ｚ^-1Ｙ４（ｚ））＋ｚ^-1Ｙ４（ｚ）｝／２〕 ……（２） となる。一方Ｙ４（ｚ）は、 Ｙ４（ｚ）＝〔１＋１／（１−ｚ^-1）〕・〔Ｖｃ（ｚ）＋Ｎ（ｚ）〕 ……（３） であるから（２），（３）式より Ｙ４（ｚ）＝（２−ｚ^-1）／〔（１−ｚ^-1）²＋（２−ｚ^-1）〕 ・〔Ｘ（ｚ）＋（１−ｚ^-1）Ｎ（ｚ）〕 ……（４） したがって、 Ｙ４（ｚ）≒Ｘ（ｚ）＋（１−ｚ^-1）Ｎ（ｚ） ……（５） となって図３の回路が補間形Ａ／Ｄ変換器を実現するこ
とは明らかである。

【００２７】図３に示される帰還量補正回路６の論理構
成は、上記式（Ａ）の Ｙ７（ｚ）＝２Ｙ４（ｚ）−ｚ^-1Ｙ４（ｚ） に従って決定されている。図４に従ってその帰還量補正
回路６の動作を説明する。

【００２８】例えば図４の時刻ｔiから時刻ｔjの１サイ
クルＣＹＣに着目すると、時刻ｔiにおいて、ラッチ回
路６ｃにはその直前のサイクルでディジタル積分器５に
よって得られる出力ｚ^-1Ｙ４が保持されており、且つ出
力Ｙ４もｚ^-1Ｙ４を維持している。したがって、時刻ｔ
iに制御信号φ１がアサートされると、ラッチ回路６ｂ
は、２・ｚ^-1Ｙ４−ｚ^-1Ｙ４＝ｚ^-1Ｙ４をラッチし、こ
れを信号Ｙ７として局部Ｄ／Ａ変換器２に出力する。従
って帰還量補正回路６の出力Ｙ７は１サンプル期間ＣＹ
Ｃの最初では前サンプル期間の平均値とされる。当該サ
イクルＣＹＣで量子化回路４によって比較された出力Ｙ
１は制御信号φ４がアサートされた後にディジタル積分
出力Ｙ４に反映される。これに同期して信号Ｙ６は、２
Ｙ４−ｚ^-1Ｙ４とされ、この値２Ｙ４−ｚ^-1Ｙ４は、制
御信号φ５の変化に同期して帰還電流の制御信号Ｙ７に
反映される。このように帰還量補正回路６は１動作サイ
クルＣＹＣの前半では前サンプル期間の平均値を出力
し、１動作サイクルＣＹＣの後半では補正値を出力して
いる。そして１動作サイクル期間に出力される信号Ｙ７
の平均値は、当該サイクルでの量子化比較結果Ｙ１の反
映されたディジタル信号Ｙ４に等しくされる。これによ
り、図４に代表的に示されるように、入力信号Ｉｉｎの
波形と実際の帰還電流信号Ｉｑの波形とに挟まれた領域
の面積（アナログ積分されるべき差分電流）は、入力信
号Ｉｉｎの波形と理想帰還電流信号Ｉｑｒの波形とに挟
まれた領域の面積（理想的な差分電流の値）に等しくな
り、各動作サイクルにおいて１００％アナログ積分を行
ってもＳ／Ｎ特性の劣化をもたらすような誤差を生ずる
ことなくアナログ積分を行うことができる。

【００２９】図５及び図６には図３の構成を更に詳細に
示す回路図が示される。図５及び図６に示される回路は
で示される対応箇所で相互に接続される。

【００３０】電圧／電流変換回路１は、図５に示される
ように演算増幅回路ＡＭＰ、Ｐチャンネル型ＭＯＳＦＥ
ＴＱ１、及びＮチャンネル型ＭＯＳＦＥＴＱ２，Ｑ３，
Ｑ４によって構成される。入力電圧信号Ｖｉｎは、特に
制限されないが、単一電源での動作を可能とするために
内部発生させた直流バイアス電圧（例えばアナロググラ
ンド電位）にアナログ信号成分が重畳された信号であ
る。この入力信号Ｖｉｎは抵抗素子Ｒｉｎを介して演算
増幅器ＡＭＰの反転入力端子（−端子）に供給される。
演算増幅器ＡＭＰの非反転入力端子（＋端子）には、特
に制限されないが、前記直流バイアス電圧よりも低い電
圧例えば当該直流バイアス電圧の概ね半分の電圧Ｖｂが
供給される。演算増幅器ＡＭＰの出力には、ソース電極
が該増幅器ＡＭＰの反転入力端子と接続されたＭＯＳＦ
ＥＴＱ３のゲート電極が接続される。ＭＯＳＦＥＴＱ３
のドレイン側には、電圧Ｖｂｉａｓｐ１によってゲート
がバイアスされたＭＯＳＦＥＴＱ１及びダイオード接続
されたＭＯＳＦＥＴＱ２によって電源Ｖｄｄに通ずる電
流源が構成され、ＭＯＳＦＥＴＱ３のソース側には電圧
Ｖｂｉａｓｎ１によってゲートがバイアスされたＭＯＳ
ＦＥＴＱ４によって接地電位Ｖｓｓに通ずる電流源が構
成される。局部Ｄ／Ａ変換器２の帰還電流Ｉｑの経路及
び電流信号Ｉｉｎの経路はＭＯＳＦＥＴＱ３とＱ４の結
合ノードに接続され、アナログ積分回路３はＭＯＳＦＥ
ＴＱ２とＱ３の結合ノードに接続する。ここで、入力電
流Ｉｉｎ、帰還電流Ｉｑ、及び差分電流Ｉｄとの間に
は、 Ｉｉｎ−Ｉｑ＝Ｉｄ＋Ｉｓｎ−Ｉｓｐ の関係が成立する。Ｉｓｐ及びＩｓｎは定電流とされ
る。

【００３１】この電圧／電流変換回路１において演算増
幅器ＡＭＰの非反転入力端子の入力レベルはアナロググ
ランド電位よりも低い電位例えばその半分の電位Ｖｂに
されていることにより、ＭＯＳＦＥＴＱ３のソース電位
は前記アナロググランド電位よりも低くされる。したが
って、ＭＯＳＦＥＴＱ３のドレイン電極をアナロググラ
ンド電位近傍の電圧にバイアスすることが可能になり、
アナロググランド電位を基準として動作するコンパレー
タ４ａの動作感度を最大若しくはそれに近い感度にする
ことができる。仮に、演算増幅器ＡＭＰの非反転入力端
子の入力レベルをアナロググランド電位と同一レベルに
すると、ＭＯＳＦＥＴＱ３のソース電位がアナロググラ
ンド電位になり、当該ＭＯＳＦＥＴＱ３がオン動作する
ときにはそのドレイン電極のレベルはアナロググランド
電位よりも高くなり、コンパレータ４ａによる比較動作
の感度が低下する。そうかといって、コンパレータ４ａ
の比較動作の基準をアナロググランド電位以外に設定す
ることは容易でなく、またそのためには特別な回路も必
要になる。

【００３２】また、前記電圧／電流変換回路１自身のレ
ベルシフト機能は、内部発生直流電圧を直流バイアス電
圧とする入力アナログ信号から該直流成分を減少させ、
このことは、電流積分によるキャパシタの極板間電圧変
化を減少させるように作用する。このことは、上記入力
電圧／電流変換回路及び局部Ｄ／Ａ変換回路を構成する
定電流源ＭＯＳトランジスタの安定動作を可能とし、結
果としてＡ／Ｄ変換器の低電源電圧化、低消費電力化に
寄与する。

【００３３】図５に従えば局部Ｄ／Ａ変換回路２は、ゲ
ート電極が電圧Ｖｂｉａｓｎ２によってバイアスされる
ことによって夫々定電流Ｉ0，２Ｉ0，…，２ⁿ⁺¹Ｉ0が流
れるよう設定されたＮチャネル型ＭＯＳＦＥＴＱｃ0乃
至Ｑｃn+1と、夫々のＭＯＳＦＥＴＱｃ0乃至Ｑｃn+1の
ドレイン電極と接地電位Ｖｓｓとの間に配置されたＮチ
ャネル型ＭＯＳＦＥＴＱｓ0乃至Ｑｓn+1とで構成され
る。前記ＭＯＳＦＥＴＱｃ0乃至Ｑｃn+1のドレイン電極
は前記ＭＯＳＦＥＴＱ３のソース電極に共通接続され
る。前記ＭＯＳＦＥＴＱｓ0乃至Ｑｓn+1は、帰還量補正
回路６から出力されるｎ＋２ビットの制御信号Ｙ７をゲ
ート電極に受けることによってスイッチ制御され、当該
信号Ｙ７のディジタル値に応じて、２進荷重された定電
流を流す。

【００３４】図６に従えばディジタル積分回路５におけ
る加算回路５ａ，５ｂはｎ＋１ビットの全加算回路によ
って構成され、ラッチ回路５ｃはｎ＋１ビットのパラレ
ルイン・パラレルアウト形式のラッチ回路で構成され
る。

【００３５】帰還量補正回路６は、図６に従えばｎ＋１
ビットのパラレルイン・パラレルアウト形式のラッチ回
路６ｃ、ｎ＋２ビットの全加算回路６ａｄ、ｎ＋２ビッ
トのパラレルイン・パラレルアウト形式のラッチ回路６
ｂによって構成される。全加算回路６ａｄは図３の減算
回路６ｄと２倍回路６ａの機能を実現する。即ち、ｎ＋
１ビットの信号Ｙ４を１ビット上位側にシフトさせて全
加算回路６ａｄに入力させることによって２倍回路の機
能を実現する。また、ラッチ回路６ｃの出力をインバー
タで論理反転させて全加算回路６ａｄに入力させること
によって減算回路の機能を実現させている。

【００３６】図７には本発明に係る別の実施例の補間形
オーバサンプリングＡ／Ｄ変換器が示される。図８には
図７のＡ／Ｄ変換器の動作を説明するためのタイミング
チャートが示される。この実施例では図３のディジタル
積分回路５と帰還量補正回路６とに代えて、それらの機
能を合わせ持った補正付ディジタル積分回路８を設けた
ものである。この補正付ディジタル積分回路８の論理は
次のような式変形を行うことで求められる。即ち、前記
（２）式を変形すると （１−ｚ^-1）Ｖｃ（ｚ）＝ 〔Ｘ(ｚ)−｛（１＋ｚ^-1）Ｙ４(ｚ)＋（１−ｚ^-1）Ｙ４（ｚ）｝／２〕 ……（６） となる。ここで、Ｙ４（ｚ）は、 Ｙ４（ｚ）＝｛１＋１／（１−ｚ^-1）｝Ｙ１（ｚ） であるから（６）式は （１−ｚ^-1）Ｖｃ（ｚ）＝ 〔Ｘ（ｚ）−｛（１＋ｚ^-1）／２・ １／（１−ｚ^-1）+３／２｝・Ｙ１（ｚ）〕 ……（７） となる。ここで Ｙ３（ｚ）＝｛１／（１−ｚ^-1）｝Ｙ１（ｚ） とおくと（７）式は （１−ｚ^-1）Ｖｃ（ｚ）＝ 〔Ｘ（ｚ）−｛（１＋ｚ^-1）／２・ Ｙ３（ｚ）＋３／２・Ｙ１（ｚ）｝〕…（８） となる。補正付ディジタル積分回路８の論理は式（８）
に従って決定される。

【００３７】図７に示されるように補正付ディジタル積
分回路８は３倍回路８ａ、１／２回路８ｂ、加算回路８
ｃ、データラッチ回路８ｄ及び８ｅによって構成され
る。この構成は図３の構成に比べて、加算回路等の数が
少ないため回路規模が小さくなる。更に、図８から明ら
かなように、局部Ｄ／Ａ変換回路２の出力電流Ｉｑは、
量子化回路４内の電圧比較器の比較タイミングφ１にお
いて変化されない。したがって、図３の構成に比べ、電
圧比較動作時に電源ノイズが発生する虞は著しく少なく
なり、より安定な動作を行うことができる。

【００３８】図９及び図１０には図７の構成を更に詳細
に示す回路図が示される。図９及び図１０に示される回
路はで示される対応箇所で相互に接続される。

【００３９】図１０に示される電圧／電流変換回路１
は、図５の構成に対して、直列接続されたＰチャンネル
型ＭＯＳＦＥＴＱ５，Ｑ６によって構成された電流経路
が付加される。ＭＯＳＦＥＴＱ５はそのドレインが前記
ＭＯＳＦＥＴＱ２のソースに結合され、電圧Ｖｂｉａｓ
ｐ２によってそのゲート電極がバイアスされる。ＭＯＳ
ＦＥＴＱ６はそのソースが電源電位Ｖｄｄに接続され、
そのゲートに供給される信号Ｙ２によってオン状態にさ
れることにより電流３Ｉ0を流す。図１０に従えば、局
部Ｄ／Ａ変換回路２は、ゲート電極が電圧Ｖｂｉａｓｎ
２によってバイアスされることによってそれぞれ定電流
Ｉ0，２Ｉ0，…，２ⁿＩ0，３Ｉ0が流れるよう設定され
たＮチャネル型ＭＯＳＦＥＴＱｃ0乃至Ｑｃn及びＱｃ3
と、夫々のＭＯＳＦＥＴＱｃ0乃至Ｑｃn及びＱｃ3のド
レイン電極と接地電位Ｖｓｓとの間に配置されたＮチャ
ネル型ＭＯＳＦＥＴＱｓ0乃至Ｑｓn及びＱｓ3とで構成
される。前記ＭＯＳＦＥＴＱｃ0乃至Ｑｃnのドレイン電
極は前記ＭＯＳＦＥＴＱ３のソース電極に共通接続され
る。前記ＭＯＳＦＥＴＱｓ0乃至Ｑｓnは、補正付ディジ
タル積分回路８から出力されるｎ＋１ビットの信号をゲ
ート電極に受けることによってスイッチ制御され、当該
信号のディジタル値に応じて、２進荷重された定電流を
流す。前記ＭＯＳＦＥＴＱｓ3は、補正付ディジタル積
分回路８から出力される信号Ｙ２をゲート電極に受ける
ことによってスイッチ制御され、オン状態において電流
３Ｉ0を流す。

【００４０】図１０に示される補正付ディジタル積分回
路８において信号Ｙ２は２ビットの信号とされ、量子化
回路４からの出力と制御信号φ４とを２入力とするナン
ドゲートＮＡＮＤと、量子化回路４から出力される信号
の反転信号と制御信号φ４とを２入力とするアンドゲー
トＡＮＤによって形成される。図１０において全加算回
路（ＦｕｌｌＡｄｄｅｒ）は図７の加算回路８ｃに対応
される。ラッチ回路８ｅ，８ｄは夫々ｎ＋１ビットのパ
ラレルイン・パラレルアウト形式のラッチ回路で構成さ
れる。

【００４１】図１１には本発明に係る更に別の実施例の
補間形オーバサンプリングＡ／Ｄ変換器が示される。こ
の実施例では図７と別の補正付ディジタル積分回路８が
設けられる。この補正付ディジタル積分回路８の論理は
次のような式変形を行うことで求められる。即ち、前記
（６）式のＹ４（ｚ）は、 Ｙ４（ｚ）＝｛１＋１／（１−ｚ^-1）｝Ｙ１（ｚ） ＝｛（２−ｚ^-1）／（１−ｚ^-1）｝Ｙ１（ｚ） であるから、前記（６）式にこれを代入すると、 （１−ｚ^-1）Ｖｃ（ｚ）＝ 〔Ｘ（ｚ）−｛（１＋ｚ^-1）Ｙ４（ｚ）／２＋ ２Ｙ１（ｚ）／２−ｚ^-1Ｙ１（ｚ）／２）〕 ……（９） となる。図１１に示される補正付ディジタル積分回路８
の論理は式（９）に従って決定される。この補正付ディ
ジタル積分回路８は、２倍回路８ｆ、１／２回路８ｇ、
ラッチ回路８ｈ、−１回路８ｉ、１／２回路８ｊ、加算
回路８ｋ，８ｌ、ラッチ回路８ｍ，８ｎによって構成さ
れる。

【００４２】図１５には本発明に係るＡ／Ｄ変換器を搭
載して成る携帯通信端末装置の一例が示される。この携
帯通信端末装置は、ベースバンド部２０１、中間周波数
部２０２、及び高周波数部２０３から構成される。

【００４３】ベースバンド部２０１は、マイクロフォン
２１０から入力された送信アナログ音声信号のうち高域
雑音成分を抑制するプレフィルタ２１１、その出力をデ
ィジタル信号に変換する本発明に係るＡ／Ｄ変換器２１
２、その出力をディジタル信号処理によって帯域圧縮
し、また、上記とは逆に、帯域圧縮された受信ディジタ
ル音声信号を元の帯域に伸長するためのディジタル・ア
ナログ・プロセッサ（以下ＤＳＰとも記す）２１３、２
１３で帯域伸長された出力をアナログ音声信号に変換す
るためのＤ／Ａ変換器２１４、その出力に含まれる高調
波成分を抑圧し、且つその出力を増幅するためのポスト
フィルタ２１５、このポストフィルタ２１５の出力によ
って駆動されるスピーカ２１６などによって構成され
る。

【００４４】前記中間周波数部２０２は、前記ＤＳＰ２
１３から出力される信号に対して無線伝送に適した変
調、例えばガウシアン・ミニマム・シフト・キーイング
（ＧＭＳＫ；Ｇａｕｓｓｉａｎ Ｍｉｍｉｍｕｍ Ｓｈ
ｉｆｔ Ｋｅｙｉｎｇ）変調又はπ／４シフト・キュー
・ピー・エス・ケー（ＱＰＳＫ）変調などを行うための
第１変調器２２０、その出力をアナログ信号に変換する
Ｄ／Ａ変換器２２１、その出力に含まれる高調波成分を
抑圧するポストフィルタ２２２、及び上記とは逆に受信
変調信号に含まれる広域雑音成分を抑圧するプレフィル
タ２２３、プレフィルタ２２３の出力をディジタル信号
に変換する本発明に係るＡ／Ｄ変換器２２４、このＡ／
Ｄ変換器２２４の出力から元の基本信号成分を復調する
第１復調器２２５などによって構成される。

【００４５】前記高周波部２０３は、前記ポストフィル
タ２２２から出力される信号を、例えば８００ＭＨｚか
ら２ＧＨｚ程度の無線周波数キャリア信号で変調するた
めの第２変調器２３０、この変調器２３０の出力を所定
の送信電力にまで増幅し、送受信切り替えスイッチ２３
１を介してアンテナ２３２を励振するための高電力増幅
器２３３、前記アンテナ２３２及びスイッチ２３１を介
して受信した信号を増幅する増幅器２３４、及びその増
幅器２３４の出力から所望の信号を検波するための検波
器２３５などから構成される。尚、図には示されていな
いが、キーパッド、ダイヤル信号発生器、呼出信号発生
器、制御用マイクロコンピュータ、クロック信号発生
器、並びにバッテリーを電源とする電源回路などが備え
られている。

【００４６】この携帯通信端末装置に含まれる前記Ａ／
Ｄ変換器２１２，２２４は前記説明に係る電流積分形式
のオーバサンプリング型Ａ／Ｄ変換器であり、これらは
高い変換精度を維持しながら低消費電力並びに低電源電
圧駆動可能に構成されているから、バッテリー駆動に最
適化される。更に、ベースバンド部２０１、中間周波数
部２０２が別々に或いは一体的に１チップのアナログ・
ディジタル混載大規模半導体集積回路化されるような場
合にも、Ａ／Ｄ変換器２１２，２２４はＤＳＰ２１３な
どの論理回路部からのディジタル雑音混入による変換特
性劣化が少なく、高い信頼性を実現することができる。

【００４７】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。上記実施
例では、アナログ積分回路として容量素子を用いた補間
形オーバサンプリングＡ／Ｄ変換器について説明した
が、本発明はそれに限定されるものではなく、抵抗素子
と容量素子とを直列接続した形式のアナログ積分回路を
用いる補間形オーバサンプリングＡ／Ｄ変換器、さらに
はΔΣ形オーバサンプリングＡ／Ｄ変換器にも適用する
ことができる。本発明は、少なくともオーバーサンプリ
ング型Ａ／Ｄ変換器においてサンプリングスイッチを用
いないことを条件とするものに広く適用することができ
る。

【００４８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４９】すなわち、直流電位点に結合する受動素子
でアナログ積分回路を構成するから、アナログ積分回路
に演算増幅回路を用いることなく実現でき、かつ、積分
動作の振幅変化を小さくすることができる。これによ
り、オーバサンプリングＡ／Ｄ変換器を低電源電圧で動
作可能に実現することができ、且つ、低消費電力化にも
寄与するという効果がある。

【００５０】直流電位点に結合された受動素子で成るア
ナログ積分回路は、論理回路からのディジタル雑音混入
を原理的に最も受けやすい仮想接地型ではなく、接地型
とされ、このことが、電源電圧の変動やディジタル雑音
に対して動作特性の安定なＡ／Ｄ変換器の実現に寄与す
る。従来の演算増幅回路を用いた仮想接地型積分回路が
本質的に有していた雑音混入による特性劣化を改善する
ことができる。さらにまた、消費電流を増やしても演算
増幅回路の動作速度改善の限界から困難であった変換信
号の広帯域化についても可能になる。

【００５１】電流駆動型Ａ／Ｄ変換器において、局部Ｄ
／Ａ変換回路の電流スイッチ回路を複数ビット化するこ
とにより、入力信号電流と帰還電流信号との差分電流を
小さくすることができ、上記入力電圧／電流変換回路及
び局部Ｄ／Ａ変換回路を構成する定電流源ＭＯＳトラン
ジスタの安定動作を可能とし、これによっても、Ａ／Ｄ
変換器の低電源電圧化、低消費電力化を達成することが
できる。

【００５２】また、従来のようにサンプリングのための
スイッチが不要のためスイッチングノイズによる特性劣
化を無くすことができる。さらにサンプリングのための
タイミング作成用の回路も不要であるため電流駆動型Ａ
／Ｄ変換器の回路構成を簡素かする事ができる。

【００５３】Ａ／Ｄ変換器を半導体集積回路で実現した
とき、チップ面積を小型化する事ができる。

【図面の簡単な説明】

【図１】図１は本発明の一実施例に係るオーバサンプリ
ングＡ／Ｄ変換器の基本構成図である。

【図２】図２は図１のＡ／Ｄ変換器の原理的な動作説明
のためのタイミングチャートである。

【図３】図３は図１の原理に従って構成される補間形オ
ーバサンプリングＡ／Ｄ変換器の詳細な一実施例ブロッ
ク図である。

【図４】図４は図３のＡ／Ｄ変換器の動作を説明するた
めの一例タイミングチャートである。

【図５】図５は図３の構成を図６と共に更に詳細に示す
回路図である。

【図６】図６は図３の構成を図５と共に更に詳細に示す
回路図である。

【図７】図７は本発明に係る別の実施例の補間形オーバ
サンプリングＡ／Ｄ変換器ブロック図である。

【図８】図８は図７のＡ／Ｄ変換器の動作を説明するた
めの一例タイミングチャートである。

【図９】図９は図７の構成を図１０と共に更に詳細に示
す回路図である。

【図１０】図１０は図７の構成を図９と共に更に詳細に
示す回路図である。

【図１１】図１１は本発明に係る更に別の実施例の補間
形オーバサンプリングＡ／Ｄ変換器のブロック図であ
る。

【図１２】図１２は本発明者が先に検討したサンプリン
グスイッチを有するオーバーサンプリング型Ａ／Ｄ変換
器の原理的なブロック図である。

【図１３】図１３は図１２に示されるＡ／Ｄ変換器のサ
ンプリング動作とディジタル積分動作との関係をおもに
示す動作タイミングチャートである。

【図１４】図１４は図１２のＡ／Ｄ変換器においてサン
プリングスイッチを常時閉じた場合の動作タイミングチ
ャートである。

【図１５】図１５は本発明に係るＡ／Ｄ変換器を搭載し
て成る携帯通信端末装置の一例ブロック図である。

【符号の説明】

１，１１ 電圧／電流変換回路 ２，１２ 局部Ｄ／Ａ変換回路 ３，１３ アナログ積分回路 ４，１４ 量子化回路 ４ａ 比較回路 ５，１５ ディジタル回路 ５ａ，５ｂ 加算回路 ５ｃ ラッチ回路 ６ 帰還量補正回路 ６ａ ２倍回路 ６ｂ，６ｃ ラッチ回路 ６ｄ 減算回路 ６ａｄ 全加算回路 ７，１７ サンプリングスイッチ ８ 補正付ディジタル積分回路 Ｖｉｎ アナログ入力電圧信号 Ｉｉｎ 入力電流信号 Ｉｑ 帰還電流信号 Ｉｑｒ 理想帰還電流信号 ｔint アナログ積分期間 ｔcal ディジタル演算期間 ＣＹＣ 動作サイクル

Claims (6)

【特許請求の範囲】
1. 【請求項１】 入力電圧信号を該電圧振幅に応じた電流
   信号に変換する電圧／電流変換回路と、 出力電流値がディジタル信号によって制御される局部Ｄ
   ／Ａ変換回路と、 一端が上記電圧／電流変換回路と局部Ｄ／Ａ変換回路と
   の電流出力接続点に、他端が直流電位点にそれぞれ接続
   され、前記電圧／電流変換回路の出力電流と局部Ｄ／Ａ
   変換回路の出力電流との差分電流が供給されるアナログ
   回路と、 前記電流出力接続点の電位を所定のしきい値電位と比較
   する電圧比較回路を有する量子化回路と、 前記量子化回路の出力に基づいて、前記ディジタル信号
   を形成するためのディジタル回路とを含むアナログ／デ
   ィジタル変換器であって、 前記ディジタル回路は、前記量子化回路の出力が前記局
   部Ｄ／Ａ変換回路の出力に反映されるまでの間に前記ア
   ナログ回路にサンプリングされるアナログ量の誤差を相
   殺させる補正を前記ディジタル信号に対して行う帰還量
   補正手段を有するものであることを特徴とするアナログ
   ／ディジタル変換器。
2. 【請求項２】 前記ディジタル回路は、前記量子化回路
   の出力を積分して前記帰還量補正手段に出力するディジ
   タル積分回路を含み、 前記帰還量補正手段は、１サンプリング周期間における
   出力の平均値を、当該周期における量子化回路出力を反
   映した前記ディジタル積分回路の出力に等しくする、デ
   ィジタル値を出力する回路であることを特徴とする請求
   項１記載のアナログ／ディジタル変換器。
3. 【請求項３】 前記アナログ回路は、前記直流電位点に
   結合する容量素子を含んで成るものであることを特徴と
   する請求項１又は２記載のアナログ／ディジタル変換
   器。
4. 【請求項４】 前記アナログ回路は更に、前記容量素子
   と前記電流出力接続点との間に結合される抵抗素子を含
   んで成るものであることを特徴とする請求項３記載のア
   ナログ／ディジタル変換器。
5. 【請求項５】 前記局部Ｄ／Ａ変換回路に与えられるデ
   ィジタル信号は複数ビットの信号であることを特徴とす
   る請求項１乃至４の何れか１項記載のアナログ／ディジ
   タル変換器。
6. 【請求項６】 １個の半導体基板に形成されて成る請求
   項１乃至５の何れか１項記載のアナログ／ディジタル変
   換器。