KR101092699B1 - 동적 바이어스 작동하는 전류기근형 인버터 및 이를 이용한 저전력 델타 시그마 모듈레이터 - Google Patents

동적 바이어스 작동하는 전류기근형 인버터 및 이를 이용한 저전력 델타 시그마 모듈레이터 Download PDF

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Abstract

본 발명은 캐스코드 연결된 한 쌍의 PMOS 트랜지스터의 각각의 게이트 사이와, 캐스코드 연결된 한 쌍의 NMOS 트랜지스터의 각각의 게이트 사이에 부트스트랩 캐패시터를 설치하고, 데이터 샘플링 단계(Φ1)에서는 전류기근을 통해 PMOS 트랜지스터와 NMOS 트랜지스터를 모두 약반전 동작시켜 부트스트랩 캐패시터에 입력 전압(VIN)과 기준전압(VBP, VBN) 사이의 전위차에 대응된 전하를 저장하였다가, 전하전달 단계(Φ2A)에서는 입력전압이 극성에 따라 NMOS 트랜지스터 쌍 또는 PMOS 트랜지스터 쌍 중 어느 한 쌍을 강반전으로 구동하고 다른 한 쌍은 컷오프 동작하도록 하여 넓은 대역폭을 확보하도록 하고, 전하전달 후 정상상태 단계(Φ2B)에서는 PMOS 트랜지스터와 NMOS 트랜지스터를 모두 약반전 회귀시켜 높은 이득과 함께 전력소모를 방지하는 방식을 제공한다.

Description

동적 바이어스 작동하는 전류기근형 인버터 및 이를 이용한 저전력 델타 시그마 모듈레이터{DYNAMICALLY-BIASED STARVED INVERTERS AND LOW-POWER DELTA SIGMA MODULATORS IMPLEMENTED THEREOF}
본 발명은 바이어스가 동적으로 작동하는 전류기근형 인버터(Dynamically-Biased Starved Inverter; DSINV) 회로에 관한 것으로, 특히 저전압 저전력 소모가 요구되는 스위치 캐패시터 회로에 적용하기 위한 연산 트랜스컨덕턴스 증폭기(OTA; operational transconductance amplifier) 아키텍처에 관한 것이다.
스위치 캐패시터 회로(switched capacitor circuit)는 이산시간 신호 시스템(discrete time system)에서 양호한 주파수특성, 선형성, 동적 동작범위를 제공하므로, 아날로그/디지털 신호변환기(Analog to Digital Converter; 'ADC' 또는 'A/D 변환기') 또는 신호처리기 등을 회로로 구현하기 위하여 흔히 사용되고 있다.
도1은 종래기술에 따른 스위치 캐패시터 회로의 구성을 나타낸 도면이다. 도1을 참조하면, 스위치 캐패시터 회로는 스위치 캐패시터 블록(10)을 구비하고 있는데, 스위치 캐패시터 블록(10)은 이산시간 시스템에서 저항으로 작용하게 되어, 연산 트랜스컨덕턴스 증폭기(OTA; 30)의 적분 캐패시터 C2 (20)와 함께 적분기(integrator) 동작을 하게 된다.
도2a 내지 도2c는 종래기술에 따른 스위치 캐패시터 회로의 동작을 나타낸 도면이다. 도2a는 전반 Φ1 주기에서의 동작을 나타낸 것이고, 도2b는 후반 Φ2 주기에서의 동작을 나타낸 것이다. 도2c는 Φ1 주기와 Φ2 주기에서의 출력전압을 나타낸 도면이다.
다시 도2a를 참조하면 전반 Φ1 주기는 데이터를 샘플링하는 주기로서, 캐패시터 C1 (11)에 데이터를 저장하는 기간이다. 한편, 도2b를 참조하면, Φ2 주기는 캐패시터 C1 (11)에 충전되었던 전하를 적분 캐패시터 C2 (20)로 전달(transfer)하는 기간으로서, Φ2 주기는 Φ2a 주기와 Φ2b 주기로 구분할 수 있다.
도2c를 참조하면, Φ2a 주기는 적분 캐패시터 C2 (20)에 데이터를 덤프(dump)하여 전달하는 과도기간으로서, 연산 트랜스컨덕턴스 증폭기(OTA; 30)는 높은 증폭률(gain), 넓은 대역폭(bandwidth)의 특성을 충족하여야 한다.
한편, Φ2b 주기는 캐패시터 C2 (20)로의 전하전달이 완료된 정상 상태(steady state)에 이른 상황이므로, 연산 트랜스컨덕턴스 증폭기(OTA; 30)의 넓은 대역폭(bandwidth)과 고전력(power)은 더 이상 필요하지 않고, 출력에러를 줄이기 위하여 높은 증폭률(gain)만이 필요한 상황이다.
그런데, 종래기술에 따른 스위치 캐패시터 회로는 연산 트랜스컨덕턴스 증폭기(OTA; 30)로서 종래의 아날로그 OP AMP를 주로 사용하고 있으므로, 아날로그 OP AMP의 특성상 Φ1 주기 및 Φ2 주기 전 구간 동안 높은 전류와 높은 이득률을 제공하므로 불필요하게 전력을 과다하게 소모하는 문제점이 있다. 특히, 저전력 소모를 요구하는 이동 단말에 있어서 전력소모가 큰 종래기술에 따른 스위치 캐패시터 회로는 적용하는 데 한계가 있다.
더욱이, 종래기술에 따른 스위치 캐패시터 회로는 저전압 동작이 용이하지 않고, 연속시간(continuous time) 방식으로 버추얼 그라운드(virtual ground)를 실현하므로 이산시간(discrete time) 시스템 적용에 적당하지 않다.
이상과 같이, 스위치 캐패시터 회로의 구성요소로서 사용되는 OP AMP가 불필요하게 전력을 과다소모하는 것을 방지하기 위한 방안으로서, 종래의 OP AMP를 대신한 연산 트랜스컨덕턴스 증폭기(OTA)로서, 비교기(comparator) 또는 인버터(inverter)를 기본으로 구성한 아키텍처가 제안되고 있다.
비교기(comparator)를 기본으로 연산 트랜스컨덕턴스 증폭기(OTA)를 구성한 스위치 캐패시터 회로 기술은 제이. 케이. 피오렌자 (J. K. Fiorenza) 등이 2006년 12월 IEEE 고체전자회로저널(J. Solid-State Circuits) 제41권 제12호 2658-2668 페이지에 발표한 논문 "Comparator-based switched capacitor circuits for scaled CMOS technologies"에 상술되어 있다.
도3은 종래기술로서 비교기(comparator)를 기본으로 연산 트랜스컨덕턴스 증폭기(OTA)를 구성한 스위치 캐패시터 회로 기술을 나타낸 도면이다. 도3의 종래기술은 버추얼 그라운드 상태를 감지해서 Φ1 주기에서 데이터 샘플링을 트리거 하고 Φ2 주기에서 전류소스(current source) I2의 전류공급으로 전하를 전달하게 된다.
종래의 OP AMP를 대신한 연산 트랜스컨덕턴스 증폭기(OTA)로서 인버터(inverter)를 기본으로 구성한 아키텍처는, 와이. 채 (Y. Chae) 등이 2009년 2월 IEEE 고체전자회로저널(J. Solid-State Circuits) 제44권 제2호 458-472 페이지에 발표한 논문 "Low Voltage Low Power Inverter-Based Switched Capacitor Delta Sigma Modulator"과, 호스티카(Hostica)가 1980년 10월 IEEE 고체전자회로저널(J. Solid-State Circuits) 제15권 제5호 887-894 페이지에 발표한 논문 "Dynamic CMOS Amplifier"에 개시되어 있다.
도4a 내지 도4c는 종래기술에 따라 인버터에 기반을 둔 스위치 캐패시터 회로를 나타낸 도면이다. 도4a는 초기 Φ1 주기에서 데이터 샘플링을 하는 것을 나타내고 있으며 공급 전원전압을 조절하여 PMOS와 NMOS 트랜지스터를 약반전(weak inversion) 상태에서 동작시키는 특징이 있다.
도4b는 Φ2 주기의 초기단계에서 전하를 전달하는 것을 나타내고 있으며, 빠른 전하전달을 위하여 구동 트랜지스터는 강반전(strong inversion)으로 작동하되, 입력 전압이 바뀜에 따라 NMOS 또는 PMOS 하나만 작동하고 나머지는 오프되도록 하여 전력소모를 줄인다. 도4c는 Φ2 주기의 정상상태에서의 모습을 나타낸 것으로서, 입력단의 전압이 초기상태로 회귀함에 따라 PMOS와 NMOS 트랜지스터를 약반전(weak inversion) 상태에서 동작시키는 특징이 있다.
그런데, 종래기술은 인버터를 C급(Class C)으로 동작시키도록 하기 위해서, 공급 전원전압을 NMOS의 임계전압(VTN)과 PMOS의 임계전압(VTH)의 합으로 제한하여야 하는 문제가 있어 프로세스 변이(process variation)나 전원전압의 변화에 민감하고, DC 증폭률(gain)이 작은 문제점이 있다.
따라서, 본 발명의 제1 목적은 스위치 캐패시터 회로의 구성요소인 OTA(operational transconductance amplifier)를 저전압 및 저전력에서 동작할 수 있도록 하는 아키텍처를 제공하는 데 있다.
본 발명의 제2 목적은 상기 제1 목적에 부가하여, 저전압 및 저전력으로 동작하기 위하여 바이어스를 동적으로 변화시키는 전류기근형 인버터(DSINV)를 제공하는 데 있다.
본 발명은 캐스코드(cascode) 연결된 한 쌍의 PMOS 트랜지스터의 각각의 게이트 사이와, 캐스코드 연결된 한 쌍의 NMOS 트랜지스터의 각각의 게이트 사이에 부트스트랩 캐패시터(bootstrapping capacitor)를 설치하고, 데이터 샘플링 단계(Φ1)에서는 전류기근을 통해 PMOS 트랜지스터와 NMOS 트랜지스터를 모두 약반전 동작시켜 부트스트랩 캐패시터에 입력전압(VIN)과 기준전압(VBP, VBN) 사이의 전위차에 대응된 전하를 저장하였다가, 전하전달 단계(Φ2A)에서는 입력전압이 극성에 따라 NMOS 트랜지스터 쌍 또는 PMOS 트랜지스터 쌍 중 어느 한 쌍을 강반전으로 구동하고 다른 한 쌍은 컷오프 동작하도록 하여 넓은 대역폭을 확보하도록 하고, 전하전달 후 정상상태 단계(Φ2B)에서는 PMOS 트랜지스터와 NMOS 트랜지스터를 모두 약반전으로 회귀시켜 높은 이득과 함께 전력소모를 방지하는 방식을 제안한다.
본 발명은 제1 PMOS 트랜지스터와 제2 PMOS 트랜지스터를 캐스코드 연결하고, 제1 NMOS 트랜지스터와 제2 NMOS 트랜지스터를 캐스코드 연결하여, 제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터의 드레인을 서로 연결하여 출력으로 하고, 상기 제2 PMOS 트랜지스터의 게이트와 상기 제2 NMOS 트랜지스터의 게이트를 서로 연결하여 입력으로 하고, 상기 제1 PMOS 트랜지스터의 게이트와 상기 제2 PMOS 트랜지스터 게이트 사이에 제1 부트스트랩 캐패시터를 구비하고, 상기 제1 NMOS 트랜지스터와 상기 제2 NMOS 트랜지스터 사이에 제2 부트스트랩 캐패시터를 구비하고, 상기 제1 PMOS 트랜지스터의 게이트에는 제1 기준전위와의 접속을 온오프하는 제1 스위치; 상기 입력과 출력 사이에는 제2 스위치; 상기 제1 NMOS 트랜지스터의 게이트에는 제2 기준전위와의 접속을 온오프하는 제3 스위치를 구비한 동적 바이어스 전류기근형 인버터 (DSINV) 회로를 제공한다.
본 발명은 추가로 제3 PMOS 트랜지스터와 제4 PMOS 트랜지스터를 캐스코드 연결하고, 상기 제3 PMOS 트랜지스터의 게이트와 제5 PMOS 트랜지스터의 게이트를 서로 연결하여 제5 PMOS 트랜지스터의 드레인에 접속하고, 제5 PMOS 트랜지스터의 드레인에 흐르는 전류원(current source)을 연결하고, 게이트와 드레인을 서로 연결한 제3 NMOS 트랜지스터의 드레인을 상기 제4 PMOS 트랜지스터의 드레인과 접속하고, 상기 제4 PMOS 트랜지스터의 게이트에 제3 기준전위를 인가하여, 제5 PMOS 트랜지스터에 흐르는 전류원의 전류에 맞추어 전류미러 구조를 통하여 상기 제5 PMOS 트랜지스터의 드레인은 제1 기준전위를 제공하고, 상기 제3 NMOS 트랜지스터의 드레인은 제2 기준전위를 제공하여 전류기근형 인버터에 전류기근 상태를 만드는 것을 특징으로 하는 동적 바이어스 전류기근형 인버터(DSINV) 회로를 제공한다.
본 발명은 전하전달주기 중 초기 과도상태에서는 PMOS 트랜지스터와 NMOS 트랜지스터 중 하나는 강반전 나머지는 컷오프 상태에서 동작하도록 함으로써 동적 동작모드에서 광대역을 확보하고, 전하전달주기 중 정상상태(steady state)에 이르면 인버터를 구성하는 PMOS 트랜지스터와 NMOS 트랜지스터를 약반전 상태로 회귀하도록 함으로써 전력소모를 최소화함과 동시에 높은 이득을 제공하여 출력에러를 최소화할 수 있다.
도1은 종래기술에 따른 스위치 캐패시터 회로의 구성을 나타낸 도면.
도2a 내지 도2c는 종래기술에 따른 스위치 캐패시터 회로의 동작을 나타낸 도면.
도3은 종래기술로서 비교기(comparator)를 기본으로 연산 트랜스컨덕턴스 증폭기(OTA)를 구성한 스위치 캐패시터 회로 기술을 나타낸 도면.
도4a 내지 도4c는 종래기술에 따라 인버터에 기반을 둔 스위치 캐패시터 회로를 나타낸 도면.
도5a는 본 발명에 따른 동적 바이어스 전류기근형 인버터(DSINV)의 구성을 나타낸 도면.
도5b는 본 발명에 따른 동적 바이어스 전류기근형 인버터(DSINV)의 이득과 대역폭이 적응적으로 변하는 모습을 입력전압에 대하여 나타낸 도면.
도6a 내지 도6c는 본 발명에 따른 동적 바이어스 전류기근형 인버터(DSINV)의 동작을 순차적으로 나타낸 도면.
도7a 및 도7b는 본 발명에 따른 동적 바이어스 전류기근형 인버터(DSINV)의 공급 전원전압변화에 대한 의존성을 나타낸 도면.
도8은 본 발명에 따른 동적 바이어스 전류기근형 인버터(DSINV)를 적용하여 스위치 캐패시터 적분기 회로를 구현한 실시예를 나타낸 도면.
도9는 본 발명에 따른 동적 바이어스 전류기근형 인버터(DSINV)를 적용하여 델타시그마 모듈레이터 회로를 구현한 실시예를 나타낸 도면.
도10a 및 도10b는 본 발명에 따른 동적 바이어스 전류기근형 인버터(DSINV)를 적용한 델타시그마 모듈레이터 회로의 스펙트럼 특성과 잡음특성을 각각 나타낸 도면.
이하에서는 첨부도면 도5a 내지 도10을 참조하여 본 발명 실시를 위한 구체적 내용을 상세히 설명한다.
도5a는 본 발명에 따른 동적 바이어스 전류기근형 인버터(DSINV)의 구성을 나타낸 도면이다. 본 발명에 따른 동적 바이어스 전류기근형 인버터(DSINV)의 기준전류(IREF)는 전류기근형 인버터의 PMOS 트랜지스터와 NMOS 트랜지스터가 약반전(weak inversion) 상태에 놓이도록 하고, 이는 바이어스 회로와 전류미러를 통하여 바이어스 전압을 제공받으며 최대 DC 이득(gain)을 얻는다. 또한 인버터가 전류기근 상태에 있으므로, 전원전압과 무관하게 동작이 가능하다.
본 발명에 따른 동적 바이어스 전류기근형 인버터(DSINV)는 캐스코드 아키텍처(cascode architecture)를 하고 있으므로, 동일한 전력소모량으로 종래기술보다 더 큰 이득을 기대할 수 있다.
본 발명에 따른 동적 바이어스 전류기근형 인버터(DSINV)는 제1 PMOS 트랜지스터(300, 330)와 제2 PMOS 트랜지스터(310, 320)를 캐스코드 연결하고, 제1 PMOS 트랜지스터(300, 330)의 소스를 공급 전원전압 Vdd에 연결한다. 또한, 제1 NMOS 트랜지스터(210, 230)와 제2 NMOS 트랜지스터(200, 220)를 캐스코드 연결하여, 제1 NMOS 트랜지스터(210, 230)의 소스를 접지연결한다.
제2 PMOS 트랜지스터(310, 320)와 제2 NMOS 트랜지스터(200, 220)의 드레인을 서로 연결하여 출력(OUT-, OUT+)으로 하고, 제2 PMOS 트랜지스터(310, 320)의 게이트와 제2 NMOS 트랜지스터(200, 220)의 게이트를 서로 연결하여 입력(IN+, IN-)으로 하고, 제1 PMOS 트랜지스터(300, 330)의 게이트와 제2 PMOS 트랜지스터(310, 320)의 게이트 사이에 제1 부트스트랩 캐패시터(100, 120)를 설치한다. 제1 NMOS 트랜지스터(210, 230)와 상기 제2 NMOS 트랜지스터(200, 220)의 게이트 사이에 제2 부트스트랩 캐패시터(110, 130)를 설치한다.
본 발명의 양호한 실시예로서, 제1 PMOS 트랜지스터(300, 330)의 게이트에는 제1 기준전위(VBP)와의 접속을 온오프하는 제1 스위치(400, 430)를 설치한다. 또한, 입력(IN)과 출력(OUT) 사이에는 제2 스위치(410, 440)를 설치한다. 제1 NMOS 트랜지스터(210, 230)의 게이트에는 제2 기준전위(VBN)와의 접속을 온오프하는 제3 스위치(420, 450)을 설치한다.
위에서 설명한 본 발명에 따른 동적 바이어스 전류기근형 인버터(DSINV)는 한 쌍을 구성함으로써 유사차동쌍(pseudo differential pair)을 형성할 수 있다. 도5a에는 좌우 대칭인 동적 바이어스 전류기근형 인버터(DSINV)를 구성하여 IN+, IN-, OUT+, OUT-를 구성하고 있다.
본 발명에 따른 동적 바이어스 전류기근형 인버터(DSINV)는 동적으로 바이어스 전압을 제공하는 회로를 다음과 같이 구성한다. 즉, 제3 PMOS 트랜지스터(340)와 제4 PMOS 트랜지스터(350)를 캐스코드 연결하고, 제3 PMOS 트랜지스터(340)의 게이트와 제5 PMOS 트랜지스터(360)의 게이트를 서로 연결하여 제5 PMOS 트랜지스터(360)의 드레인에 접속하고, 제5 PMOS 트랜지스터(360)의 드레인에 흐르는 전류원(current source) IREF를 연결하고, 게이트와 드레인을 서로 연결한 제3 NMOS 트랜지스터(240)의 드레인을 제4 PMOS 트랜지스터(350)의 드레인과 접속하고, 제4 PMOS 트랜지스터(350)의 게이트에 제3 기준전위 VCM을 인가하여, 제5 PMOS 트랜지스터의 드레인은 제1 기준전위 VBP를 제공하고, 제3 NMOS 트랜지스터(240)의 드레인은 제2 기준전위 VBN을 제공한다. 본 발명에 또 다른 실시예로서, 제4 PMOS 트랜지스터(350)와 VCM 구성은 생략할 수 있다.
본 발명에 따른 동적 바이어스 전류기근형 인버터(DSINV)는 부트스트랩 캐패시터(bootstrapping capacitor) CB1(100), CB2(110), CB3(120), CB4(130)를 구비하고 있어, 초기 입력전압 VIN0와 각각의 바이어스 전압 VBP 및 VBN 사이의 전위차를 Φ1 기간에 저장하게 된다. 전하전달주기 Φ2 는 두 구간으로 구분할 수 있는데, 신속한 전하전달을 위하여 넓은 대역폭이 요구되는 Φ2A 구간과, 후속 구간으로서 출력에러를 최소화하기 위하여 높은 이득이 요구되는 Φ2B 구간이다.
본 발명은 연산 트랜스컨덕턴스 증폭기(OTA; operational transconductance amplifier)가 갖추어야할 대역폭과 이득에 관한 요구조건을 동시에 만족시키도록 하는 대신에, 부트스트랩 캐패시터(bootstrapping capacitor) CB1(100), CB2(110), CB3(120), CB4(130)를 구비해서, 대역폭과 이득에 관한 상기 요구조건을 Φ1, Φ2A 및 Φ2B 구간별로 순차적으로 충족하는 것을 특징으로 한다. 도5b는 본 발명에 따른 동적 바이어스 전류기근형 인버터(DSINV)의 이득과 대역폭이 적응적으로 변하는 모습을 입력전압에 대하여 나타낸 도면이다.
도6a 내지 도6c는 본 발명에 따른 동적 바이어스 전류기근형 인버터(DSINV)의 동작을 순차적으로 나타낸 도면이다. 도6a는 초기 Φ1 프리셋 주기에서 스위치 S1P와 S1N(도면에는 단락으로 표시함)이 닫고 데이터를 샘플링하는 단계를 나타낸다. 도6a를 참조하면, 데이터 샘플링 주기 Φ1 에는 본 발명에 따른 DSINV는 프리셋 모드로 동작한다. 스위치 S1P와 스위치 S1N로 형성되는 음의 궤환(negative feedback) 요소는 PMOS 트랜지스터와 NMOS 트랜지스터 사이의 전류 부정합(mismatch)의 균형을 잡고, 높은 DC 이득 상태에 있는 초기 입력 전압 VIN0를 형성한다.
이어서, 도6b를 참조하면, 예를 들어 VIN +가 VIN0보다 큰 경우에는, 초기에 약반전(weak inversion)에 있던 NMOS 트랜지스터 M3(200)와 M4(210)가 부트스트랩 캐패시터 CB1(100), CB2(110)가 저장하고 있던 전하에 의하여 강반전으로 채널 상태를 전이하게 되고, 반면에 PMOS 트랜지스터(300, 310)는 컷오프된다.
새롭게 바이어스된 NMOS 트랜지스터(200, 210)는 강반전(strong inversion) 상태에 있어 많은 전류가 흐르게 되므로 높은 대역폭 특성을 보이게 된다. 따라서, CA에 충전된 전하는 각 적분 단계에서 신속하에 CI로 전달(trnasfer)된다.
도6c를 참조하면, 출력이 최종값에 도달하게 되면, VIN +는 VIN0로 접근하게 되고 모든 NMOS 트랜지스터(200, 210)를 초기의 약반전(weak inversion) 상태로 되돌리게 된다. 그 결과, 본 발명에 따른 동적 바이어스 전류기근형 인버터(DSINV)는 정상상태에 다다른 Φ2B 구간에서 정전력 소모를 최소화할 수 있으면서도 최대의 오픈 루프 DC 이득을 확보하여 출력 에러를 최소화할 수 있다.
도7a 및 도7b는 본 발명에 따른 동적 바이어스 전류기근형 인버터(DSINV)의 공급 전원전압변화에 대한 의존성을 나타낸 도면이다. 본 발명에 따른 DSINV는 정상상태에서 약반전(weak inversion) 상태로 작동하므로, 캐스코드 아키텍처에 대해서도 NMOS 트랜지스터의 임계전압 VTHN과 PMOS 트랜지스터의 임계전압│VTHP│를 합한 전원전압에 대해서도 작동한다. 도7a 및 도7b를 참조하면, 본 발명에 따른 DSINV는 전원전압을 0.7 ~ 2.0 V 범위에서 변화시키더라도 일정한 크기의 이득과 대역폭을 확보할 수 있음을 보이고 있다.
도8은 본 발명에 따른 동적 바이어스 전류기근형 인버터(DSINV)를 적용하여 스위치 캐패시터 적분기 회로를 구현한 실시예를 나타낸 도면이다. 도8을 참조하면, 본 발명에 따른 DSINV를 적용한 스위치 캐패시터 적분기 회로는, 오프셋이 있는 경우에 초기 프리셋 상태에서 오프셋 전압을 오토 제로잉 캐패시터에 저장해 두었다가 보상하여 제거한다. 또한 유사공통전압 피드백 회로(pseudo CMFB)를 통하여 유사 차동 모드(pseudo differential mode)로 동작한다.
도9는 본 발명에 따른 동적 바이어스 전류기근형 인버터(DSINV)를 적용하여 델타시그마 모듈레이터 회로를 구현한 실시예를 나타낸 도면이다.
본 발명에 따른 동적 바이어스 전류기근형 인버터(DSINV)는 프로세스, 트랜지스터 크기, 또는 바이어스 전류 등에 의해 결정되는 고유의 VIN0를 갖게 되므로, 본 발명에 따른 오토 제로잉(auto zeroing)을 위한 캐패시터 CAZ는 프리셋 상태에서 VIN0를 저장함으로써 VCM과 VIN0의 차이를 보상하여 제거하게 된다. 충전된 캐패시터 CAZ는 다음 주기 Φ2 에서 전하 전달을 위해 버추얼 그라운드(virtual ground)를 제공한다.
도10a 및 도10b는 본 발명에 따른 동적 바이어스 전류기근형 인버터(DSINV)를 적용한 델타시그마 모듈레이터 회로의 스펙트럼 특성과 잡음특성을 각각 나타낸 도면이다. 본 발명에 따른 동적 바이어스 전류기근형 인버터(DSINV)를 적용한 델타시그마 모듈레이터 회로는 1 MHz 샘플링 속도에서 8 KHz 대역폭과 67 dB SNR 특성을 보이고 있으며, 0.75 V 공급 전원전압에서 13.7 μW의 전력을 소모한다.
전술한 내용은 후술할 발명의 특허 청구 범위를 더욱 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개선하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술 될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.
또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용될 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 진화, 치환 및 변경이 가능하다.
본 발명은 스위치 캐패시터를 구성함에 있어서 기존의 아날로그 OP AMP 대신에 전류기근형 인버터를 사용해서 적분기를 구성함으로써, 전하전달 주기 중 초기 과도상태에서는 고이득과 광대역을 확보하고, 정상상태에 이르면 전력소모를 최소화함과 동시에 높은 이득을 제공하여 출력에러를 최소화할 수 있어 저전압 저전력 델타시그마 모듈레이터 제작에 적용할 수 있다.
100, 120 : 제1 부트스트랩 캐패시터
110, 130 : 제2 부트스트랩 캐패시터
210, 230 : 제1 NMOS 트랜지스터
200, 220 : 제2 NMOS 트랜지스터
240 : 제3 NMOS 트랜지스터
300, 330 : 제1 PMOS 트랜지스터
310, 320 : 제2 PMOS 트랜지스터
340 : 제3 PMOS 트랜지스터
350 : 제4 PMOS 트랜지스터
360 : 제5 PMOS 트랜지스터
400, 430 : 제1 스위치
410, 440 : 제2 스위치
420, 450 : 제3 스위치

Claims (4)

  1. 제1 PMOS 트랜지스터와 제2 PMOS 트랜지스터를 캐스코드 연결하고,
    제1 NMOS 트랜지스터와 제2 NMOS 트랜지스터를 캐스코드 연결하여,
    제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터의 드레인을 서로 연결하여 출력으로 하고, 상기 제2 PMOS 트랜지스터의 게이트와 상기 제2 NMOS 트랜지스터의 게이트를 서로 연결하여 입력으로 하고,
    상기 제1 PMOS 트랜지스터의 게이트와 상기 제2 PMOS 트랜지스터 게이트 사이에 제1 부트스트랩 캐패시터를 구비하고, 상기 제1 NMOS 트랜지스터의 게이트와 상기 제2 NMOS 트랜지스터의 게이트 사이에 제2 부트스트랩 캐패시터를 구비하고,
    상기 제1 PMOS 트랜지스터의 게이트에는 제1 기준전위와의 접속을 온오프하는 제1 스위치;
    상기 입력과 출력 사이에는 제2 스위치;
    상기 제1 NMOS 트랜지스터의 게이트에는 제2 기준전위와의 접속을 온오프하는 제3 스위치;
    를 구비하고,
    제3 PMOS 트랜지스터의 게이트와 제5 PMOS 트랜지스터의 게이트를 서로 연결하여 제5 PMOS 트랜지스터의 드레인에 접속하고, 제5 PMOS 트랜지스터의 드레인에 흐르는 전류원(current source)을 연결하고,
    게이트와 드레인을 서로 연결한 제3 NMOS 트랜지스터의 드레인을 상기 제3 PMOS 트랜지스터의 드레인과 접속하고,
    상기 제5 PMOS 트랜지스터 드레인은 제1 기준전위를 제공하고,
    상기 제3 NMOS 트랜지스터의 드레인은 제2 기준전위를 제공하는 것을 특징으로 하는 인버터 회로.
  2. 삭제
  3. 제1 PMOS 트랜지스터와 제2 PMOS 트랜지스터를 캐스코드 연결하고,
    제1 NMOS 트랜지스터와 제2 NMOS 트랜지스터를 캐스코드 연결하여,
    제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터의 드레인을 서로 연결하여 출력으로 하고, 상기 제2 PMOS 트랜지스터의 게이트와 상기 제2 NMOS 트랜지스터의 게이트를 서로 연결하여 입력으로 하고,
    상기 제1 PMOS 트랜지스터의 게이트와 상기 제2 PMOS 트랜지스터 게이트 사이에 제1 부트스트랩 캐패시터를 구비하고, 상기 제1 NMOS 트랜지스터의 게이트와 상기 제2 NMOS 트랜지스터의 게이트 사이에 제2 부트스트랩 캐패시터를 구비하고,
    상기 제1 PMOS 트랜지스터의 게이트에는 제1 기준전위와의 접속을 온오프하는 제1 스위치;
    상기 입력과 출력 사이에는 제2 스위치;
    상기 제1 NMOS 트랜지스터의 게이트에는 제2 기준전위와의 접속을 온오프하는 제3 스위치;
    를 구비하고,
    제3 PMOS 트랜지스터와 제4 PMOS 트랜지스터를 캐스코드 연결하고, 상기 제3 PMOS 트랜지스터의 게이트와 제5 PMOS 트랜지스터의 게이트를 서로 연결하여 제5 PMOS 트랜지스터의 드레인에 접속하고, 제5 PMOS 트랜지스터의 드레인에 흐르는 전류원(current source)을 연결하고,
    게이트와 드레인을 서로 연결한 제3 NMOS 트랜지스터의 드레인을 상기 제4 PMOS 트랜지스터의 드레인과 접속하고, 상기 제4 PMOS 트랜지스터의 게이트에 제3 기준전위를 인가하여,
    상기 제5 PMOS 트랜지스터 드레인은 제1 기준전위를 제공하고,
    상기 제3 NMOS 트랜지스터의 드레인은 제2 기준전위를 제공하는 것을 특징으로 하는 인버터 회로.
  4. 제1항 또는 제3항 중 어느 한 항에 따른 인버터 회로를 연산 트랜스컨덕턴스 증폭기로 구성하여, 상기 제1, 2, 3 스위치를 데이터 샘플링 주기에는 닫고 전하 전달주기에는 여는 것을 특징으로 하는 스위치 캐패시터 회로.
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