JPH118540A - インタフェース回路およびその判定レベル設定方法 - Google Patents

Abstract

(57)【要約】 【課題】 インタフェース回路の内部電源が低電圧であ
っても、高速入力信号に追従した出力信号を出力させ
る。 【解決手段】 カレントミラー回路を構成するｐ型の各
トランジスタＰ２，Ｐ４にそれぞれＮ型の各トランジス
タＮ１，Ｎ２を直列接続し、かつ基準電圧ＶＲＥＦ及び
入力信号ＩＮを入力する上記各トランジスタＮ１，Ｎ２
に対し、パワーダウン制御用トランジスタＮ１１，Ｎ１
２をそれぞれ直列接続（縦積み）すると共に、各トラン
ジスタＮ１１，Ｎ１２をｎ型トランジスタにより構成す
る。また、インタフェース回路である入力回路１と、入
力回路１とほぼ同様構成のダミー入力回路２とを設け、
ダミー入力回路２，バッファ回路９，最適値保持回路８
及び補正回路３、調整回路４からなる回路群により、入
力回路１に対し最適な基準点ＲＥＦＦＬ２を動作電流と
して与える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、小振幅の信号を扱
うインタフェース回路に関する。

【０００２】

【従来の技術】近年、ＣＰＵの動作速度が上がり、数１
００ＭＨｚの信号をメモリや周辺デバイスとの間でやり
取りするようになった。しかし、今までのように０−５
Ｖ系の論理回路では出力が入力に追随できなかったり、
追随するためには大きな電力が必要となったり、不要な
ノイズ輻射や終端反射波を多量に発生することになる。
このような問題を解決するため、小振幅で高速の信号を
扱うＬＶＴＴＬ（ＬｏｗＶｏｌｔａｇｅ Ｔｒａｎｇｉ
ｓｔｅｒ Ｔｒａｎｇｉｓｔｅｒ Ｌｏｇｉｃ）やＳＳ
ＴＬ（Ｓｔｕｂ Ｓｅｒｉｅｓ Ｔｅｒｍｉｎａｔｅｄ
Ｌｏｇｉｃ）と呼ばれるインタフェース回路をデバイ
スの入出力部に設け、内部の論理回路と接続することが
必要になってきている。ＬＶＴＴＬ規格の信号は、基準
電圧１．４Ｖを中心に±０．６Ｖの振幅、ＳＳＴＬの規
格では、基準電圧１．５Ｖを中心に±０．２Ｖの振幅と
することが決められている。

【０００３】さらに、ＣＰＵやメモリなどのデバイス
は、携帯用パソコンなど電池で動作する用途にも多く使
われるようになり、これら装置の電池は、従来６Ｖであ
ったものが、４．５Ｖや３Ｖになってきている。これに
ともない、デバイスも低電圧で動作することが求めら
れ、デバイス内部で安定化された内部電源電圧は、３．
３Ｖや２Ｖと低い電圧でも動作するように設計しなけれ
ばならなくなってきた。

【０００４】図８はこのようなインタフェース回路の構
成を示す回路図（以下、従来例１とする）であり、図８
において、Ｐ１〜Ｐ４はｐ型トランジスタ、Ｎ１〜Ｎ３
はｎ型トランジスタをそれぞれ示す。また、図８におい
て、電源Ｖｃｃの電圧として３．３Ｖの電圧が用いられ
る。また、基準電圧ＶＲＥＦとして１．４Ｖが設定さ
れ、かつ入力される入力信号ＩＮの振幅はＶＲＥＦ±
０．６Ｖである。

【０００５】ここで図８の回路の接続関係について説明
する。Ｐ型トランジスタＰ１，Ｐ３のソースはともに電
源に接続され、ゲートはともにパワーダウン信号ＰＤと
接続され、ドレインはそれぞれカレントミラーを構成す
るＰ型トランジスタＰ２，Ｐ４のソースと接続される。
カレントミラーを構成するＰ型トランジスタＰ２，Ｐ４
のゲート同士はトランジスタＰ２のドレインと接続され
る。Ｎ型トランジスタＮ１のドレインはトランジスタＰ
２のドレインと接続され、ゲートは基準電圧と、ソース
は接地と接続される。もう一方のＮ型トランジスタＮ２
のドレインはトランジスタＰ４のドレインと接続される
とともに出力端子ＯＵＴに接続され、ゲートは入力端子
ＩＮと、ソースは接地と接続される。また、Ｎ型トラン
ジスタＮ３のドレインは出力端子ＯＵＴと、ゲートはパ
ワーダウン信号ＰＤと、ソースは接地と接続される。

【０００６】次に図８の回路の動作について説明する。
トランジスタＰ１，Ｐ３，Ｎ３は、このインタフェース
回路が非動作時やスタンバイ時に電流を流さないように
するためのものであり、その制御信号は図示省略したＣ
ＰＵなどから出力される。即ち、そのパワーダウン信号
ＰＤがＨレベルのときトランジスタＰ１、Ｐ３はオフ、
トランジスタＮ３はオンとなり、インタフェース回路に
電流は流れず、出力ＯＵＴはＬレベルになる。一方、パ
ワーダウン信号ＰＤがＬレベルとなると、トランジスタ
Ｐ１，Ｐ３はオン、トランジスタＮ３はオフするので、
入力信号ＩＮに追従した信号が出力ＯＵＴから出力さ
れ、図示しない例えばメモリ回路等がアクセスされる。
以下の説明では、特に断らない限り、パワーダウン信号
ＰＤはＬレベル、即ちトランジスタＰ１、Ｐ３はオン、
トランジスタＮ３はオフしているものとする。

【０００７】トランジスタＮ１のゲートには基準電圧Ｖ
ＲＥＦ、例えば１．４Ｖが入力され、この電圧に応じた
電流がドレインに流れる。トランジスタＰ２，Ｐ４のゲ
ートはＰ２のドレインに接続され、いわゆるカレントミ
ラー回路を構成している。このため、トランジスタＮ１
のドレイン電流に比例した電流がトランジスタＰ４のド
レインから出力される。

【０００８】一方、トランジスタＮ２のゲートには入力
信号ＩＮが入力され、その電圧が基準電圧ＶＲＥＦの
１．４Ｖ以下の場合は、トランジスタＮ２の電流吸入能
力はトランジスタＰ４の電流供給能力より小であり、従
って出力ＯＵＴはＨレベルとなる。一方、入力された入
力信号ＩＮのレベルが基準電圧ＶＲＥＦの１．４Ｖ以上
になると、トランジスタＮ２の電流吸入能力はトランジ
スタＰ４の電流供給能力より大となり、出力ＯＵＴはＬ
レベルとなる。

【０００９】

【発明が解決しようとする課題】図８に示すインタフェ
ース回路では、電池の電圧がある程度低下しても動作す
るようにするため、内部電源電圧Ｖｃｃを２Ｖ程度の電
圧にする傾向にある。従来例１では、トランジスタＮ１
のドレインと電源との間にトランジスタＰ１とＰ２が直
列に接続されており、トランジスタＰ１とＰ２のしきい
値ＶＴの和の電圧降下を生ずるので、トランジスタＮ１
のドレインは電源電圧よりさらに低い電圧になる。一
方、基準電圧ＶＲＥＦは１．４Ｖと規格で決められてお
り、変更することはできない。トランジスタＰ１，Ｐ２
のしきい値ＶＴがばらついて、０．３Ｖより大きくなる
と、トランジスタＮ１のドレイン電圧が１．４Ｖより低
くなってしまい、トランジスタＮ１が動作しなくなる。
これは、トランジスタＮ２についても同様のことがいえ
る。

【００１０】こうした場合でも、インタフェース回路の
直流特性を満足させて動作させるためには、回路を構成
する各トランジスタＰ２とＮ１、およびトランジスタＰ
４とＮ２のゲート長（ゲート面積）の比率を大きくする
必要がある。しかしながら、トランジスタＰ４のゲート
面積を大きくして、直流的な動作点を最適にすると、ト
ランジスタＮ４のドレイン側に付く寄生容量が増大し、
インタフェース回路が高速で動作しなくなるという問題
が生ずる。この結果、インタフェース回路からメモリ回
路など内部回路へのアクセスが遅れて入力信号ＩＮとし
て２００ＭＨｚのような高速の信号を入力した場合に、
インタフェース回路の動作が不能になるという問題があ
った。

【００１１】また、別の問題として次のようなこともあ
る。入力信号の基準電圧は方式によって異なり、基準電
圧が１Ｖであったり、１．４Ｖ、あるいは、１．５Ｖで
あったりする。従来は各方式のインタフェース回路をデ
バイス内部に形成しておき、必要に応じて切り替えて使
っていた。しかし、インタフェース回路は各入出力端子
に必要になり、多くの入出力端子を有するデバイスで各
方式に対応する回路を形成しておくと、チップサイズが
大きくなってしまう。従って、１つのインタフェース回
路で、どのような方式にも対応できるようにしておくこ
とが望まれる。このような要求に応えるため、特開平７
−２４０６７９号公報（以下、従来例２）では、基準電
圧が変わった場合、それに応じて差動増幅回路の定電流
量を変化させることで、基準電圧が高くなっても回路電
流が増加することを防止している。

【００１２】さらに別の手段しては、特開平５−６７９
５１号公報（以下、従来例３とする）に開示されている
ように、インタフェース回路の出力をローパスフィルタ
を通して積分し、この積分した電圧をフィードバックす
ることで、入力信号の直流レベルがバラついたり、入力
回路のシュレッショールド電圧がバラついても、自己補
正できるようにする方法が知られている。

【００１３】従来例２には、基準電圧が変わっても消費
電流を一定にすることは開示されているが、電源電圧が
低くなったときの問題については、なんら示されていな
い。一般に、電源電圧が下がって、かつ、定電流回路の
電流を少なくすると、差動増幅回路の利得は低下し、高
周波特性の応答性も劣化する。従来例３の方法では、電
源電圧が低くなっても最適な動作点に補正できるが、デ
バイスが動作している間、ローパスフィルタや帰還回路
などを絶えず動作させておかなければならないので、消
費電力が増加するという問題がある。

【００１４】本発明の第１の目的は、インタフェース回
路の内部電源が低電圧であっても、高速入力信号に追従
した出力信号を出力させることを目的とする。本発明の
第２の目的は、トランジスタの特性がばらついても、最
適な動作点に自己補正できるようにすることを目的とす
る。本発明の第３の目的は、基準電圧の異なる複数の伝
送方式でも、最適な動作点に自己補正できるインタフェ
ースを提供することを目的とする。本発明の第４の目的
は、補正処理を行っても消費電力を増大させない回路を
提供することを目的とする。

【００１５】

【課題を解決するための手段】このような課題を解決す
るために本発明は、電流入力端と電流出力端をもつ第１
と第２のカレントミラー回路と、入力信号がゲートに入
力され、ドレインが第１のカレントミラー回路の電流出
力端に接続された第１のトランジスタを有する第１の入
力回路と、所定の基準電圧がゲートに入力され、ドレイ
ンが第２のカレントミラー回路の電流出力端に接続され
た第２のトランジスタを有する第２の入力回路と、電流
入力端に接続され、電流出力端に流れる電流量を第１の
トランジスタの論理判定レベルに設定する基準設定手段
とを設けたものである。また、カレントミラー回路は第
３および第４のトランジスタからなり、第２のトランジ
スタのゲートが第４のトランジスタのゲートと接続さ
れ、電流入力端は第３のトランジスタのゲートとドレイ
ンに接続され、電流出力端は第４のトランジスタのドレ
インに接続されるものである。また、基準設定手段は、
電流量設定手段と、電流量設定手段の出力を判定して、
その結果を電流量設定手段に帰還する論理レベル判定手
段とから構成されるものである。また、電流量設定手段
は、論理レベル判定手段の出力結果に基づき、保持する
情報を修正する最適値保持回路と、最適値保持回路の出
力に基づき電流量を増減する調整回路とから構成される
ものである。また、最適値保持回路は、複数のラッチ回
路またはシフトレジスタから構成されるものである。ま
た、複数のラッチ回路またはシフトレジスタの段数を２
^m （ｍは正の整数）個で構成したものである。

【００１６】また、調整回路は複数のトランジスタ構成
要素を並列接続したトランジスタアレイからなり、トラ
ンジスタアレイのドレインを電流入力端に並列接続し、
ゲートをそれぞれ最適値保持回路の出力に接続したもの
である。また、上記トランジスタ構成要素は、第５と第
６のトランジスタで構成され、第５のトランジスタのド
レインを電流入力端に接続し、第５のトランジスタのソ
ースを第６のトランジスタのドレインに接続し、第５ま
たは第６のトランジスタのいずれか一方のゲートを最適
値保持回路の出力に接続し、他方のゲートに一定電圧を
供給したものである。また、論理レベル判定手段は電流
量設定手段により設定された電流量で所定の基準電圧を
判定した結果を出力する第２の入力回路と、第２の入力
回路の出力を増幅して電流量設定手段に帰還するバッフ
ァ回路とから構成されるものである。また、電流入力端
と電流出力端をもつカレントミラー回路と、入力信号が
ゲートに入力され、ドレインが電流出力端に接続され、
入力信号の論理レベルを判定する第１のトランジスタ
と、電流入力端に接続され、電流出力端に流れる電流量
を第１のトランジスタの論理判定レベルに設定する基準
設定手段とを設けたものである。また、ソースに電源が
接続されかつゲートとドレイン間が接続される第１のＰ
型トランジスタと、ドレインが第１のＰ型トランジスタ
のドレインと接続されかつゲートには基準電圧が供給さ
れる第１のＮ型トランジスタと、ドレインが第１のＮ型
トランジスタのソースと接続されかつソースが接地され
る第２のＮ型トランジスタとからなる第１の回路と、ソ
ースに電源が接続されかつゲートが第１のＰ型トランジ
スタのゲートと接続される第２のＰ型トランジスタと、
ドレインが第２のＰ型トランジスタのトレインと接続さ
れるとともにゲートからの信号を入力して基準電圧に基
づきドレインから出力信号を発生する第３のＮ型トラン
ジスタと、ドレインが第３のＮ型トランジスタのソース
と接続されかつソースが接地されるとともにゲートが第
２のＮ型トランジスタのゲートと接続される第４のＮ型
トランジスタとからなる第２の回路とを設け、第２及び
第４のＮ型トランジスタを導通及び非導通にすることに
より第１及び第２の回路の動作・非動作を制御するもの
である。

【００１７】また、第２のカレントミラー回路の電流入
力端の電流を所定の電流量に設定するステップＳ１と、
所定の基準電圧を第２のトランジスタに入力するステッ
プＳ２と、第２のトランジスタに所定の電流量を流し、
所定の基準電圧を入力したときの出力を判定するステッ
プＳ３と、ステップＳ３の判定結果を最適値保持手段に
記憶するステップＳ４と、上記記憶に基づきカレントミ
ラー回路の電流入力端の電流量を再設定するステップＳ
５と、ステップＳ２からステップＳ５までの各ステップ
を少なくとも最適値保持手段の段数だけくり返すステッ
プＳ６とからなるインタフェース回路の判定レベル設定
方法である。また、ステップＳ１からステップＳ６の各
ステップを電源投入時、あるいはスタンバイ状態から動
作を再開した時に行なうようにした方法である。また、
ステップＳ６の実行後、第２の入力回路に流れる電流を
停止するステップを設けるようにした方法である。ま
た、ステップＳ５で、設定データをバイナリ変換して第
１の入力回路の補正回路へ転送するようにした方法であ
る。また、ステップＳ５で、設定データをシリアル変換
して第１の入力回路の補正回路へ転送するようにした方
法である。

【００１８】

【発明の実施の形態】以下、本発明について図面を参照
して説明する。図１は本発明に係るインタフェース回路
の第１の実施の形態を示す回路図である。図１におい
て、本回路は、一対のＰ型トランジスタＰ２，Ｐ４がカ
レントミラー回路を構成し、トランジスタＰ２，Ｐ４の
ソースが電源に接続され、かつＰ２，Ｐ４のゲートどう
しが接続されるとともに、Ｐ２のドレインにも接続され
ている。ここで、Ｐ２のドレインを電流入力端、Ｐ４の
それを電流出力端と呼ぶ。

【００１９】次に図１の回路の接続関係について説明す
る。Ｐ型トランジスタＰ２，Ｐ４のドレインは、一対の
Ｎ型トランジスタＮ１，Ｎ２のドレインとそれぞれ接続
され、Ｎ２のドレインは出力端子ＯＵＴにも接続され
る。トランジスタＮ１のゲートは基準電圧ＶＲＥＦ端子
と接続され、トランジスタＮ２のゲートは入力信号ＩＮ
端子と接続される。トランジスタＮ１，Ｎ２のソース
は、それぞれＮ型トランジスタＮ１１，Ｎ１２のドレイ
ンと接続され、Ｎ型トランジスタＮ１１，Ｎ１２のソー
スは接地され、これらのゲートにはインバータＩＮ１を
介してパワーダウン信号ＰＤ端子に接続される。また、
Ｐ型トランジスタＰ５はドレインが電源と、ゲートがＮ
１２のゲートと、ソースが出力端子ＯＵＴと接続され
る。ここで、トランジスタＰ２，Ｎ１，Ｎ１１は第１の
直列回路（初段回路）を構成し、トランジスタＰ４，Ｎ
２，Ｎ１２は第２の直列回路を構成する。

【００２０】本インタフェース回路では、基準電圧ＶＲ
ＥＦ及び入力信号ＩＮを入力するＮ型の各トランジスタ
Ｎ１，Ｎ２に対し、信号ＰＤによりインタフェース回路
を動作・非動作にする回路電流カットオフ用トランジス
タＮ１１，Ｎ１２をそれぞれ直列接続（縦積み）し、か
つ各トランジスタＮ１１，Ｎ１２をＮ型トランジスタに
より構成する。なお、Ｐ５はＰ型トランジスタ、ＩＮ１
はインバータである。また、図中において、ＰＤは本回
路を非動作状態にする信号であり、スタンバイ信号、電
流カットオフ信号、あるいはパワーダウン信号と呼ばれ
る。この信号ＰＤはデバイス内部で作られることもある
し、外部の例えばＣＰＵ側で作られることもある。

【００２１】次に、図１のインタフェース回路の動作に
ついて説明する。パワーダウン信号ＰＤがＨレベルにな
ると、インバータＩＮ１の出力はＬレベルになり、トラ
ンジスタＮ１１，Ｎ１２はともにオフし、第１および第
２の直列回路には電流が流れなくなる。その結果、非動
作状態の消費電流を低減できる。このとき、Ｐ型トラン
ジスタＰ５はオンし、非動作状態に出力ＯＵＴの出力が
不定になるのを防止する。一方、パワーダウン信号ＰＤ
がＬレベルになると、インバータＩＮ１の出力はＨレベ
ルになり、トランジスタＮ１１，Ｎ１２はともにオン
し、第１および第２の直列回路には所望の電流が流れ
る。また、Ｐ型トランジスタＰ５はオフするので、出力
ＯＵＴには、第２の直列回路の出力がそのまま出力され
る。以下、特に断らない限り、パワーダウン信号ＰＤが
Ｌレベル、即ち動作状態にあるものとして、動作を説明
する。

【００２２】まず、基準電圧ＶＲＥＦがトランジスタＮ
１のゲートに入力されると、トランジスタＮ１の特性に
応じたドレイン電流が流れる。この電流は、トランジス
タＰ２，Ｐ４で構成されるカレントミラー回路の電流入
力端ｎ１に入力され、この電流に比例した電流が電流出
力端ｎ２から出力される。電流入力端ｎ１の電流ｉ１と
電流出力端ｎ２の電流ｉ２の比は、トランジスタＰ２と
Ｐ４とのサイズ比を変えることで自由に選ぶことができ
るが、ここでは同じ電流が流れるものとする。次に、入
力ＩＮに入力信号が入力され、その電圧が基準電圧ＶＲ
ＥＦより低い場合、トランジスタＮ２に流れる電流は電
流ｉ２より少ないので、出力はＨレベルになる。逆に、
入力電圧ＩＮが基準電圧ＶＲＥＦより高い場合、トラン
ジスタＮ２に流れる電流吸引能力は電流ｉ２より大きい
ので、出力はＬレベルになる。

【００２３】このように構成することにより、トランジ
スタＰ２，Ｎ１，Ｎ１１からなる初段回路の電源電圧
（内部電源電圧）Ｖｃｃが低電圧の例えば２Ｖ程度にな
っても、トランジスタＮ１のドレインはＰ型トランジス
タＰ２のしきい値電圧ＶＴ分の電圧降下しかないので、
トランジスタＮ１のドレイン電圧はＶＴが０．３Ｖにな
ったとしても、１．７Ｖを確保でき、ゲート・ドレイン
間の電圧が逆転することはない。トランジスタＮ２につ
いても同様であり、高速の入力信号ＩＮに追従した出力
信号ＯＵＴを出力することができる。

【００２４】また、各Ｎ型トランジスタＮ１，Ｎ１１及
びＮ２，Ｎ１２をそれぞれ縦積み構成とすることで、初
段回路を構成するトランジスタＰ２とＮ１のゲート長の
比率を小さくすることができ、高速の入力信号ＩＮに追
従した出力信号を得ることができる。なお、電源Ｖｃｃ
の電圧としては３．３Ｖ、あるいは２Ｖの電圧が設定さ
れる。また、初段回路を構成するトランジスタＮ１へ与
える基準電圧ＶＲＥＦは、ＳＳＴＬの場合、１．３〜
１．７Ｖの範囲の電圧のうち１．５Ｖを設定し、かつ入
力する入力信号ＩＮの振幅はＶＲＥＦ±０．２Ｖとする
必要がある。

【００２５】また、トランジスタＮ１，Ｎ２を差動増幅
形式にせず、それぞれ独立したトランジスタＮ１１，Ｎ
１２を通して接地するようにしている。トランジスタＮ
１，Ｎ２のソースを共通接続して、これを低電流トラン
ジスタに接続したタイプでは、Ｎ２の入力ＩＮに入力さ
れた信号にノイズ重畳されていると、トランジスタＮ
２，Ｎ１のソースを経由して、トランジスタＮ１のゲー
トに伝わり、これが、基準電圧の配線を介して他のイン
タフェース回路に伝わり、基準電圧が変動し、誤動作の
原因になっていた。本インタフェース回路では、別々に
接地しているので、ノイズが基準電圧側に伝わりにく
く、誤動作しにくいという特徴がある。

【００２６】また、トランジスタＰ２とＰ４、Ｎ１とＮ
２は同一サイズである必要はなく、トランジスタＰ２、
Ｎ１は出力駆動能力に関係しないので、トランジスタＰ
４、Ｎ２に比べて小さくすることが可能であり、チップ
サイズ縮小に寄与する。またトランジスタＮ１，Ｎ２を
それぞれ独立して接地するようにしているため、差動増
幅形式に比べ設計が容易にできる。

【００２７】次に、図２は本インタフェース回路の第２
の実施の形態を示すブロック図であり、最適な動作点を
インタフェース回路に設定することにより、電源電圧が
低い場合でも、あるいは別の信号方式に変えて基準電圧
が変わった場合であっても、高速の入力信号に追従した
出力信号を出力させることができるものである。図２の
ブロック図において、１はインタフェース回路である入
力回路、２はダミー入力回路、３は補正回路、４は調整
回路、５は基準電圧発生回路、６は制御回路、７はクロ
ック信号を発生する発振回路、８は最適値保持回路、９
はバッファ回路である。ここで、基準電圧発生回路５は
所望の電圧ＶＲＥＦ２を発生するものであるが、第１の
実施の形態に示す基準電圧ＶＲＥＦとは役割が異なる。
即ち、ダミー入力回路２の入力へは所定の基準電圧とし
て与えられるが、補正回路３，調整回路４に対して基準
電圧ＶＲＥＦ２は各トランジスタアレイ（後述）に流れ
る電流量を制限するためのものである。従って、後者に
対しては、必ずしも基準電圧である必要はない。また、
調整回路４は補正回路３と必ずしも同じ構成である必要
はない。

【００２８】ダミー入力回路２は、入力回路１とほぼ同
様の構成であり、このダミー入力回路２，バッファ回路
９，最適値保持回路８及び補正回路３、調整回路４から
なる回路群により、入力回路１に対し、最適な補正電流
量ＲＥＦＦＬ２が動作電流として与えられる。入力回路
１は入力信号ＳＧＩＮを入力すると、補正回路３で補正
した電流量ＲＥＦＦＬ２に基づき、その入力信号ＳＧＩ
ＮのＨレベル、Ｌレベルを識別し、出力信号ＳＧＯＵＴ
として出力する。

【００２９】本インタフェース回路は次の３つの動作ス
テップを有する。第１のステップはインタフェース回路
が動作を開始したとき、最適な動作点を見つけるための
ステップ、第２のステップはその最適な動作点を補正回
路に設定するステップ、第３のステップは、ダミー入力
回路２の動作を停止し、入力回路１が通常動作を開始す
るステップである。

【００３０】まず、第１のステップについて説明する。
電源が投入されリセット信号ＲＳＴが反転すると、制御
回路６は、クロック停止信号ＣＬＫＳＴを解除し、発振
回路７の動作を開始させ、クロック信号ＣＬＫＩＮを出
力させる。これにより、クロックＣＬＫを最適値保持回
路８に供給開始し、パワーダウン信号ＰＤ１を反転さ
せ、ダミー入力回路２を動作状態にする。最適値保持回
路８はｎ段のデータ・ラッチ回路で構成され、ｎ本の２
値出力ＤＦＦ１〜ｎを有し、初期状態ではランダムな出
力状態にある。調整回路４は、最適値保持回路８の出力
値に応じてダミー入力回路２の電流入力端から流れる電
流量ＲＥＦＦＬ１を決める。

【００３１】ダミー入力回路２は、入力に入力信号ＳＧ
ＩＮの信号方式に対応した基準電圧ＶＲＥＦ２が入力さ
れ、電流入力端に調整回路４で調整された電流量ＲＥＦ
ＦＬ１が入力され、その電流量によってＨレベル、また
はＬレベルを出力ＩＮＦＬ１に出力する。例えば、規定
の基準電圧ＶＲＥＦ２がトランジスタＮ２’のゲートに
入力されたとき、調整電流量ＲＥＦＦＬ１が最適動作点
の電流値より多ければＨレベルを、少なければＬレベル
を出力する。その出力ＩＮＦＬ１は、バッファ回路９を
通して反転増幅され、信号ＤＦＦＩＮとして最適値保持
回路８に入力され、クロックＣＬＫが立ち上がると、信
号ＤＦＦＩＮが最適値保持回路８に保持されるととも
に、ＤＦＦ１〜ＤＦＦ７の出力はそれぞれＤＦＦ２〜Ｄ
ＦＦ８にシフトされて保持される。

【００３２】最適値保持回路８のｎ本の２値出力ＤＦＦ
１〜ｎのうち、１本が信号ＤＦＦＩＮで書換られた状態
で、再度、調整回路４を設定し直し、電流量ＲＥＦＦＬ
１を変化させる。この状態で、ダミー入力回路２の出力
ＩＮＦＬ１がＨレベルになるか、Ｌレベルになるかを再
度判定し、バッファ回路９を通して調整信号ＤＦＦＩＮ
を最適値保持回路８に入力する。補正信号ＤＦＦＩＮは
クロックＣＬＫの立ち上がりで記憶される。このような
動作を少なくともｎ回くり返すことで、最適な動作点に
収束させることができ、第１のステップを終了させる。
この終了信号は、クロックＣＬＫを所定回数カウントし
て発生させてもよいし、メモリでは電源投入後、最初に
ＲＡＳ信号が変化するときを検出して発生させてもよ
い。

【００３３】第２のステップでは、第１のステップで求
められた最適値保持回路８の出力を補正回路３へ転送
し、電流量ＲＥＦＦＬ１に等しい電流量ＲＥＦＦＬ２を
補正回路３に流す。第３のステップでは、補正回路３に
設定された最適な電流量ＲＥＦＦＬ２を入力回路１へ与
え、最適な動作点で入力信号ＳＧＩＮの論理レベルを判
定し、その結果を出力端子ＳＧＯＵＴから出力する。ま
た、制御回路６は発振回路７に対し、クロック制御信号
ＣＬＫＳＴを反転して発振を停止させると共に、パワー
ダウン信号ＰＤ１を反転させ、ダミー入力回路２を非動
作状態にする。また、第１〜第３のステップを再開させ
たいときは、リセット信号ＲＳＴに相当する信号をＣＰ
Ｕなどから入力すれば、クロック停止信号ＣＬＫＳＴと
パワーダウン信号ＰＤ１を反転させて、補正動作をやり
直すことが可能である。

【００３４】このように、与えられた電源電圧や基準電
圧に応じて最適な動作点に補正することで、周波数が高
い信号でもインタフェース回路を良好に動作させること
ができる。また、従来例３では補正をアナログ的に行っ
ているので、絶えずフィードバック回路を動作させ続け
なければならない。その結果、回路の消費電力が増大す
るという問題があった。本実施の形態では、補正量を検
出する動作は、電源を投入したときや、スタンバイ状態
から復帰したときなど限られた期間だけであり、その他
の期間はパワーダウン機能によりダミー入力回路２に電
流を流さないようにしているので、消費電流の増加はほ
とんどない。さらに、１度補正量を検出すれば、その補
正量を最適値保持回路でデジタル的に保存するようにし
たので、時間の経過とともに補正量が変化することはな
い。

【００３５】次に、図３は図２に示すインタフェース回
路の要部詳細を示す回路図である。同図において、入力
回路１は図８に示す従来のインタフェース回路と類似し
ているが、カレントミラー回路の電流入力端が補正回路
３の出力ＲＥＦＦＬ２と接続されている点が異なる。入
力回路１は４個のＰ型トランジスタＰ１〜Ｐ４と、２つ
のＮ型トランジスタＮ１，Ｎ２，インバータＩＮ２など
からなる。トランジスタＰ１，Ｐ３のソースには電源電
圧Ｖｃｃが与えられ、トランジスタＰ１のゲートにはパ
ワーダウン信号ＰＤ２が与えられる。また、トランジス
タＮ１のゲートには基準電圧ＶＲＥＦ２が供給されドレ
インから所定電流が出力されると共に、このドレイン、
即ち、カレントミラー回路の電流入力端は補正回路３に
より補正されて最適な電流量ＲＥＦＦＬ２として設定さ
れる。これにより、カレントミラー回路の電流量が補正
され、トランジスタＰ２に流れる電流量が最適値にな
る。初段回路を構成するトランジスタＮ１に印加される
内部電圧が低下してもトランジスタＰ４はオンして、ト
ランジスタＮ２に動作電圧が与えられる。この場合、ト
ランジスタＮ２はゲートから信号ＳＧＩＮを入力する
と、入力信号ＳＧＩＮのレベルを補正電流量ＲＥＦＦＬ
２により識別してドレイン、即ちトランジスタＰ４，Ｎ
２の接続点から入力信号ＳＧＩＮに追従した信号ＳＩＧ
ＯＵＴをインバータＩＮ２を介して出力できる。

【００３６】ダミー入力回路２も入力回路１と同様、４
個のＰ型トランジスタＰ１’〜Ｐ４’と、２つのＮ型ト
ランジスタＮ１’，Ｎ２’からなる。そして、このダミ
ー入力回路２も、トランジスタＰ１’，Ｐ３’のソース
には電源電圧Ｖｃｃが与えられ、トランジスタＰ１’，
Ｐ３’のゲートにはパワーダウン信号ＰＤ１が与えら
れ、ドレインはトランジスタＮ１’，Ｎ２’のドレイン
とそれぞれ接続される。また、トランジスタＮ１’，Ｎ
２’のゲートには基準電圧ＶＲＥＦ２が供給されてドレ
インから所定電流が出力される。カレントミラー回路を
構成するトランジスタＰ２’のドレイン電流は調整回路
４により調整されて電流量ＲＥＦＦＬ１として与えられ
る。そしてこのカレントミラー回路の電流出力端、即ち
トランジスタＰ４’のドレインにも補正された電流が流
れ、トランジスタＮ２’に流れる。一般に、トランジス
タＰ２’,Ｐ４’のソース−ドレイン間の電圧降下はド
レイン電流に依存し、ドレイン電流が大きいほど小さく
なる。従って、電源電圧Ｖｃｃが低くて、かつカレント
ミラーに流れる電流が少ないと、トランジスタＮ１’，
Ｎ２’のドレイン電圧は低くなり、動作しなくなる。こ
のような状態で、調整電流量ＲＥＦＦＬ１が０のとき、
トランジスタＮ２’のゲートには基準電圧ＶＲＥＦ２が
接続されているので、ドレインからある程度の電流が吸
引される。これに対しトランジスタＰ４’のドレインか
らの電流供給量はそれより少ないので出力ＩＮＦＬ１は
低くなり、バッファ９の出力ＤＦＦＩＮは反転されてＨ
レベルになる。逆に、調整電流量ＲＥＦＦＬ１が大きす
ぎると、トランジスタＮ２’の電流吸引能力よりランジ
スタＰ４’の電流供給量が多くなり、出力ＩＮＦＬ１は
高くなり、バッファ９の出力ＤＦＦＩＮはＬレベルにな
る。この信号ＤＦＦＩＮは最適値保持回路８へ与えら
れ、保持される。

【００３７】また、補正回路３、調整回路４は、本実施
の形態ではそれぞれ同様の構成であり、Ｎ型トランジス
タが２段直列接続された直列回路が８回路並列接続さ
れ、この直列回路の図中上段側のトランジスタの各ドレ
インは各個に電流出力端に接続されて、各ドレインから
各入力回路１，２に対する補正電流量ＲＥＦＦＬ２，１
を決める。またこの直列回路の上段側トランジスタのゲ
ートには基準電圧ＶＲＥＦ２が供給され、トランジスタ
に流れる電流量を決める。本実施の形態では、基準電圧
ＶＲＥＦ２を利用したが、一定の電圧であれば基準電圧
でなくてもよい。また、最適値保持回路８の出力電圧に
ばらつきがなければ、上段側のトランジスタはなくても
よい。この場合は、下段側のトランジスタのドレインを
各個に電流出力端に接続する。

【００３８】また、最適値保持回路８は、８個のＤ型の
フリップフロップ回路（以下、ＦＦ回路）ＦＦ１〜８か
ら構成され、各ＦＦ回路の出力ＤＦＦ１〜８が補正回路
３、調整回路４内の各トランジスタ直列回路の下段側ト
ランジスタのゲートに各個に接続される。本実施の形態
ではＦＦ回路を使った例を示すが、シフトレジスタなど
を用いてもよい。ここで、最適値保持回路８の各ＦＦ回
路ＤＦＦ１〜７の出力は、それぞれＦＦ回路ＤＦＦ２〜
８に入力され、ＦＦ回路ＤＦＦ２〜８はこの入力をクロ
ックＣＬＫに同期してラッチする。これと同時に、バッ
ファ回路９からの信号ＤＦＦＩＮを入力すると、入力信
号に応じたレベルの信号をラッチする。各ＦＦ回路ＤＦ
Ｆ１〜８の出力は補正回路３、調整回路４の直列回路の
図中下段側トランジスタのゲートへ各個に入力される。
これにより、補正回路３、調整回路４の下段側トランジ
スタのオンオフが制御される。また、このとき補正回路
３、調整回路４の上段側トランジスタは基準電圧ＶＲＥ
Ｆ２により所定の電流を流し得る状態になっている。従
って、補正回路３、調整回路４の各トランジスタ直列回
路のオン・オフは、各ＦＦ回路出力のＨレベルまたはＬ
レベルによって定まる。従って、補正回路３、調整回路
４から各入力回路１，２へ与えられる電流量ＲＥＦＦＬ
２，１ＦＦ回路は、補正回路３，４内の各トランジスタ
直列回路のオン・オフの数により決定され、オンの数が
多いほど、補正回路３、調整回路４に流れる電流量ＲＥ
ＦＦＬ２，１は多くなる。

【００３９】図４は図２及び図３に示したインタフェー
ス回路の各部の動作波形を示すタイムチャートである。
このタイムチャートに従って本インタフェース回路の要
部動作を説明する。まず時点Ｔ０で、本回路に電源が投
入されると電源電圧Ｖｃｃは次第に上昇する（図４
（ａ））。時点Ｔ０でＴ１に変わる直前で、最適化保持
回路８の出力が全てＬレベルであったとすると、調整回
路４を構成する下段トランジスタは全てオフ状態であ
り、調整電流量ＲＥＦＦＬ１は０である。これに対し、
トランジスタＮ２’のゲートには基準電圧ＶＲＥＦ２が
入力されているので、トランジスタＰ４’の電流供給量
よりトランジスタＮ２’の電流吸引量の方が多く、出力
ＩＮＦＬ１はＬレベルになる。この出力はバッファ回路
９で反転され、Ｈレベルになる（図４（ｅ）の時点Ｔ
０）。

【００４０】また、電源電圧Ｖｃｃの上昇により図示し
ないリセット回路が動作してリセットＲＳＴを発生する
（図４（ｂ））。制御回路６はこのリセットＲＳＴによ
りリセットされた後、クロック停止信号ＣＬＫＳＴとパ
ワーダウン信号ＰＤ１を解除し、発振回路７とダミー入
力回路２を動作状態にする。また、制御回路６は発振回
路７からのクロックＣＬＫ１Ｎが入力されると最適化保
持回路８へクロックＣＬＫを出力する（図４（ｃ））。

【００４１】次に時点Ｔ１で、クロックＣＬＫが立ち上
がると、バッファ回路９の出力ＤＦＦＩＮが最適化保持
回路８の初段のＦＦ回路ＤＦＦ１に保持され、その出力
ＤＦＦ１はＨレベルになる（図４（ｇ））。また、ＦＦ
回路ＤＦＦ１〜ＤＦＦ７の出力Ｑは、それぞれ次段のＦ
Ｆ回路ＤＦＦ２〜ＤＦＦ８の入力Ｄに転送され、時点Ｔ
１のクロックの立ち上がりでラッチされる。この結果、
ＦＦ回路ＤＦＦ１はＨレベル、ＤＦＦ２〜ＤＦＦ８はＬ
レベルのままである。

【００４２】ＦＦ回路の出力ＤＦＦ１〜ＤＦＦ８は調整
回路４と補正回路３へ送出され、出力ＤＦＦ１に対応し
たトランジスタ直列回路のみ、即ち８個のトランジスタ
のうち１つをオンさせる。ここで、該トランジスタ１
個、及びトランジスタＮ１’に流れる電流をｉａとし、
トランジスタＮ２’に流れる電流をｉｂとする。その結
果、調整電流量ＲＥＦＦＬ１はトランジスタ直列回路１
回路分の電流ｉａが流れることになる（図４（ｄ））。
カレントミラー回路の電流入力端から流れる電流は、調
整電流量ＲＥＦＦＬ１＝ｉａにトランジスタＮ１’のド
レイン電流ｉａが加えられた値、即ち２・ｉａになる。
従って、カレントミラー回路の電流出力端、即ちトラン
ジスタＰ４’のドレイン電流は２・ｉａになり、出力電
圧ＩＮＦＬ１のレベルも少し上がる（図４（ｅ））。し
かしながら、まだトランジスタＮ２’の電流吸引量ｉｂ
の方が勝るので（２・ｉａ＜ｉｂ）、ダミー入力回路２
の出力はＬレベルであり、バッファ回路９の出力はＨレ
ベルのままである（図４（ｆ））。

【００４３】次の時点Ｔ２で、再びクロックＣＬＫが立
ち上がると、時点Ｔ１と同様、ＦＦ回路ＤＦＦ１〜ＤＦ
Ｆ７の入力は次段のＦＦ回路へシフトし、ＦＦ回路ＤＦ
Ｆ１，ＤＦＦ２の出力がＨレベル、ＦＦ回路ＤＦＦ３〜
ＤＦＦ８がＬレベルになり、その出力が調整回路４と補
正回路３へ送出され、トランジスタ直列回路の８個のト
ランジスタのうち２つをオンさせる。その結果、トラン
ジスタＰ４’のドレイン電流は３・ｉａになり、出力電
圧ＩＮＦＬ１のレベルも少し上がる（図４（ｅ））。し
かしながら、まだトランジスタＮ２’の電流吸引量の方
が勝るので（３・ｉａ＜ｉｂ）、ダミー入力回路２の出
力はＬレベルであり、バッファ回路９の出力はＨレベル
のままである（図４（ｆ））。

【００４４】このような動作を時点Ｔ３〜Ｔ５まで繰り
返し、時点Ｔ６では、ＦＦ回路の出力ＤＦＦ１〜ＤＦＦ
８の８本の出力のうち６本がＨレベルであり、２本がＬ
レベルである。この結果、調整電流量ＲＥＦＦＬ１はト
ランジスタ直列回路６回路分の電流６・ｉａが調整電流
量ＲＥＦＦＥＬ１として流れることになる。トランジス
タＮ１’に流れる電流ｉａが加わり、トランジスタＰ
４’のドレイン電流も６・ｉａに増え、トランジスタＮ
２’の電流吸引量を上回ると（６・ｉａ＞ｉｂ）、出力
電圧ＩＮＦＬ１のレベルもかなり上がる（図４
（ｅ））。このため、ダミー入力回路２の出力はＨレベ
ルとなり、バッファ回路９の出力ＤＦＦＩＮはＬレベル
に変わる（図４（ｆ））。

【００４５】時点Ｔ６〜Ｔ８までは、ＦＦ回路の出力Ｄ
ＦＦ１〜ＤＦＦ８は２本がＬレベル、６本がＨレベルの
状態が続く。時点Ｔ９以降は３本がＬレベル、５本がＨ
レベルの状態が続く（時点Ｔ１２以降は図示せず）。本
例では、調整電流量ＲＥＦＦＥＬ１の最適値は５・ｉａ
と６・ｉａの間にあることが分かる（図４（ｄ））。

【００４６】時点Ｔ１０で、調整完了信号ＤＦＦＳＴが
入力されると、クロック停止信号ＣＬＫＳＴを発振回路
７に出力して発振を停止し、発振回路７はクロックＣＬ
Ｋを出力しなくなる。また、パワーダウン信号ＰＤ１を
Ｈレベルにし、これをダミー入力回路２に入力し、ダミ
ー入力回路２、調整回路４に流れる電流を止める。調整
完了信号ＤＦＦＳＴは、発振回路７のクロックＣＬＫを
所定回数カウントしたことを検出して生成したり、ＤＲ
ＡＭではローアドレス選択信号ＲＡＳが最初に反転した
ときの信号を利用したりすることができる。

【００４７】時点Ｔ１１以降も、最適値保持回路８の出
力ＤＦＦ１〜ＤＦＦ８は３本のＬレベルと５本のＨレベ
ルを保持し続け、再び調整動作を開始するまで変化しな
い。また、最適値保持回路８の出力ＤＦＦ１〜ＤＦＦ８
は補正回路３に出力され、８個のトランジスタ直列回路
のうち５個をオンし、補正電流量ＲＥＦＦＬ２として電
流５・ｉａを流す。入力回路１のカレントミラー回路を
構成するトランジスタＰ２，Ｐ４のドレイン電流は６・
ｉａが流れることになる。

【００４８】本実施の形態で、トランジスタＮ１，Ｎ
１’は無くてもよく、これを補正回路３や調整回路４の
トランジスタアレイで補うことができる。また、トラン
ジスタＮ２’のゲートにのみ各信号方式に対応した基準
電圧が与えられればよく、その他の回路に与えられる基
準電圧ＶＲＥＦ２は一定の電圧であれば、所定の基準電
圧である必要はない。また、補正回路３や調整回路４内
のトランジスタアレイ構成要素を２つのトランジスタを
直列接続した上下２段で構成し、上段のトランジスタの
ゲートに基準電圧、下段に最適値保持回路８の出力を与
えるようにしているが、下段のトランジスタのゲートに
基準電圧、上段に最適値保持回路８の出力を与えるよう
にすることも可能である。さらに、トランジスタアレイ
構成要素を１つのトランジスタで構成し、そのゲートを
最適値保持回路８の出力に接続し、ドレインを電流入力
端に接続してもよい。

【００４９】このようにしてインタフェース回路である
入力回路１のカレントミラーに流れる電流量を調整でき
るようにしたことにより、入力回路１の電源Ｖｃｃが
３．３Ｖから例えば２．０Ｖに低下した場合でも、入力
回路１に対してその電源電圧に適合した最適な電流量Ｒ
ＥＦＦＬ２を与えることができる。これは、入力の信号
方式が変わって、基準電圧が変わったり、トランジスタ
の特性がばらついた場合にも有効に機能する。従って、
入力回路１ではトランジスタＰ２のドレインに最適な電
流が供給されることから、トランジスタＰ４とトランジ
スタＮ２が最適な動作点に設定され、トランジスタＮ２
は高速の入力信号ＳＧＩＮに追従した高速の出力信号Ｓ
ＧＯＵＴを出力することが可能になる。

【００５０】次に図５は本インタフェース回路の第３の
実施の形態を示す回路図である。このインタフェース回
路は、図３に示す補正回路３を構成するトランジスタの
数を減らし、最適値保持回路８との間の接続信号線の数
を減らそうとするものである。図５の回路において、バ
ッファ回路９，最適値保持回路８及び調整回路４からな
る回路群の構成は図３に示した回路と同等であり、同様
に最適な電流量ＲＥＦＦＬ１をダミー入力回路２へ与え
ることができる。本例では、入力回路１、ダミー入力回
路２として第１の実施の形態と同じ構成のものを使った
場合を示す。ここでパワーダウン信号ＰＤ１，ＰＤ２の
極性を第２の実施の形態と一致させるため、インバータ
ＩＮ３，ＩＮ４を追加している。また、補正回路３Ａは
本実施の形態では３個で構成した例を示すが、一般には
最適値保持回路８のＦＦ回路の段数をｎ、補正回路３Ａ
のトランジスタ直列回路の並列接続数をｍとすると、ｎ
＝２^m の関係を満たせばよい。

【００５１】バッファ回路９と最適値保持回路８との間
には第１，第２のスイッチ回路１２１，１２２が接続さ
れ、第１のスイッチ回路１２１はバッファ回路９の出力
とＦＦ回路ＤＦＦ８の出力を切り替えてＤＦＦＩＮとし
てＦＦ回路ＤＦＦ１に入力する。第２のスイッチ回路１
２２はクロックＣＬＫとＮクッロク発生回路１１の出力
を切り替えて最適値保持回路８等へクロックを供給す
る。Ｎクッロク発生回路１１は最適値保持回路８のＦＦ
回路の段数ｎと同じ数のクロックを発生するものであ
り、本例では８クロック発生する。Ｎクッロク発生回路
１１の出力はスイッチ回路１２２がｄ側へ切り替わった
とき、最適値保持回路８に供給するとともに加算回路１
０にも供給する。最適値保持回路８の出力は、調整回路
４と加算回路１０に接続され、加算回路１０で最適値保
持回路８のＨレベルの数が２進加算される。そして加算
回路１１０の出力が補正回路３Ａに接続される。

【００５２】最適化保持回路８の各ＦＦ回路は、同様
に、それぞれクロックＮＣＬＫに同期して端子Ｄに入力
される入力信号に応じたレベルの信号を各出力端子Ｑか
ら出力し、見かけ上、図面で左側に出力データがシフト
する。加算回路１０は、初段ＦＦ回路ＤＦＦ１のＨレベ
ルとなる出力を、クロックＮＣＬＫを入力する毎に計数
して加算する。そして、加算結果に応じたコード出力
を、各出力端子Ａ０〜Ａ２に接続される補正回路３Ａの
各トランジスタ直列回路の下段側トランジスタのゲート
へ各個に出力する。即ち、加算回路１０は最適化保持回
路８内の各ＦＦ回路ＤＦＦ１〜８のうち、何個のＦＦ回
路の出力がＨレベルになっているかシリアルに８回入力
し、その個数を計数してその計数結果を２進数として出
力する。

【００５３】本実施の形態で、トランジスタＮ１，Ｎ
１’は無くてもよく、これを補正回路３Ａや調整回路４
のトランジスタアレイで補うことができる。また、トラ
ンジスタＮ２’のゲートにのみ各信号方式に対応した基
準電圧が与えられればよく、その他の回路に与えられる
基準電圧ＶＲＥＦ２は一定の電圧であれば、所定の基準
電圧である必要はない。また、補正回路３や調整回路４
内のトランジスタアレイ構成要素を２つのトランジスタ
を直列接続した上下２段で構成し、上段のトランジスタ
のゲートに基準電圧、下段に最適値保持回路８の出力を
与えるようにしているが、下段のトランジスタのゲート
に基準電圧、上段に最適値保持回路８の出力を与えるよ
うにすることも可能である。さらに、トランジスタアレ
イ構成要素を１つのトランジスタで構成し、そのゲート
を最適値保持回路８の出力に接続し、ドレインを電流入
力端に接続してもよい。

【００５４】このように、本実施の形態では、最適化保
持回路８内の各ＦＦ回路ＤＦＦ１〜８は８個で構成され
ているため、加算回路１０からは、その個数に応じた８
通りの出力が可能な３ビットのコード出力として各出力
端子Ａ０〜Ａ２から補正回路３Ａに与えることができ
る。従って、図３の例に比べて回路間の配線数を少なく
することが可能になり、回路のレイアウト設計が容易に
なる。また、この際には、加算回路１０の出力端子Ａ０
〜Ａ２に接続される補正回路３Ａの各トランジスタ直列
回路のトランジスタサイズをそれぞれ異なるようにす
る。即ち、補正回路３Ａの各トランジスタ直列回路のう
ち、出力端子Ａ０に接続されるトランジスタ直列回路の
トランジスタサイズを「１」とすると、出力端子Ａ１に
接続されるトランジスタ直列回路のトランジスタサイズ
は「２」、また出力端子Ａ２に接続されるトランジスタ
直列回路のトランジスタサイズは「４」という具合にそ
のサイズ（面積）を倍々に異ならせる。このようにする
ことにより、図３の補正回路３から出力される補正電流
量ＲＥＦＦＬ２と同等の電流ＲＥＦＦＬ３を入力回路１
へ与えることができる。

【００５５】図６は図５に示したインタフェース回路の
各部の動作を示すタイムチャートである。ここで、図６
の（ａ）〜（ｌ）に示した時点Ｔ１−Ｔ１０間での各部
の動作は、既に図４で説明した動作と同様であり、従っ
てその説明を省略する。ここで図６の時点Ｔ１１におい
て、最適値の検出が終了し、最適化保持回路８への調整
完了信号ＤＦＦＳＴがＬレベルとなると（図６
（ｋ））、発振回路７へのクロック停止信号ＣＬＫＳＴ
が送出され、発振回路７の発振を停止する。また、ダミ
ー入力回路２のパワーダウン信号ＰＤ１をＨレベルにし
て、ダミー入力回路２に流れる電流を止める（図６
（ｌ））。さらに、スイッチ回路１２１をａ，ｃ側から
ｂ，ｄ側へ切替えて、Ｎクロック発生回路１１のクロッ
クＮＣＬＫを最適値保持回路８の各ＦＦ回路に供給する
と同時に加算回路１０にも供給する（図６（ｍ））。ま
た、この際には最適値保持回路８の初段のＦＦ回路ＤＦ
Ｆ１の入力をバッファ回路９の出力から最終段のＦＦ回
路ＤＦＦ８の出力に切り替えることにより、各ＦＦ回路
ＤＦＦ１〜８に設定されたレベルが初段ＦＦ回路ＤＦＦ
１の出力を通して加算回路１０に出力され、クロックＮ
ＣＬＫを入力する毎に、初段ＦＦ回路ＤＦＦ１の出力が
Ｈレベルであれば、加算回路１０は１つインクリメント
される。即ち、各ＦＦ回路ＤＦＦ１〜８に設定されたＨ
レベルの数を計数し、各出力端子Ａ０〜Ａ２から計数結
果に応じた値を出力する（図６（ｎ）〜（ｐ））。な
お、この例では、時点Ｔ１８までは８個のＦＦ回路のう
ち５個のＦＦ回路がＨレベルを出力しているので、出力
端子Ａ０〜Ａ２からは補正回路３Ａに「１０１」を出力
している状況を示している。

【００５６】本実施の形態では、ＦＦ回路８は８段で、
補正回路３Ａは３組のトランジスタ構成として説明した
が、必要に応じてその数を２^m ステップで変えることが
できる。また、本実施の形態ではＦＦ回路ＤＦＦ１の出
力を加算回路に接続するようにしたが、第１のスイッチ
回路１２のａ，ｂを使うことなくＦＦ回路ＤＦＦ８の出
力を直接加算回路に接続することもできる。

【００５７】次に図７は本インタフェース回路の第４の
実施の形態を示すブロック図であり、図３に示すインタ
フェース回路に対し、並列直列変換回路１３及び直列並
列変換回路１４を設けて、最適値保持回路８と補正回路
３との接続信号線の数をさらに減らそうとしたものであ
る。そして、最適値保持回路８の各ＦＦ回路から各個に
出力されるｎビットの値を並列直列変換回路１３により
直列データに変換して直列並列変換回路１４まで１本の
伝送線路で伝送し、直列並列変換回路１４ではその直列
データを並列のｍビットに変換してｍビットの補正回路
３へ与えるようにする。この結果、最適値保持回路８か
ら補正回路３側へ最適値を直列データとして伝達できる
ことから、この間の配線数を大幅に低減でき、同様に回
路のレイアウト設計が容易になる。

【００５８】ここで、補正回路３と調整回路４を第１の
実施の形態と同じように構成した場合、ｎ＝ｍである。
この場合、並列直列変換回路１３は最適値保持回路８を
兼用して使って行うこともできる。また、補正回路を第
３の実施の形態の補正回路３Ａとした場合、最適値保持
回路８の出力を加算回路１０で計数した後、並列直列変
換するので、短時間で伝送でき、また、並列直列変換回
路１３と直列並列変換回路１４の規模を小さくできる。

【００５９】なお、図２〜図７に示す入力回路１及びダ
ミー入力回路は、これに限定されるものではなく、差動
増幅型などであっても良い。また、入力回路１とダミー
入力回路２、および補正回路３と調整回路４とを別々に
構成した例を示したが、これらを兼用することも可能で
ある。例えば、入力回路１の入力と出力に切り替えスイ
ッチを設け、最適値を検出する期間は、入力を基準電圧
ＶＲＥＦ２に接続し、出力をバッファ回路９に接続し、
定常状態では、それぞれ入力ＳＧＩＮと出力ＳＧＯＵＴ
に接続するようにすればよい。また、最適値保持回路８
として、ＦＦ回路を８段として説明したが、必要に応じ
てその数を変えることができる。また、本インタフェー
ス回路は、メモリ回路のインタフェースとして説明した
が、このインタフェース回路は特にメモリ回路に限定さ
れずに、高速で動作する他の回路にも同様に適用するこ
とができる。

【００６０】

【発明の効果】以上説明したように本発明によれば、基
準電圧を入力する第１のＮ型トランジスタと、信号の入
出力を行う第３のＮ型トランジスタに対し、インタフェ
ース回路のパワーダウン用の第２及び第４のＮ型トラン
ジスタをそれぞれ直列に、かつ接地側に接続するように
したので、インタフェース回路の内部電源電圧が低下し
ても第３のトランジスタは十分な動作電圧を確保でき、
したがって高速な入力信号に追従した高速な出力信号を
発生させることができる。また、第１の入力回路（イン
タフェース回路）と、第１の入力回路の電流量を補正す
る補正回路と、第１の入力回路と同様構成の第２の入力
回路とを設け、かつ第２の入力回路において最適値保持
回路と調整回路とで最適な動作電流量を見つけ、その電
流量を上記補正回路に設定することで、第１の入力回路
の電源電圧が低下したり、第１の入力回路を異なる基準
電圧で動作させたり、また第１の入力回路のトランジス
タの特性がばらつくなどしても、最適な動作電流を得る
ことができ、高速の入力信号に追従した信号を出力でき
る。

【図面の簡単な説明】

【図１】 本発明に係るインタフェース回路の第１の実
施の形態を示す回路図である。

【図２】 上記インタフェース回路の第２の実施の形態
を示すブロック図である。

【図３】 図２に示すインタフェース回路の回路図であ
る。

【図４】 図３の回路の各部の動作を示すタイムチャー
トである。

【図５】 インタフェース回路の第３の実施の形態を示
す回路図である。

【図６】 図５の回路の各部の動作を示すタイムチャー
トである。

【図７】 上記インタフェース回路の第４の実施の形態
を示すブロック図である。

【図８】 従来のインタフェース回路の回路図である。

【符号の説明】

１…入力回路、２…ダミー入力回路、３，３Ａ…補正回
路、４…調整回路、５…基準電圧発生回路、６…制御回
路、７…発振回路、８…最適値保持回路、９…バッファ
回路、１０…加算回路、１１…Ｎクロック発生回路、１
２…スイッチ回路、Ｎ，Ｎ１，Ｎ１’，Ｎ２，Ｎ２’，
Ｎ１１，Ｎ１２…Ｎ型トランジスタ、Ｐ１〜Ｐ４，Ｐ
１’〜Ｐ４’…Ｐ型トランジスタ、ＤＦＦ１〜ＤＦＦ８
…フリップフロップ回路（ＦＦ回路）。

Claims (16)

【特許請求の範囲】
1. 【請求項１】 電流入力端と電流出力端をもつ第１と第
   ２のカレントミラー回路と、 入力信号がゲートに入力され、ドレインが前記第１のカ
   レントミラー回路の電流出力端に接続された第１のトラ
   ンジスタを有する第１の入力回路と、 所定の基準電圧がゲートに入力され、ドレインが前記第
   ２のカレントミラー回路の電流出力端に接続された第２
   のトランジスタを有する第２の入力回路と、 前記電流入力端に接続され、前記電流出力端に流れる電
   流量を前記第１のトランジスタの論理判定レベルに設定
   する基準設定手段とを設けたことを特徴とするインタフ
   ェース回路。
2. 【請求項２】 請求項１において、 前記カレントミラー回路は第３および第４のトランジス
   タからなり、 前記第２のトランジスタのゲートが第４のトランジスタ
   のゲートと接続され、 前記電流入力端は前記第３のトランジスタのゲートとド
   レインに接続され、 前記電流出力端は前記第４のトランジスタのドレインに
   接続されていることを特徴とするインタフェース回路。
3. 【請求項３】 請求項１において、 前記基準設定手段は、 電流量設定手段と、 前記電流量設定手段の出力を判定して、その結果を前記
   電流量設定手段に帰還する論理レベル判定手段とからな
   ることを特徴とするインタフェース回路。
4. 【請求項４】 請求項３において、 前記電流量設定手段は、 前記論理レベル判定手段の出力結果に基づき、保持する
   情報を修正する最適値保持回路と、 前記最適値保持回路の出力に基づき電流量を増減する調
   整回路とからなることを特徴とするインタフェース回
   路。
5. 【請求項５】 請求項４において、 前記最適値保持回路は、複数のラッチ回路またはシフト
   レジスタからなることを特徴とするインタフェース回
   路。
6. 【請求項６】 請求項５において、 前記複数のラッチ回路またはシフトレジスタの段数は２
   ^m （ｍは正の整数）であることを特徴とするインタフェ
   ース回路。
7. 【請求項７】 請求項４において、 前記調整回路は複数のトランジスタ構成要素を並列接続
   したトランジスタアレイからなり、 前記トランジスタアレイのドレインを前記電流入力端に
   並列接続し、ゲートをそれぞれ前記最適値保持回路の出
   力に接続したことを特徴とするインタフェース回路。
8. 【請求項８】 請求項７において、 前記トランジスタ構成要素は、第５と第６のトランジス
   タで構成され、 第５のトランジスタのドレインを前記電流入力端に接続
   し、 第５のトランジスタのソースを第６のトランジスタのド
   レインに接続し、 第５または第６のトランジスタのいずれか一方のゲート
   を前記最適値保持回路の出力に接続し、他方のゲートに
   一定電圧を供給したことを特徴とするインタフェース回
   路。
9. 【請求項９】 請求項３において、 前記論理レベル判定手段は、 前記電流量設定手段により設定された電流量で所定の基
   準電圧を判定した結果を出力する第２の入力回路と、 第２の入力回路の出力を増幅して前記電流量設定手段に
   帰還するバッファ回路とからなることを特徴とするイン
   タフェース回路。
10. 【請求項１０】 電流入力端と電流出力端をもつカレン
    トミラー回路と、 入力信号がゲートに入力され、ドレインが前記電流出力
    端に接続され、入力信号の論理レベルを判定する第１の
    トランジスタと、 前記電流入力端に接続され、前記電流出力端に流れる電
    流量を前記第１のトランジスタの論理判定レベルに設定
    する基準設定手段とを設けたことを特徴とするインタフ
    ェース回路。
11. 【請求項１１】 ソースに電源が接続されかつゲートと
    ドレイン間が接続される第１のＰ型トランジスタと、ド
    レインが第１のＰ型トランジスタのドレインと接続され
    かつゲートには基準電圧が供給される第１のＮ型トラン
    ジスタと、ドレインが第１のＮ型トランジスタのソース
    と接続されかつソースが接地される第２のＮ型トランジ
    スタとからなる第１の回路と、 ソースに電源が接続されかつゲートが第１のＰ型トラン
    ジスタのゲートと接続される第２のＰ型トランジスタ
    と、ドレインが第２のＰ型トランジスタのトレインと接
    続されるとともにゲートからの信号を入力して前記基準
    電圧に基づきドレインから出力信号を発生する第３のＮ
    型トランジスタと、ドレインが第３のＮ型トランジスタ
    のソースと接続されかつソースが接地されるとともにゲ
    ートが第２のＮ型トランジスタのゲートと接続される第
    ４のＮ型トランジスタとからなる第２の回路とを備え、
    第２及び第４のＮ型トランジスタを導通及び非導通にす
    ることにより第１及び第２の回路の動作・非動作を制御
    することを特徴とするインタフェース回路。
12. 【請求項１２】 電流入力端と電流出力端をもつ第１と
    第２のカレントミラー回路と、 入力信号がゲートに入力されドレインが前記第１のカレ
    ントミラー回路の電流出力端に接続されるとともに、前
    記入力信号の論理レベルを前記電流入力端に設定された
    電流量に基づいて判定する第１のトランジスタを有する
    第１の入力回路と、 所定の基準電圧がゲートに入力され、ドレインが前記第
    ２のカレントミラー回路の電流出力端に接続された第２
    のトランジスタを有する第２の入力回路とからなるイン
    タフェース回路の判定レベル設定方法であって、 第２のカレントミラー回路の前記電流入力端の電流を所
    定の電流量に設定するステップＳ１と、 所定の基準電圧を第２のトランジスタに入力するステッ
    プＳ２と、 第２のトランジスタに所定の電流量を流し、所定の基準
    電圧を入力したときの出力を判定するステップＳ３と、 ステップＳ３の判定結果を最適値保持手段に記憶するス
    テップＳ４と、 前記記憶に基づき前記カレントミラー回路の前記電流入
    力端の電流量を再設定するステップＳ５と、 ステップＳ２からステップＳ５までの各ステップを少な
    くとも前記最適値保持手段の段数だけくり返すステップ
    Ｓ６とからなることを特徴とするインタフェース回路の
    判定レベル設定方法。
13. 【請求項１３】 請求項１２においてステップＳ１から
    ステップＳ６の各ステップを電源投入時、あるいはスタ
    ンバイ状態から動作を再開した時に行なうことを特徴と
    するインタフェース回路の判定レベル設定方法。
14. 【請求項１４】 請求項１２においてステップＳ６の実
    行後、第２の入力回路に流れる電流を停止するステップ
    を設けたことを特徴とするインタフェース回路の判定レ
    ベル設定方法。
15. 【請求項１５】 請求項１２においてステップＳ５で、
    設定データをバイナリ変換して第１の入力回路の補正回
    路へ転送することを特徴とするインタフェース回路の判
    定レベル設定方法。
16. 【請求項１６】 請求項１２においてステップＳ５で、
    設定データをシリアル変換して第１の入力回路の補正回
    路へ転送することを特徴とするインタフェース回路の判
    定レベル設定方法。