JPH118540A - インタフェース回路およびその判定レベル設定方法 - Google Patents
インタフェース回路およびその判定レベル設定方法Info
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- JPH118540A JPH118540A JP9159630A JP15963097A JPH118540A JP H118540 A JPH118540 A JP H118540A JP 9159630 A JP9159630 A JP 9159630A JP 15963097 A JP15963097 A JP 15963097A JP H118540 A JPH118540 A JP H118540A
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- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Abstract
(57)【要約】
【課題】 インタフェース回路の内部電源が低電圧であ
っても、高速入力信号に追従した出力信号を出力させ
る。 【解決手段】 カレントミラー回路を構成するp型の各
トランジスタP2,P4にそれぞれN型の各トランジス
タN1,N2を直列接続し、かつ基準電圧VREF及び
入力信号INを入力する上記各トランジスタN1,N2
に対し、パワーダウン制御用トランジスタN11,N1
2をそれぞれ直列接続(縦積み)すると共に、各トラン
ジスタN11,N12をn型トランジスタにより構成す
る。また、インタフェース回路である入力回路1と、入
力回路1とほぼ同様構成のダミー入力回路2とを設け、
ダミー入力回路2,バッファ回路9,最適値保持回路8
及び補正回路3、調整回路4からなる回路群により、入
力回路1に対し最適な基準点REFFL2を動作電流と
して与える。
っても、高速入力信号に追従した出力信号を出力させ
る。 【解決手段】 カレントミラー回路を構成するp型の各
トランジスタP2,P4にそれぞれN型の各トランジス
タN1,N2を直列接続し、かつ基準電圧VREF及び
入力信号INを入力する上記各トランジスタN1,N2
に対し、パワーダウン制御用トランジスタN11,N1
2をそれぞれ直列接続(縦積み)すると共に、各トラン
ジスタN11,N12をn型トランジスタにより構成す
る。また、インタフェース回路である入力回路1と、入
力回路1とほぼ同様構成のダミー入力回路2とを設け、
ダミー入力回路2,バッファ回路9,最適値保持回路8
及び補正回路3、調整回路4からなる回路群により、入
力回路1に対し最適な基準点REFFL2を動作電流と
して与える。
Description
【0001】
【発明の属する技術分野】本発明は、小振幅の信号を扱
うインタフェース回路に関する。
うインタフェース回路に関する。
【0002】
【従来の技術】近年、CPUの動作速度が上がり、数1
00MHzの信号をメモリや周辺デバイスとの間でやり
取りするようになった。しかし、今までのように0−5
V系の論理回路では出力が入力に追随できなかったり、
追随するためには大きな電力が必要となったり、不要な
ノイズ輻射や終端反射波を多量に発生することになる。
このような問題を解決するため、小振幅で高速の信号を
扱うLVTTL(LowVoltage Trangi
ster Trangister Logic)やSS
TL(Stub Series Terminated
Logic)と呼ばれるインタフェース回路をデバイ
スの入出力部に設け、内部の論理回路と接続することが
必要になってきている。LVTTL規格の信号は、基準
電圧1.4Vを中心に±0.6Vの振幅、SSTLの規
格では、基準電圧1.5Vを中心に±0.2Vの振幅と
することが決められている。
00MHzの信号をメモリや周辺デバイスとの間でやり
取りするようになった。しかし、今までのように0−5
V系の論理回路では出力が入力に追随できなかったり、
追随するためには大きな電力が必要となったり、不要な
ノイズ輻射や終端反射波を多量に発生することになる。
このような問題を解決するため、小振幅で高速の信号を
扱うLVTTL(LowVoltage Trangi
ster Trangister Logic)やSS
TL(Stub Series Terminated
Logic)と呼ばれるインタフェース回路をデバイ
スの入出力部に設け、内部の論理回路と接続することが
必要になってきている。LVTTL規格の信号は、基準
電圧1.4Vを中心に±0.6Vの振幅、SSTLの規
格では、基準電圧1.5Vを中心に±0.2Vの振幅と
することが決められている。
【0003】さらに、CPUやメモリなどのデバイス
は、携帯用パソコンなど電池で動作する用途にも多く使
われるようになり、これら装置の電池は、従来6Vであ
ったものが、4.5Vや3Vになってきている。これに
ともない、デバイスも低電圧で動作することが求めら
れ、デバイス内部で安定化された内部電源電圧は、3.
3Vや2Vと低い電圧でも動作するように設計しなけれ
ばならなくなってきた。
は、携帯用パソコンなど電池で動作する用途にも多く使
われるようになり、これら装置の電池は、従来6Vであ
ったものが、4.5Vや3Vになってきている。これに
ともない、デバイスも低電圧で動作することが求めら
れ、デバイス内部で安定化された内部電源電圧は、3.
3Vや2Vと低い電圧でも動作するように設計しなけれ
ばならなくなってきた。
【0004】図8はこのようなインタフェース回路の構
成を示す回路図(以下、従来例1とする)であり、図8
において、P1〜P4はp型トランジスタ、N1〜N3
はn型トランジスタをそれぞれ示す。また、図8におい
て、電源Vccの電圧として3.3Vの電圧が用いられ
る。また、基準電圧VREFとして1.4Vが設定さ
れ、かつ入力される入力信号INの振幅はVREF±
0.6Vである。
成を示す回路図(以下、従来例1とする)であり、図8
において、P1〜P4はp型トランジスタ、N1〜N3
はn型トランジスタをそれぞれ示す。また、図8におい
て、電源Vccの電圧として3.3Vの電圧が用いられ
る。また、基準電圧VREFとして1.4Vが設定さ
れ、かつ入力される入力信号INの振幅はVREF±
0.6Vである。
【0005】ここで図8の回路の接続関係について説明
する。P型トランジスタP1,P3のソースはともに電
源に接続され、ゲートはともにパワーダウン信号PDと
接続され、ドレインはそれぞれカレントミラーを構成す
るP型トランジスタP2,P4のソースと接続される。
カレントミラーを構成するP型トランジスタP2,P4
のゲート同士はトランジスタP2のドレインと接続され
る。N型トランジスタN1のドレインはトランジスタP
2のドレインと接続され、ゲートは基準電圧と、ソース
は接地と接続される。もう一方のN型トランジスタN2
のドレインはトランジスタP4のドレインと接続される
とともに出力端子OUTに接続され、ゲートは入力端子
INと、ソースは接地と接続される。また、N型トラン
ジスタN3のドレインは出力端子OUTと、ゲートはパ
ワーダウン信号PDと、ソースは接地と接続される。
する。P型トランジスタP1,P3のソースはともに電
源に接続され、ゲートはともにパワーダウン信号PDと
接続され、ドレインはそれぞれカレントミラーを構成す
るP型トランジスタP2,P4のソースと接続される。
カレントミラーを構成するP型トランジスタP2,P4
のゲート同士はトランジスタP2のドレインと接続され
る。N型トランジスタN1のドレインはトランジスタP
2のドレインと接続され、ゲートは基準電圧と、ソース
は接地と接続される。もう一方のN型トランジスタN2
のドレインはトランジスタP4のドレインと接続される
とともに出力端子OUTに接続され、ゲートは入力端子
INと、ソースは接地と接続される。また、N型トラン
ジスタN3のドレインは出力端子OUTと、ゲートはパ
ワーダウン信号PDと、ソースは接地と接続される。
【0006】次に図8の回路の動作について説明する。
トランジスタP1,P3,N3は、このインタフェース
回路が非動作時やスタンバイ時に電流を流さないように
するためのものであり、その制御信号は図示省略したC
PUなどから出力される。即ち、そのパワーダウン信号
PDがHレベルのときトランジスタP1、P3はオフ、
トランジスタN3はオンとなり、インタフェース回路に
電流は流れず、出力OUTはLレベルになる。一方、パ
ワーダウン信号PDがLレベルとなると、トランジスタ
P1,P3はオン、トランジスタN3はオフするので、
入力信号INに追従した信号が出力OUTから出力さ
れ、図示しない例えばメモリ回路等がアクセスされる。
以下の説明では、特に断らない限り、パワーダウン信号
PDはLレベル、即ちトランジスタP1、P3はオン、
トランジスタN3はオフしているものとする。
トランジスタP1,P3,N3は、このインタフェース
回路が非動作時やスタンバイ時に電流を流さないように
するためのものであり、その制御信号は図示省略したC
PUなどから出力される。即ち、そのパワーダウン信号
PDがHレベルのときトランジスタP1、P3はオフ、
トランジスタN3はオンとなり、インタフェース回路に
電流は流れず、出力OUTはLレベルになる。一方、パ
ワーダウン信号PDがLレベルとなると、トランジスタ
P1,P3はオン、トランジスタN3はオフするので、
入力信号INに追従した信号が出力OUTから出力さ
れ、図示しない例えばメモリ回路等がアクセスされる。
以下の説明では、特に断らない限り、パワーダウン信号
PDはLレベル、即ちトランジスタP1、P3はオン、
トランジスタN3はオフしているものとする。
【0007】トランジスタN1のゲートには基準電圧V
REF、例えば1.4Vが入力され、この電圧に応じた
電流がドレインに流れる。トランジスタP2,P4のゲ
ートはP2のドレインに接続され、いわゆるカレントミ
ラー回路を構成している。このため、トランジスタN1
のドレイン電流に比例した電流がトランジスタP4のド
レインから出力される。
REF、例えば1.4Vが入力され、この電圧に応じた
電流がドレインに流れる。トランジスタP2,P4のゲ
ートはP2のドレインに接続され、いわゆるカレントミ
ラー回路を構成している。このため、トランジスタN1
のドレイン電流に比例した電流がトランジスタP4のド
レインから出力される。
【0008】一方、トランジスタN2のゲートには入力
信号INが入力され、その電圧が基準電圧VREFの
1.4V以下の場合は、トランジスタN2の電流吸入能
力はトランジスタP4の電流供給能力より小であり、従
って出力OUTはHレベルとなる。一方、入力された入
力信号INのレベルが基準電圧VREFの1.4V以上
になると、トランジスタN2の電流吸入能力はトランジ
スタP4の電流供給能力より大となり、出力OUTはL
レベルとなる。
信号INが入力され、その電圧が基準電圧VREFの
1.4V以下の場合は、トランジスタN2の電流吸入能
力はトランジスタP4の電流供給能力より小であり、従
って出力OUTはHレベルとなる。一方、入力された入
力信号INのレベルが基準電圧VREFの1.4V以上
になると、トランジスタN2の電流吸入能力はトランジ
スタP4の電流供給能力より大となり、出力OUTはL
レベルとなる。
【0009】
【発明が解決しようとする課題】図8に示すインタフェ
ース回路では、電池の電圧がある程度低下しても動作す
るようにするため、内部電源電圧Vccを2V程度の電
圧にする傾向にある。従来例1では、トランジスタN1
のドレインと電源との間にトランジスタP1とP2が直
列に接続されており、トランジスタP1とP2のしきい
値VTの和の電圧降下を生ずるので、トランジスタN1
のドレインは電源電圧よりさらに低い電圧になる。一
方、基準電圧VREFは1.4Vと規格で決められてお
り、変更することはできない。トランジスタP1,P2
のしきい値VTがばらついて、0.3Vより大きくなる
と、トランジスタN1のドレイン電圧が1.4Vより低
くなってしまい、トランジスタN1が動作しなくなる。
これは、トランジスタN2についても同様のことがいえ
る。
ース回路では、電池の電圧がある程度低下しても動作す
るようにするため、内部電源電圧Vccを2V程度の電
圧にする傾向にある。従来例1では、トランジスタN1
のドレインと電源との間にトランジスタP1とP2が直
列に接続されており、トランジスタP1とP2のしきい
値VTの和の電圧降下を生ずるので、トランジスタN1
のドレインは電源電圧よりさらに低い電圧になる。一
方、基準電圧VREFは1.4Vと規格で決められてお
り、変更することはできない。トランジスタP1,P2
のしきい値VTがばらついて、0.3Vより大きくなる
と、トランジスタN1のドレイン電圧が1.4Vより低
くなってしまい、トランジスタN1が動作しなくなる。
これは、トランジスタN2についても同様のことがいえ
る。
【0010】こうした場合でも、インタフェース回路の
直流特性を満足させて動作させるためには、回路を構成
する各トランジスタP2とN1、およびトランジスタP
4とN2のゲート長(ゲート面積)の比率を大きくする
必要がある。しかしながら、トランジスタP4のゲート
面積を大きくして、直流的な動作点を最適にすると、ト
ランジスタN4のドレイン側に付く寄生容量が増大し、
インタフェース回路が高速で動作しなくなるという問題
が生ずる。この結果、インタフェース回路からメモリ回
路など内部回路へのアクセスが遅れて入力信号INとし
て200MHzのような高速の信号を入力した場合に、
インタフェース回路の動作が不能になるという問題があ
った。
直流特性を満足させて動作させるためには、回路を構成
する各トランジスタP2とN1、およびトランジスタP
4とN2のゲート長(ゲート面積)の比率を大きくする
必要がある。しかしながら、トランジスタP4のゲート
面積を大きくして、直流的な動作点を最適にすると、ト
ランジスタN4のドレイン側に付く寄生容量が増大し、
インタフェース回路が高速で動作しなくなるという問題
が生ずる。この結果、インタフェース回路からメモリ回
路など内部回路へのアクセスが遅れて入力信号INとし
て200MHzのような高速の信号を入力した場合に、
インタフェース回路の動作が不能になるという問題があ
った。
【0011】また、別の問題として次のようなこともあ
る。入力信号の基準電圧は方式によって異なり、基準電
圧が1Vであったり、1.4V、あるいは、1.5Vで
あったりする。従来は各方式のインタフェース回路をデ
バイス内部に形成しておき、必要に応じて切り替えて使
っていた。しかし、インタフェース回路は各入出力端子
に必要になり、多くの入出力端子を有するデバイスで各
方式に対応する回路を形成しておくと、チップサイズが
大きくなってしまう。従って、1つのインタフェース回
路で、どのような方式にも対応できるようにしておくこ
とが望まれる。このような要求に応えるため、特開平7
−240679号公報(以下、従来例2)では、基準電
圧が変わった場合、それに応じて差動増幅回路の定電流
量を変化させることで、基準電圧が高くなっても回路電
流が増加することを防止している。
る。入力信号の基準電圧は方式によって異なり、基準電
圧が1Vであったり、1.4V、あるいは、1.5Vで
あったりする。従来は各方式のインタフェース回路をデ
バイス内部に形成しておき、必要に応じて切り替えて使
っていた。しかし、インタフェース回路は各入出力端子
に必要になり、多くの入出力端子を有するデバイスで各
方式に対応する回路を形成しておくと、チップサイズが
大きくなってしまう。従って、1つのインタフェース回
路で、どのような方式にも対応できるようにしておくこ
とが望まれる。このような要求に応えるため、特開平7
−240679号公報(以下、従来例2)では、基準電
圧が変わった場合、それに応じて差動増幅回路の定電流
量を変化させることで、基準電圧が高くなっても回路電
流が増加することを防止している。
【0012】さらに別の手段しては、特開平5−679
51号公報(以下、従来例3とする)に開示されている
ように、インタフェース回路の出力をローパスフィルタ
を通して積分し、この積分した電圧をフィードバックす
ることで、入力信号の直流レベルがバラついたり、入力
回路のシュレッショールド電圧がバラついても、自己補
正できるようにする方法が知られている。
51号公報(以下、従来例3とする)に開示されている
ように、インタフェース回路の出力をローパスフィルタ
を通して積分し、この積分した電圧をフィードバックす
ることで、入力信号の直流レベルがバラついたり、入力
回路のシュレッショールド電圧がバラついても、自己補
正できるようにする方法が知られている。
【0013】従来例2には、基準電圧が変わっても消費
電流を一定にすることは開示されているが、電源電圧が
低くなったときの問題については、なんら示されていな
い。一般に、電源電圧が下がって、かつ、定電流回路の
電流を少なくすると、差動増幅回路の利得は低下し、高
周波特性の応答性も劣化する。従来例3の方法では、電
源電圧が低くなっても最適な動作点に補正できるが、デ
バイスが動作している間、ローパスフィルタや帰還回路
などを絶えず動作させておかなければならないので、消
費電力が増加するという問題がある。
電流を一定にすることは開示されているが、電源電圧が
低くなったときの問題については、なんら示されていな
い。一般に、電源電圧が下がって、かつ、定電流回路の
電流を少なくすると、差動増幅回路の利得は低下し、高
周波特性の応答性も劣化する。従来例3の方法では、電
源電圧が低くなっても最適な動作点に補正できるが、デ
バイスが動作している間、ローパスフィルタや帰還回路
などを絶えず動作させておかなければならないので、消
費電力が増加するという問題がある。
【0014】本発明の第1の目的は、インタフェース回
路の内部電源が低電圧であっても、高速入力信号に追従
した出力信号を出力させることを目的とする。本発明の
第2の目的は、トランジスタの特性がばらついても、最
適な動作点に自己補正できるようにすることを目的とす
る。本発明の第3の目的は、基準電圧の異なる複数の伝
送方式でも、最適な動作点に自己補正できるインタフェ
ースを提供することを目的とする。本発明の第4の目的
は、補正処理を行っても消費電力を増大させない回路を
提供することを目的とする。
路の内部電源が低電圧であっても、高速入力信号に追従
した出力信号を出力させることを目的とする。本発明の
第2の目的は、トランジスタの特性がばらついても、最
適な動作点に自己補正できるようにすることを目的とす
る。本発明の第3の目的は、基準電圧の異なる複数の伝
送方式でも、最適な動作点に自己補正できるインタフェ
ースを提供することを目的とする。本発明の第4の目的
は、補正処理を行っても消費電力を増大させない回路を
提供することを目的とする。
【0015】
【課題を解決するための手段】このような課題を解決す
るために本発明は、電流入力端と電流出力端をもつ第1
と第2のカレントミラー回路と、入力信号がゲートに入
力され、ドレインが第1のカレントミラー回路の電流出
力端に接続された第1のトランジスタを有する第1の入
力回路と、所定の基準電圧がゲートに入力され、ドレイ
ンが第2のカレントミラー回路の電流出力端に接続され
た第2のトランジスタを有する第2の入力回路と、電流
入力端に接続され、電流出力端に流れる電流量を第1の
トランジスタの論理判定レベルに設定する基準設定手段
とを設けたものである。また、カレントミラー回路は第
3および第4のトランジスタからなり、第2のトランジ
スタのゲートが第4のトランジスタのゲートと接続さ
れ、電流入力端は第3のトランジスタのゲートとドレイ
ンに接続され、電流出力端は第4のトランジスタのドレ
インに接続されるものである。また、基準設定手段は、
電流量設定手段と、電流量設定手段の出力を判定して、
その結果を電流量設定手段に帰還する論理レベル判定手
段とから構成されるものである。また、電流量設定手段
は、論理レベル判定手段の出力結果に基づき、保持する
情報を修正する最適値保持回路と、最適値保持回路の出
力に基づき電流量を増減する調整回路とから構成される
ものである。また、最適値保持回路は、複数のラッチ回
路またはシフトレジスタから構成されるものである。ま
た、複数のラッチ回路またはシフトレジスタの段数を2
m (mは正の整数)個で構成したものである。
るために本発明は、電流入力端と電流出力端をもつ第1
と第2のカレントミラー回路と、入力信号がゲートに入
力され、ドレインが第1のカレントミラー回路の電流出
力端に接続された第1のトランジスタを有する第1の入
力回路と、所定の基準電圧がゲートに入力され、ドレイ
ンが第2のカレントミラー回路の電流出力端に接続され
た第2のトランジスタを有する第2の入力回路と、電流
入力端に接続され、電流出力端に流れる電流量を第1の
トランジスタの論理判定レベルに設定する基準設定手段
とを設けたものである。また、カレントミラー回路は第
3および第4のトランジスタからなり、第2のトランジ
スタのゲートが第4のトランジスタのゲートと接続さ
れ、電流入力端は第3のトランジスタのゲートとドレイ
ンに接続され、電流出力端は第4のトランジスタのドレ
インに接続されるものである。また、基準設定手段は、
電流量設定手段と、電流量設定手段の出力を判定して、
その結果を電流量設定手段に帰還する論理レベル判定手
段とから構成されるものである。また、電流量設定手段
は、論理レベル判定手段の出力結果に基づき、保持する
情報を修正する最適値保持回路と、最適値保持回路の出
力に基づき電流量を増減する調整回路とから構成される
ものである。また、最適値保持回路は、複数のラッチ回
路またはシフトレジスタから構成されるものである。ま
た、複数のラッチ回路またはシフトレジスタの段数を2
m (mは正の整数)個で構成したものである。
【0016】また、調整回路は複数のトランジスタ構成
要素を並列接続したトランジスタアレイからなり、トラ
ンジスタアレイのドレインを電流入力端に並列接続し、
ゲートをそれぞれ最適値保持回路の出力に接続したもの
である。また、上記トランジスタ構成要素は、第5と第
6のトランジスタで構成され、第5のトランジスタのド
レインを電流入力端に接続し、第5のトランジスタのソ
ースを第6のトランジスタのドレインに接続し、第5ま
たは第6のトランジスタのいずれか一方のゲートを最適
値保持回路の出力に接続し、他方のゲートに一定電圧を
供給したものである。また、論理レベル判定手段は電流
量設定手段により設定された電流量で所定の基準電圧を
判定した結果を出力する第2の入力回路と、第2の入力
回路の出力を増幅して電流量設定手段に帰還するバッフ
ァ回路とから構成されるものである。また、電流入力端
と電流出力端をもつカレントミラー回路と、入力信号が
ゲートに入力され、ドレインが電流出力端に接続され、
入力信号の論理レベルを判定する第1のトランジスタ
と、電流入力端に接続され、電流出力端に流れる電流量
を第1のトランジスタの論理判定レベルに設定する基準
設定手段とを設けたものである。また、ソースに電源が
接続されかつゲートとドレイン間が接続される第1のP
型トランジスタと、ドレインが第1のP型トランジスタ
のドレインと接続されかつゲートには基準電圧が供給さ
れる第1のN型トランジスタと、ドレインが第1のN型
トランジスタのソースと接続されかつソースが接地され
る第2のN型トランジスタとからなる第1の回路と、ソ
ースに電源が接続されかつゲートが第1のP型トランジ
スタのゲートと接続される第2のP型トランジスタと、
ドレインが第2のP型トランジスタのトレインと接続さ
れるとともにゲートからの信号を入力して基準電圧に基
づきドレインから出力信号を発生する第3のN型トラン
ジスタと、ドレインが第3のN型トランジスタのソース
と接続されかつソースが接地されるとともにゲートが第
2のN型トランジスタのゲートと接続される第4のN型
トランジスタとからなる第2の回路とを設け、第2及び
第4のN型トランジスタを導通及び非導通にすることに
より第1及び第2の回路の動作・非動作を制御するもの
である。
要素を並列接続したトランジスタアレイからなり、トラ
ンジスタアレイのドレインを電流入力端に並列接続し、
ゲートをそれぞれ最適値保持回路の出力に接続したもの
である。また、上記トランジスタ構成要素は、第5と第
6のトランジスタで構成され、第5のトランジスタのド
レインを電流入力端に接続し、第5のトランジスタのソ
ースを第6のトランジスタのドレインに接続し、第5ま
たは第6のトランジスタのいずれか一方のゲートを最適
値保持回路の出力に接続し、他方のゲートに一定電圧を
供給したものである。また、論理レベル判定手段は電流
量設定手段により設定された電流量で所定の基準電圧を
判定した結果を出力する第2の入力回路と、第2の入力
回路の出力を増幅して電流量設定手段に帰還するバッフ
ァ回路とから構成されるものである。また、電流入力端
と電流出力端をもつカレントミラー回路と、入力信号が
ゲートに入力され、ドレインが電流出力端に接続され、
入力信号の論理レベルを判定する第1のトランジスタ
と、電流入力端に接続され、電流出力端に流れる電流量
を第1のトランジスタの論理判定レベルに設定する基準
設定手段とを設けたものである。また、ソースに電源が
接続されかつゲートとドレイン間が接続される第1のP
型トランジスタと、ドレインが第1のP型トランジスタ
のドレインと接続されかつゲートには基準電圧が供給さ
れる第1のN型トランジスタと、ドレインが第1のN型
トランジスタのソースと接続されかつソースが接地され
る第2のN型トランジスタとからなる第1の回路と、ソ
ースに電源が接続されかつゲートが第1のP型トランジ
スタのゲートと接続される第2のP型トランジスタと、
ドレインが第2のP型トランジスタのトレインと接続さ
れるとともにゲートからの信号を入力して基準電圧に基
づきドレインから出力信号を発生する第3のN型トラン
ジスタと、ドレインが第3のN型トランジスタのソース
と接続されかつソースが接地されるとともにゲートが第
2のN型トランジスタのゲートと接続される第4のN型
トランジスタとからなる第2の回路とを設け、第2及び
第4のN型トランジスタを導通及び非導通にすることに
より第1及び第2の回路の動作・非動作を制御するもの
である。
【0017】また、第2のカレントミラー回路の電流入
力端の電流を所定の電流量に設定するステップS1と、
所定の基準電圧を第2のトランジスタに入力するステッ
プS2と、第2のトランジスタに所定の電流量を流し、
所定の基準電圧を入力したときの出力を判定するステッ
プS3と、ステップS3の判定結果を最適値保持手段に
記憶するステップS4と、上記記憶に基づきカレントミ
ラー回路の電流入力端の電流量を再設定するステップS
5と、ステップS2からステップS5までの各ステップ
を少なくとも最適値保持手段の段数だけくり返すステッ
プS6とからなるインタフェース回路の判定レベル設定
方法である。また、ステップS1からステップS6の各
ステップを電源投入時、あるいはスタンバイ状態から動
作を再開した時に行なうようにした方法である。また、
ステップS6の実行後、第2の入力回路に流れる電流を
停止するステップを設けるようにした方法である。ま
た、ステップS5で、設定データをバイナリ変換して第
1の入力回路の補正回路へ転送するようにした方法であ
る。また、ステップS5で、設定データをシリアル変換
して第1の入力回路の補正回路へ転送するようにした方
法である。
力端の電流を所定の電流量に設定するステップS1と、
所定の基準電圧を第2のトランジスタに入力するステッ
プS2と、第2のトランジスタに所定の電流量を流し、
所定の基準電圧を入力したときの出力を判定するステッ
プS3と、ステップS3の判定結果を最適値保持手段に
記憶するステップS4と、上記記憶に基づきカレントミ
ラー回路の電流入力端の電流量を再設定するステップS
5と、ステップS2からステップS5までの各ステップ
を少なくとも最適値保持手段の段数だけくり返すステッ
プS6とからなるインタフェース回路の判定レベル設定
方法である。また、ステップS1からステップS6の各
ステップを電源投入時、あるいはスタンバイ状態から動
作を再開した時に行なうようにした方法である。また、
ステップS6の実行後、第2の入力回路に流れる電流を
停止するステップを設けるようにした方法である。ま
た、ステップS5で、設定データをバイナリ変換して第
1の入力回路の補正回路へ転送するようにした方法であ
る。また、ステップS5で、設定データをシリアル変換
して第1の入力回路の補正回路へ転送するようにした方
法である。
【0018】
【発明の実施の形態】以下、本発明について図面を参照
して説明する。図1は本発明に係るインタフェース回路
の第1の実施の形態を示す回路図である。図1におい
て、本回路は、一対のP型トランジスタP2,P4がカ
レントミラー回路を構成し、トランジスタP2,P4の
ソースが電源に接続され、かつP2,P4のゲートどう
しが接続されるとともに、P2のドレインにも接続され
ている。ここで、P2のドレインを電流入力端、P4の
それを電流出力端と呼ぶ。
して説明する。図1は本発明に係るインタフェース回路
の第1の実施の形態を示す回路図である。図1におい
て、本回路は、一対のP型トランジスタP2,P4がカ
レントミラー回路を構成し、トランジスタP2,P4の
ソースが電源に接続され、かつP2,P4のゲートどう
しが接続されるとともに、P2のドレインにも接続され
ている。ここで、P2のドレインを電流入力端、P4の
それを電流出力端と呼ぶ。
【0019】次に図1の回路の接続関係について説明す
る。P型トランジスタP2,P4のドレインは、一対の
N型トランジスタN1,N2のドレインとそれぞれ接続
され、N2のドレインは出力端子OUTにも接続され
る。トランジスタN1のゲートは基準電圧VREF端子
と接続され、トランジスタN2のゲートは入力信号IN
端子と接続される。トランジスタN1,N2のソース
は、それぞれN型トランジスタN11,N12のドレイ
ンと接続され、N型トランジスタN11,N12のソー
スは接地され、これらのゲートにはインバータIN1を
介してパワーダウン信号PD端子に接続される。また、
P型トランジスタP5はドレインが電源と、ゲートがN
12のゲートと、ソースが出力端子OUTと接続され
る。ここで、トランジスタP2,N1,N11は第1の
直列回路(初段回路)を構成し、トランジスタP4,N
2,N12は第2の直列回路を構成する。
る。P型トランジスタP2,P4のドレインは、一対の
N型トランジスタN1,N2のドレインとそれぞれ接続
され、N2のドレインは出力端子OUTにも接続され
る。トランジスタN1のゲートは基準電圧VREF端子
と接続され、トランジスタN2のゲートは入力信号IN
端子と接続される。トランジスタN1,N2のソース
は、それぞれN型トランジスタN11,N12のドレイ
ンと接続され、N型トランジスタN11,N12のソー
スは接地され、これらのゲートにはインバータIN1を
介してパワーダウン信号PD端子に接続される。また、
P型トランジスタP5はドレインが電源と、ゲートがN
12のゲートと、ソースが出力端子OUTと接続され
る。ここで、トランジスタP2,N1,N11は第1の
直列回路(初段回路)を構成し、トランジスタP4,N
2,N12は第2の直列回路を構成する。
【0020】本インタフェース回路では、基準電圧VR
EF及び入力信号INを入力するN型の各トランジスタ
N1,N2に対し、信号PDによりインタフェース回路
を動作・非動作にする回路電流カットオフ用トランジス
タN11,N12をそれぞれ直列接続(縦積み)し、か
つ各トランジスタN11,N12をN型トランジスタに
より構成する。なお、P5はP型トランジスタ、IN1
はインバータである。また、図中において、PDは本回
路を非動作状態にする信号であり、スタンバイ信号、電
流カットオフ信号、あるいはパワーダウン信号と呼ばれ
る。この信号PDはデバイス内部で作られることもある
し、外部の例えばCPU側で作られることもある。
EF及び入力信号INを入力するN型の各トランジスタ
N1,N2に対し、信号PDによりインタフェース回路
を動作・非動作にする回路電流カットオフ用トランジス
タN11,N12をそれぞれ直列接続(縦積み)し、か
つ各トランジスタN11,N12をN型トランジスタに
より構成する。なお、P5はP型トランジスタ、IN1
はインバータである。また、図中において、PDは本回
路を非動作状態にする信号であり、スタンバイ信号、電
流カットオフ信号、あるいはパワーダウン信号と呼ばれ
る。この信号PDはデバイス内部で作られることもある
し、外部の例えばCPU側で作られることもある。
【0021】次に、図1のインタフェース回路の動作に
ついて説明する。パワーダウン信号PDがHレベルにな
ると、インバータIN1の出力はLレベルになり、トラ
ンジスタN11,N12はともにオフし、第1および第
2の直列回路には電流が流れなくなる。その結果、非動
作状態の消費電流を低減できる。このとき、P型トラン
ジスタP5はオンし、非動作状態に出力OUTの出力が
不定になるのを防止する。一方、パワーダウン信号PD
がLレベルになると、インバータIN1の出力はHレベ
ルになり、トランジスタN11,N12はともにオン
し、第1および第2の直列回路には所望の電流が流れ
る。また、P型トランジスタP5はオフするので、出力
OUTには、第2の直列回路の出力がそのまま出力され
る。以下、特に断らない限り、パワーダウン信号PDが
Lレベル、即ち動作状態にあるものとして、動作を説明
する。
ついて説明する。パワーダウン信号PDがHレベルにな
ると、インバータIN1の出力はLレベルになり、トラ
ンジスタN11,N12はともにオフし、第1および第
2の直列回路には電流が流れなくなる。その結果、非動
作状態の消費電流を低減できる。このとき、P型トラン
ジスタP5はオンし、非動作状態に出力OUTの出力が
不定になるのを防止する。一方、パワーダウン信号PD
がLレベルになると、インバータIN1の出力はHレベ
ルになり、トランジスタN11,N12はともにオン
し、第1および第2の直列回路には所望の電流が流れ
る。また、P型トランジスタP5はオフするので、出力
OUTには、第2の直列回路の出力がそのまま出力され
る。以下、特に断らない限り、パワーダウン信号PDが
Lレベル、即ち動作状態にあるものとして、動作を説明
する。
【0022】まず、基準電圧VREFがトランジスタN
1のゲートに入力されると、トランジスタN1の特性に
応じたドレイン電流が流れる。この電流は、トランジス
タP2,P4で構成されるカレントミラー回路の電流入
力端n1に入力され、この電流に比例した電流が電流出
力端n2から出力される。電流入力端n1の電流i1と
電流出力端n2の電流i2の比は、トランジスタP2と
P4とのサイズ比を変えることで自由に選ぶことができ
るが、ここでは同じ電流が流れるものとする。次に、入
力INに入力信号が入力され、その電圧が基準電圧VR
EFより低い場合、トランジスタN2に流れる電流は電
流i2より少ないので、出力はHレベルになる。逆に、
入力電圧INが基準電圧VREFより高い場合、トラン
ジスタN2に流れる電流吸引能力は電流i2より大きい
ので、出力はLレベルになる。
1のゲートに入力されると、トランジスタN1の特性に
応じたドレイン電流が流れる。この電流は、トランジス
タP2,P4で構成されるカレントミラー回路の電流入
力端n1に入力され、この電流に比例した電流が電流出
力端n2から出力される。電流入力端n1の電流i1と
電流出力端n2の電流i2の比は、トランジスタP2と
P4とのサイズ比を変えることで自由に選ぶことができ
るが、ここでは同じ電流が流れるものとする。次に、入
力INに入力信号が入力され、その電圧が基準電圧VR
EFより低い場合、トランジスタN2に流れる電流は電
流i2より少ないので、出力はHレベルになる。逆に、
入力電圧INが基準電圧VREFより高い場合、トラン
ジスタN2に流れる電流吸引能力は電流i2より大きい
ので、出力はLレベルになる。
【0023】このように構成することにより、トランジ
スタP2,N1,N11からなる初段回路の電源電圧
(内部電源電圧)Vccが低電圧の例えば2V程度にな
っても、トランジスタN1のドレインはP型トランジス
タP2のしきい値電圧VT分の電圧降下しかないので、
トランジスタN1のドレイン電圧はVTが0.3Vにな
ったとしても、1.7Vを確保でき、ゲート・ドレイン
間の電圧が逆転することはない。トランジスタN2につ
いても同様であり、高速の入力信号INに追従した出力
信号OUTを出力することができる。
スタP2,N1,N11からなる初段回路の電源電圧
(内部電源電圧)Vccが低電圧の例えば2V程度にな
っても、トランジスタN1のドレインはP型トランジス
タP2のしきい値電圧VT分の電圧降下しかないので、
トランジスタN1のドレイン電圧はVTが0.3Vにな
ったとしても、1.7Vを確保でき、ゲート・ドレイン
間の電圧が逆転することはない。トランジスタN2につ
いても同様であり、高速の入力信号INに追従した出力
信号OUTを出力することができる。
【0024】また、各N型トランジスタN1,N11及
びN2,N12をそれぞれ縦積み構成とすることで、初
段回路を構成するトランジスタP2とN1のゲート長の
比率を小さくすることができ、高速の入力信号INに追
従した出力信号を得ることができる。なお、電源Vcc
の電圧としては3.3V、あるいは2Vの電圧が設定さ
れる。また、初段回路を構成するトランジスタN1へ与
える基準電圧VREFは、SSTLの場合、1.3〜
1.7Vの範囲の電圧のうち1.5Vを設定し、かつ入
力する入力信号INの振幅はVREF±0.2Vとする
必要がある。
びN2,N12をそれぞれ縦積み構成とすることで、初
段回路を構成するトランジスタP2とN1のゲート長の
比率を小さくすることができ、高速の入力信号INに追
従した出力信号を得ることができる。なお、電源Vcc
の電圧としては3.3V、あるいは2Vの電圧が設定さ
れる。また、初段回路を構成するトランジスタN1へ与
える基準電圧VREFは、SSTLの場合、1.3〜
1.7Vの範囲の電圧のうち1.5Vを設定し、かつ入
力する入力信号INの振幅はVREF±0.2Vとする
必要がある。
【0025】また、トランジスタN1,N2を差動増幅
形式にせず、それぞれ独立したトランジスタN11,N
12を通して接地するようにしている。トランジスタN
1,N2のソースを共通接続して、これを低電流トラン
ジスタに接続したタイプでは、N2の入力INに入力さ
れた信号にノイズ重畳されていると、トランジスタN
2,N1のソースを経由して、トランジスタN1のゲー
トに伝わり、これが、基準電圧の配線を介して他のイン
タフェース回路に伝わり、基準電圧が変動し、誤動作の
原因になっていた。本インタフェース回路では、別々に
接地しているので、ノイズが基準電圧側に伝わりにく
く、誤動作しにくいという特徴がある。
形式にせず、それぞれ独立したトランジスタN11,N
12を通して接地するようにしている。トランジスタN
1,N2のソースを共通接続して、これを低電流トラン
ジスタに接続したタイプでは、N2の入力INに入力さ
れた信号にノイズ重畳されていると、トランジスタN
2,N1のソースを経由して、トランジスタN1のゲー
トに伝わり、これが、基準電圧の配線を介して他のイン
タフェース回路に伝わり、基準電圧が変動し、誤動作の
原因になっていた。本インタフェース回路では、別々に
接地しているので、ノイズが基準電圧側に伝わりにく
く、誤動作しにくいという特徴がある。
【0026】また、トランジスタP2とP4、N1とN
2は同一サイズである必要はなく、トランジスタP2、
N1は出力駆動能力に関係しないので、トランジスタP
4、N2に比べて小さくすることが可能であり、チップ
サイズ縮小に寄与する。またトランジスタN1,N2を
それぞれ独立して接地するようにしているため、差動増
幅形式に比べ設計が容易にできる。
2は同一サイズである必要はなく、トランジスタP2、
N1は出力駆動能力に関係しないので、トランジスタP
4、N2に比べて小さくすることが可能であり、チップ
サイズ縮小に寄与する。またトランジスタN1,N2を
それぞれ独立して接地するようにしているため、差動増
幅形式に比べ設計が容易にできる。
【0027】次に、図2は本インタフェース回路の第2
の実施の形態を示すブロック図であり、最適な動作点を
インタフェース回路に設定することにより、電源電圧が
低い場合でも、あるいは別の信号方式に変えて基準電圧
が変わった場合であっても、高速の入力信号に追従した
出力信号を出力させることができるものである。図2の
ブロック図において、1はインタフェース回路である入
力回路、2はダミー入力回路、3は補正回路、4は調整
回路、5は基準電圧発生回路、6は制御回路、7はクロ
ック信号を発生する発振回路、8は最適値保持回路、9
はバッファ回路である。ここで、基準電圧発生回路5は
所望の電圧VREF2を発生するものであるが、第1の
実施の形態に示す基準電圧VREFとは役割が異なる。
即ち、ダミー入力回路2の入力へは所定の基準電圧とし
て与えられるが、補正回路3,調整回路4に対して基準
電圧VREF2は各トランジスタアレイ(後述)に流れ
る電流量を制限するためのものである。従って、後者に
対しては、必ずしも基準電圧である必要はない。また、
調整回路4は補正回路3と必ずしも同じ構成である必要
はない。
の実施の形態を示すブロック図であり、最適な動作点を
インタフェース回路に設定することにより、電源電圧が
低い場合でも、あるいは別の信号方式に変えて基準電圧
が変わった場合であっても、高速の入力信号に追従した
出力信号を出力させることができるものである。図2の
ブロック図において、1はインタフェース回路である入
力回路、2はダミー入力回路、3は補正回路、4は調整
回路、5は基準電圧発生回路、6は制御回路、7はクロ
ック信号を発生する発振回路、8は最適値保持回路、9
はバッファ回路である。ここで、基準電圧発生回路5は
所望の電圧VREF2を発生するものであるが、第1の
実施の形態に示す基準電圧VREFとは役割が異なる。
即ち、ダミー入力回路2の入力へは所定の基準電圧とし
て与えられるが、補正回路3,調整回路4に対して基準
電圧VREF2は各トランジスタアレイ(後述)に流れ
る電流量を制限するためのものである。従って、後者に
対しては、必ずしも基準電圧である必要はない。また、
調整回路4は補正回路3と必ずしも同じ構成である必要
はない。
【0028】ダミー入力回路2は、入力回路1とほぼ同
様の構成であり、このダミー入力回路2,バッファ回路
9,最適値保持回路8及び補正回路3、調整回路4から
なる回路群により、入力回路1に対し、最適な補正電流
量REFFL2が動作電流として与えられる。入力回路
1は入力信号SGINを入力すると、補正回路3で補正
した電流量REFFL2に基づき、その入力信号SGI
NのHレベル、Lレベルを識別し、出力信号SGOUT
として出力する。
様の構成であり、このダミー入力回路2,バッファ回路
9,最適値保持回路8及び補正回路3、調整回路4から
なる回路群により、入力回路1に対し、最適な補正電流
量REFFL2が動作電流として与えられる。入力回路
1は入力信号SGINを入力すると、補正回路3で補正
した電流量REFFL2に基づき、その入力信号SGI
NのHレベル、Lレベルを識別し、出力信号SGOUT
として出力する。
【0029】本インタフェース回路は次の3つの動作ス
テップを有する。第1のステップはインタフェース回路
が動作を開始したとき、最適な動作点を見つけるための
ステップ、第2のステップはその最適な動作点を補正回
路に設定するステップ、第3のステップは、ダミー入力
回路2の動作を停止し、入力回路1が通常動作を開始す
るステップである。
テップを有する。第1のステップはインタフェース回路
が動作を開始したとき、最適な動作点を見つけるための
ステップ、第2のステップはその最適な動作点を補正回
路に設定するステップ、第3のステップは、ダミー入力
回路2の動作を停止し、入力回路1が通常動作を開始す
るステップである。
【0030】まず、第1のステップについて説明する。
電源が投入されリセット信号RSTが反転すると、制御
回路6は、クロック停止信号CLKSTを解除し、発振
回路7の動作を開始させ、クロック信号CLKINを出
力させる。これにより、クロックCLKを最適値保持回
路8に供給開始し、パワーダウン信号PD1を反転さ
せ、ダミー入力回路2を動作状態にする。最適値保持回
路8はn段のデータ・ラッチ回路で構成され、n本の2
値出力DFF1〜nを有し、初期状態ではランダムな出
力状態にある。調整回路4は、最適値保持回路8の出力
値に応じてダミー入力回路2の電流入力端から流れる電
流量REFFL1を決める。
電源が投入されリセット信号RSTが反転すると、制御
回路6は、クロック停止信号CLKSTを解除し、発振
回路7の動作を開始させ、クロック信号CLKINを出
力させる。これにより、クロックCLKを最適値保持回
路8に供給開始し、パワーダウン信号PD1を反転さ
せ、ダミー入力回路2を動作状態にする。最適値保持回
路8はn段のデータ・ラッチ回路で構成され、n本の2
値出力DFF1〜nを有し、初期状態ではランダムな出
力状態にある。調整回路4は、最適値保持回路8の出力
値に応じてダミー入力回路2の電流入力端から流れる電
流量REFFL1を決める。
【0031】ダミー入力回路2は、入力に入力信号SG
INの信号方式に対応した基準電圧VREF2が入力さ
れ、電流入力端に調整回路4で調整された電流量REF
FL1が入力され、その電流量によってHレベル、また
はLレベルを出力INFL1に出力する。例えば、規定
の基準電圧VREF2がトランジスタN2’のゲートに
入力されたとき、調整電流量REFFL1が最適動作点
の電流値より多ければHレベルを、少なければLレベル
を出力する。その出力INFL1は、バッファ回路9を
通して反転増幅され、信号DFFINとして最適値保持
回路8に入力され、クロックCLKが立ち上がると、信
号DFFINが最適値保持回路8に保持されるととも
に、DFF1〜DFF7の出力はそれぞれDFF2〜D
FF8にシフトされて保持される。
INの信号方式に対応した基準電圧VREF2が入力さ
れ、電流入力端に調整回路4で調整された電流量REF
FL1が入力され、その電流量によってHレベル、また
はLレベルを出力INFL1に出力する。例えば、規定
の基準電圧VREF2がトランジスタN2’のゲートに
入力されたとき、調整電流量REFFL1が最適動作点
の電流値より多ければHレベルを、少なければLレベル
を出力する。その出力INFL1は、バッファ回路9を
通して反転増幅され、信号DFFINとして最適値保持
回路8に入力され、クロックCLKが立ち上がると、信
号DFFINが最適値保持回路8に保持されるととも
に、DFF1〜DFF7の出力はそれぞれDFF2〜D
FF8にシフトされて保持される。
【0032】最適値保持回路8のn本の2値出力DFF
1〜nのうち、1本が信号DFFINで書換られた状態
で、再度、調整回路4を設定し直し、電流量REFFL
1を変化させる。この状態で、ダミー入力回路2の出力
INFL1がHレベルになるか、Lレベルになるかを再
度判定し、バッファ回路9を通して調整信号DFFIN
を最適値保持回路8に入力する。補正信号DFFINは
クロックCLKの立ち上がりで記憶される。このような
動作を少なくともn回くり返すことで、最適な動作点に
収束させることができ、第1のステップを終了させる。
この終了信号は、クロックCLKを所定回数カウントし
て発生させてもよいし、メモリでは電源投入後、最初に
RAS信号が変化するときを検出して発生させてもよ
い。
1〜nのうち、1本が信号DFFINで書換られた状態
で、再度、調整回路4を設定し直し、電流量REFFL
1を変化させる。この状態で、ダミー入力回路2の出力
INFL1がHレベルになるか、Lレベルになるかを再
度判定し、バッファ回路9を通して調整信号DFFIN
を最適値保持回路8に入力する。補正信号DFFINは
クロックCLKの立ち上がりで記憶される。このような
動作を少なくともn回くり返すことで、最適な動作点に
収束させることができ、第1のステップを終了させる。
この終了信号は、クロックCLKを所定回数カウントし
て発生させてもよいし、メモリでは電源投入後、最初に
RAS信号が変化するときを検出して発生させてもよ
い。
【0033】第2のステップでは、第1のステップで求
められた最適値保持回路8の出力を補正回路3へ転送
し、電流量REFFL1に等しい電流量REFFL2を
補正回路3に流す。第3のステップでは、補正回路3に
設定された最適な電流量REFFL2を入力回路1へ与
え、最適な動作点で入力信号SGINの論理レベルを判
定し、その結果を出力端子SGOUTから出力する。ま
た、制御回路6は発振回路7に対し、クロック制御信号
CLKSTを反転して発振を停止させると共に、パワー
ダウン信号PD1を反転させ、ダミー入力回路2を非動
作状態にする。また、第1〜第3のステップを再開させ
たいときは、リセット信号RSTに相当する信号をCP
Uなどから入力すれば、クロック停止信号CLKSTと
パワーダウン信号PD1を反転させて、補正動作をやり
直すことが可能である。
められた最適値保持回路8の出力を補正回路3へ転送
し、電流量REFFL1に等しい電流量REFFL2を
補正回路3に流す。第3のステップでは、補正回路3に
設定された最適な電流量REFFL2を入力回路1へ与
え、最適な動作点で入力信号SGINの論理レベルを判
定し、その結果を出力端子SGOUTから出力する。ま
た、制御回路6は発振回路7に対し、クロック制御信号
CLKSTを反転して発振を停止させると共に、パワー
ダウン信号PD1を反転させ、ダミー入力回路2を非動
作状態にする。また、第1〜第3のステップを再開させ
たいときは、リセット信号RSTに相当する信号をCP
Uなどから入力すれば、クロック停止信号CLKSTと
パワーダウン信号PD1を反転させて、補正動作をやり
直すことが可能である。
【0034】このように、与えられた電源電圧や基準電
圧に応じて最適な動作点に補正することで、周波数が高
い信号でもインタフェース回路を良好に動作させること
ができる。また、従来例3では補正をアナログ的に行っ
ているので、絶えずフィードバック回路を動作させ続け
なければならない。その結果、回路の消費電力が増大す
るという問題があった。本実施の形態では、補正量を検
出する動作は、電源を投入したときや、スタンバイ状態
から復帰したときなど限られた期間だけであり、その他
の期間はパワーダウン機能によりダミー入力回路2に電
流を流さないようにしているので、消費電流の増加はほ
とんどない。さらに、1度補正量を検出すれば、その補
正量を最適値保持回路でデジタル的に保存するようにし
たので、時間の経過とともに補正量が変化することはな
い。
圧に応じて最適な動作点に補正することで、周波数が高
い信号でもインタフェース回路を良好に動作させること
ができる。また、従来例3では補正をアナログ的に行っ
ているので、絶えずフィードバック回路を動作させ続け
なければならない。その結果、回路の消費電力が増大す
るという問題があった。本実施の形態では、補正量を検
出する動作は、電源を投入したときや、スタンバイ状態
から復帰したときなど限られた期間だけであり、その他
の期間はパワーダウン機能によりダミー入力回路2に電
流を流さないようにしているので、消費電流の増加はほ
とんどない。さらに、1度補正量を検出すれば、その補
正量を最適値保持回路でデジタル的に保存するようにし
たので、時間の経過とともに補正量が変化することはな
い。
【0035】次に、図3は図2に示すインタフェース回
路の要部詳細を示す回路図である。同図において、入力
回路1は図8に示す従来のインタフェース回路と類似し
ているが、カレントミラー回路の電流入力端が補正回路
3の出力REFFL2と接続されている点が異なる。入
力回路1は4個のP型トランジスタP1〜P4と、2つ
のN型トランジスタN1,N2,インバータIN2など
からなる。トランジスタP1,P3のソースには電源電
圧Vccが与えられ、トランジスタP1のゲートにはパ
ワーダウン信号PD2が与えられる。また、トランジス
タN1のゲートには基準電圧VREF2が供給されドレ
インから所定電流が出力されると共に、このドレイン、
即ち、カレントミラー回路の電流入力端は補正回路3に
より補正されて最適な電流量REFFL2として設定さ
れる。これにより、カレントミラー回路の電流量が補正
され、トランジスタP2に流れる電流量が最適値にな
る。初段回路を構成するトランジスタN1に印加される
内部電圧が低下してもトランジスタP4はオンして、ト
ランジスタN2に動作電圧が与えられる。この場合、ト
ランジスタN2はゲートから信号SGINを入力する
と、入力信号SGINのレベルを補正電流量REFFL
2により識別してドレイン、即ちトランジスタP4,N
2の接続点から入力信号SGINに追従した信号SIG
OUTをインバータIN2を介して出力できる。
路の要部詳細を示す回路図である。同図において、入力
回路1は図8に示す従来のインタフェース回路と類似し
ているが、カレントミラー回路の電流入力端が補正回路
3の出力REFFL2と接続されている点が異なる。入
力回路1は4個のP型トランジスタP1〜P4と、2つ
のN型トランジスタN1,N2,インバータIN2など
からなる。トランジスタP1,P3のソースには電源電
圧Vccが与えられ、トランジスタP1のゲートにはパ
ワーダウン信号PD2が与えられる。また、トランジス
タN1のゲートには基準電圧VREF2が供給されドレ
インから所定電流が出力されると共に、このドレイン、
即ち、カレントミラー回路の電流入力端は補正回路3に
より補正されて最適な電流量REFFL2として設定さ
れる。これにより、カレントミラー回路の電流量が補正
され、トランジスタP2に流れる電流量が最適値にな
る。初段回路を構成するトランジスタN1に印加される
内部電圧が低下してもトランジスタP4はオンして、ト
ランジスタN2に動作電圧が与えられる。この場合、ト
ランジスタN2はゲートから信号SGINを入力する
と、入力信号SGINのレベルを補正電流量REFFL
2により識別してドレイン、即ちトランジスタP4,N
2の接続点から入力信号SGINに追従した信号SIG
OUTをインバータIN2を介して出力できる。
【0036】ダミー入力回路2も入力回路1と同様、4
個のP型トランジスタP1’〜P4’と、2つのN型ト
ランジスタN1’,N2’からなる。そして、このダミ
ー入力回路2も、トランジスタP1’,P3’のソース
には電源電圧Vccが与えられ、トランジスタP1’,
P3’のゲートにはパワーダウン信号PD1が与えら
れ、ドレインはトランジスタN1’,N2’のドレイン
とそれぞれ接続される。また、トランジスタN1’,N
2’のゲートには基準電圧VREF2が供給されてドレ
インから所定電流が出力される。カレントミラー回路を
構成するトランジスタP2’のドレイン電流は調整回路
4により調整されて電流量REFFL1として与えられ
る。そしてこのカレントミラー回路の電流出力端、即ち
トランジスタP4’のドレインにも補正された電流が流
れ、トランジスタN2’に流れる。一般に、トランジス
タP2’,P4’のソース−ドレイン間の電圧降下はド
レイン電流に依存し、ドレイン電流が大きいほど小さく
なる。従って、電源電圧Vccが低くて、かつカレント
ミラーに流れる電流が少ないと、トランジスタN1’,
N2’のドレイン電圧は低くなり、動作しなくなる。こ
のような状態で、調整電流量REFFL1が0のとき、
トランジスタN2’のゲートには基準電圧VREF2が
接続されているので、ドレインからある程度の電流が吸
引される。これに対しトランジスタP4’のドレインか
らの電流供給量はそれより少ないので出力INFL1は
低くなり、バッファ9の出力DFFINは反転されてH
レベルになる。逆に、調整電流量REFFL1が大きす
ぎると、トランジスタN2’の電流吸引能力よりランジ
スタP4’の電流供給量が多くなり、出力INFL1は
高くなり、バッファ9の出力DFFINはLレベルにな
る。この信号DFFINは最適値保持回路8へ与えら
れ、保持される。
個のP型トランジスタP1’〜P4’と、2つのN型ト
ランジスタN1’,N2’からなる。そして、このダミ
ー入力回路2も、トランジスタP1’,P3’のソース
には電源電圧Vccが与えられ、トランジスタP1’,
P3’のゲートにはパワーダウン信号PD1が与えら
れ、ドレインはトランジスタN1’,N2’のドレイン
とそれぞれ接続される。また、トランジスタN1’,N
2’のゲートには基準電圧VREF2が供給されてドレ
インから所定電流が出力される。カレントミラー回路を
構成するトランジスタP2’のドレイン電流は調整回路
4により調整されて電流量REFFL1として与えられ
る。そしてこのカレントミラー回路の電流出力端、即ち
トランジスタP4’のドレインにも補正された電流が流
れ、トランジスタN2’に流れる。一般に、トランジス
タP2’,P4’のソース−ドレイン間の電圧降下はド
レイン電流に依存し、ドレイン電流が大きいほど小さく
なる。従って、電源電圧Vccが低くて、かつカレント
ミラーに流れる電流が少ないと、トランジスタN1’,
N2’のドレイン電圧は低くなり、動作しなくなる。こ
のような状態で、調整電流量REFFL1が0のとき、
トランジスタN2’のゲートには基準電圧VREF2が
接続されているので、ドレインからある程度の電流が吸
引される。これに対しトランジスタP4’のドレインか
らの電流供給量はそれより少ないので出力INFL1は
低くなり、バッファ9の出力DFFINは反転されてH
レベルになる。逆に、調整電流量REFFL1が大きす
ぎると、トランジスタN2’の電流吸引能力よりランジ
スタP4’の電流供給量が多くなり、出力INFL1は
高くなり、バッファ9の出力DFFINはLレベルにな
る。この信号DFFINは最適値保持回路8へ与えら
れ、保持される。
【0037】また、補正回路3、調整回路4は、本実施
の形態ではそれぞれ同様の構成であり、N型トランジス
タが2段直列接続された直列回路が8回路並列接続さ
れ、この直列回路の図中上段側のトランジスタの各ドレ
インは各個に電流出力端に接続されて、各ドレインから
各入力回路1,2に対する補正電流量REFFL2,1
を決める。またこの直列回路の上段側トランジスタのゲ
ートには基準電圧VREF2が供給され、トランジスタ
に流れる電流量を決める。本実施の形態では、基準電圧
VREF2を利用したが、一定の電圧であれば基準電圧
でなくてもよい。また、最適値保持回路8の出力電圧に
ばらつきがなければ、上段側のトランジスタはなくても
よい。この場合は、下段側のトランジスタのドレインを
各個に電流出力端に接続する。
の形態ではそれぞれ同様の構成であり、N型トランジス
タが2段直列接続された直列回路が8回路並列接続さ
れ、この直列回路の図中上段側のトランジスタの各ドレ
インは各個に電流出力端に接続されて、各ドレインから
各入力回路1,2に対する補正電流量REFFL2,1
を決める。またこの直列回路の上段側トランジスタのゲ
ートには基準電圧VREF2が供給され、トランジスタ
に流れる電流量を決める。本実施の形態では、基準電圧
VREF2を利用したが、一定の電圧であれば基準電圧
でなくてもよい。また、最適値保持回路8の出力電圧に
ばらつきがなければ、上段側のトランジスタはなくても
よい。この場合は、下段側のトランジスタのドレインを
各個に電流出力端に接続する。
【0038】また、最適値保持回路8は、8個のD型の
フリップフロップ回路(以下、FF回路)FF1〜8か
ら構成され、各FF回路の出力DFF1〜8が補正回路
3、調整回路4内の各トランジスタ直列回路の下段側ト
ランジスタのゲートに各個に接続される。本実施の形態
ではFF回路を使った例を示すが、シフトレジスタなど
を用いてもよい。ここで、最適値保持回路8の各FF回
路DFF1〜7の出力は、それぞれFF回路DFF2〜
8に入力され、FF回路DFF2〜8はこの入力をクロ
ックCLKに同期してラッチする。これと同時に、バッ
ファ回路9からの信号DFFINを入力すると、入力信
号に応じたレベルの信号をラッチする。各FF回路DF
F1〜8の出力は補正回路3、調整回路4の直列回路の
図中下段側トランジスタのゲートへ各個に入力される。
これにより、補正回路3、調整回路4の下段側トランジ
スタのオンオフが制御される。また、このとき補正回路
3、調整回路4の上段側トランジスタは基準電圧VRE
F2により所定の電流を流し得る状態になっている。従
って、補正回路3、調整回路4の各トランジスタ直列回
路のオン・オフは、各FF回路出力のHレベルまたはL
レベルによって定まる。従って、補正回路3、調整回路
4から各入力回路1,2へ与えられる電流量REFFL
2,1FF回路は、補正回路3,4内の各トランジスタ
直列回路のオン・オフの数により決定され、オンの数が
多いほど、補正回路3、調整回路4に流れる電流量RE
FFL2,1は多くなる。
フリップフロップ回路(以下、FF回路)FF1〜8か
ら構成され、各FF回路の出力DFF1〜8が補正回路
3、調整回路4内の各トランジスタ直列回路の下段側ト
ランジスタのゲートに各個に接続される。本実施の形態
ではFF回路を使った例を示すが、シフトレジスタなど
を用いてもよい。ここで、最適値保持回路8の各FF回
路DFF1〜7の出力は、それぞれFF回路DFF2〜
8に入力され、FF回路DFF2〜8はこの入力をクロ
ックCLKに同期してラッチする。これと同時に、バッ
ファ回路9からの信号DFFINを入力すると、入力信
号に応じたレベルの信号をラッチする。各FF回路DF
F1〜8の出力は補正回路3、調整回路4の直列回路の
図中下段側トランジスタのゲートへ各個に入力される。
これにより、補正回路3、調整回路4の下段側トランジ
スタのオンオフが制御される。また、このとき補正回路
3、調整回路4の上段側トランジスタは基準電圧VRE
F2により所定の電流を流し得る状態になっている。従
って、補正回路3、調整回路4の各トランジスタ直列回
路のオン・オフは、各FF回路出力のHレベルまたはL
レベルによって定まる。従って、補正回路3、調整回路
4から各入力回路1,2へ与えられる電流量REFFL
2,1FF回路は、補正回路3,4内の各トランジスタ
直列回路のオン・オフの数により決定され、オンの数が
多いほど、補正回路3、調整回路4に流れる電流量RE
FFL2,1は多くなる。
【0039】図4は図2及び図3に示したインタフェー
ス回路の各部の動作波形を示すタイムチャートである。
このタイムチャートに従って本インタフェース回路の要
部動作を説明する。まず時点T0で、本回路に電源が投
入されると電源電圧Vccは次第に上昇する(図4
(a))。時点T0でT1に変わる直前で、最適化保持
回路8の出力が全てLレベルであったとすると、調整回
路4を構成する下段トランジスタは全てオフ状態であ
り、調整電流量REFFL1は0である。これに対し、
トランジスタN2’のゲートには基準電圧VREF2が
入力されているので、トランジスタP4’の電流供給量
よりトランジスタN2’の電流吸引量の方が多く、出力
INFL1はLレベルになる。この出力はバッファ回路
9で反転され、Hレベルになる(図4(e)の時点T
0)。
ス回路の各部の動作波形を示すタイムチャートである。
このタイムチャートに従って本インタフェース回路の要
部動作を説明する。まず時点T0で、本回路に電源が投
入されると電源電圧Vccは次第に上昇する(図4
(a))。時点T0でT1に変わる直前で、最適化保持
回路8の出力が全てLレベルであったとすると、調整回
路4を構成する下段トランジスタは全てオフ状態であ
り、調整電流量REFFL1は0である。これに対し、
トランジスタN2’のゲートには基準電圧VREF2が
入力されているので、トランジスタP4’の電流供給量
よりトランジスタN2’の電流吸引量の方が多く、出力
INFL1はLレベルになる。この出力はバッファ回路
9で反転され、Hレベルになる(図4(e)の時点T
0)。
【0040】また、電源電圧Vccの上昇により図示し
ないリセット回路が動作してリセットRSTを発生する
(図4(b))。制御回路6はこのリセットRSTによ
りリセットされた後、クロック停止信号CLKSTとパ
ワーダウン信号PD1を解除し、発振回路7とダミー入
力回路2を動作状態にする。また、制御回路6は発振回
路7からのクロックCLK1Nが入力されると最適化保
持回路8へクロックCLKを出力する(図4(c))。
ないリセット回路が動作してリセットRSTを発生する
(図4(b))。制御回路6はこのリセットRSTによ
りリセットされた後、クロック停止信号CLKSTとパ
ワーダウン信号PD1を解除し、発振回路7とダミー入
力回路2を動作状態にする。また、制御回路6は発振回
路7からのクロックCLK1Nが入力されると最適化保
持回路8へクロックCLKを出力する(図4(c))。
【0041】次に時点T1で、クロックCLKが立ち上
がると、バッファ回路9の出力DFFINが最適化保持
回路8の初段のFF回路DFF1に保持され、その出力
DFF1はHレベルになる(図4(g))。また、FF
回路DFF1〜DFF7の出力Qは、それぞれ次段のF
F回路DFF2〜DFF8の入力Dに転送され、時点T
1のクロックの立ち上がりでラッチされる。この結果、
FF回路DFF1はHレベル、DFF2〜DFF8はL
レベルのままである。
がると、バッファ回路9の出力DFFINが最適化保持
回路8の初段のFF回路DFF1に保持され、その出力
DFF1はHレベルになる(図4(g))。また、FF
回路DFF1〜DFF7の出力Qは、それぞれ次段のF
F回路DFF2〜DFF8の入力Dに転送され、時点T
1のクロックの立ち上がりでラッチされる。この結果、
FF回路DFF1はHレベル、DFF2〜DFF8はL
レベルのままである。
【0042】FF回路の出力DFF1〜DFF8は調整
回路4と補正回路3へ送出され、出力DFF1に対応し
たトランジスタ直列回路のみ、即ち8個のトランジスタ
のうち1つをオンさせる。ここで、該トランジスタ1
個、及びトランジスタN1’に流れる電流をiaとし、
トランジスタN2’に流れる電流をibとする。その結
果、調整電流量REFFL1はトランジスタ直列回路1
回路分の電流iaが流れることになる(図4(d))。
カレントミラー回路の電流入力端から流れる電流は、調
整電流量REFFL1=iaにトランジスタN1’のド
レイン電流iaが加えられた値、即ち2・iaになる。
従って、カレントミラー回路の電流出力端、即ちトラン
ジスタP4’のドレイン電流は2・iaになり、出力電
圧INFL1のレベルも少し上がる(図4(e))。し
かしながら、まだトランジスタN2’の電流吸引量ib
の方が勝るので(2・ia<ib)、ダミー入力回路2
の出力はLレベルであり、バッファ回路9の出力はHレ
ベルのままである(図4(f))。
回路4と補正回路3へ送出され、出力DFF1に対応し
たトランジスタ直列回路のみ、即ち8個のトランジスタ
のうち1つをオンさせる。ここで、該トランジスタ1
個、及びトランジスタN1’に流れる電流をiaとし、
トランジスタN2’に流れる電流をibとする。その結
果、調整電流量REFFL1はトランジスタ直列回路1
回路分の電流iaが流れることになる(図4(d))。
カレントミラー回路の電流入力端から流れる電流は、調
整電流量REFFL1=iaにトランジスタN1’のド
レイン電流iaが加えられた値、即ち2・iaになる。
従って、カレントミラー回路の電流出力端、即ちトラン
ジスタP4’のドレイン電流は2・iaになり、出力電
圧INFL1のレベルも少し上がる(図4(e))。し
かしながら、まだトランジスタN2’の電流吸引量ib
の方が勝るので(2・ia<ib)、ダミー入力回路2
の出力はLレベルであり、バッファ回路9の出力はHレ
ベルのままである(図4(f))。
【0043】次の時点T2で、再びクロックCLKが立
ち上がると、時点T1と同様、FF回路DFF1〜DF
F7の入力は次段のFF回路へシフトし、FF回路DF
F1,DFF2の出力がHレベル、FF回路DFF3〜
DFF8がLレベルになり、その出力が調整回路4と補
正回路3へ送出され、トランジスタ直列回路の8個のト
ランジスタのうち2つをオンさせる。その結果、トラン
ジスタP4’のドレイン電流は3・iaになり、出力電
圧INFL1のレベルも少し上がる(図4(e))。し
かしながら、まだトランジスタN2’の電流吸引量の方
が勝るので(3・ia<ib)、ダミー入力回路2の出
力はLレベルであり、バッファ回路9の出力はHレベル
のままである(図4(f))。
ち上がると、時点T1と同様、FF回路DFF1〜DF
F7の入力は次段のFF回路へシフトし、FF回路DF
F1,DFF2の出力がHレベル、FF回路DFF3〜
DFF8がLレベルになり、その出力が調整回路4と補
正回路3へ送出され、トランジスタ直列回路の8個のト
ランジスタのうち2つをオンさせる。その結果、トラン
ジスタP4’のドレイン電流は3・iaになり、出力電
圧INFL1のレベルも少し上がる(図4(e))。し
かしながら、まだトランジスタN2’の電流吸引量の方
が勝るので(3・ia<ib)、ダミー入力回路2の出
力はLレベルであり、バッファ回路9の出力はHレベル
のままである(図4(f))。
【0044】このような動作を時点T3〜T5まで繰り
返し、時点T6では、FF回路の出力DFF1〜DFF
8の8本の出力のうち6本がHレベルであり、2本がL
レベルである。この結果、調整電流量REFFL1はト
ランジスタ直列回路6回路分の電流6・iaが調整電流
量REFFEL1として流れることになる。トランジス
タN1’に流れる電流iaが加わり、トランジスタP
4’のドレイン電流も6・iaに増え、トランジスタN
2’の電流吸引量を上回ると(6・ia>ib)、出力
電圧INFL1のレベルもかなり上がる(図4
(e))。このため、ダミー入力回路2の出力はHレベ
ルとなり、バッファ回路9の出力DFFINはLレベル
に変わる(図4(f))。
返し、時点T6では、FF回路の出力DFF1〜DFF
8の8本の出力のうち6本がHレベルであり、2本がL
レベルである。この結果、調整電流量REFFL1はト
ランジスタ直列回路6回路分の電流6・iaが調整電流
量REFFEL1として流れることになる。トランジス
タN1’に流れる電流iaが加わり、トランジスタP
4’のドレイン電流も6・iaに増え、トランジスタN
2’の電流吸引量を上回ると(6・ia>ib)、出力
電圧INFL1のレベルもかなり上がる(図4
(e))。このため、ダミー入力回路2の出力はHレベ
ルとなり、バッファ回路9の出力DFFINはLレベル
に変わる(図4(f))。
【0045】時点T6〜T8までは、FF回路の出力D
FF1〜DFF8は2本がLレベル、6本がHレベルの
状態が続く。時点T9以降は3本がLレベル、5本がH
レベルの状態が続く(時点T12以降は図示せず)。本
例では、調整電流量REFFEL1の最適値は5・ia
と6・iaの間にあることが分かる(図4(d))。
FF1〜DFF8は2本がLレベル、6本がHレベルの
状態が続く。時点T9以降は3本がLレベル、5本がH
レベルの状態が続く(時点T12以降は図示せず)。本
例では、調整電流量REFFEL1の最適値は5・ia
と6・iaの間にあることが分かる(図4(d))。
【0046】時点T10で、調整完了信号DFFSTが
入力されると、クロック停止信号CLKSTを発振回路
7に出力して発振を停止し、発振回路7はクロックCL
Kを出力しなくなる。また、パワーダウン信号PD1を
Hレベルにし、これをダミー入力回路2に入力し、ダミ
ー入力回路2、調整回路4に流れる電流を止める。調整
完了信号DFFSTは、発振回路7のクロックCLKを
所定回数カウントしたことを検出して生成したり、DR
AMではローアドレス選択信号RASが最初に反転した
ときの信号を利用したりすることができる。
入力されると、クロック停止信号CLKSTを発振回路
7に出力して発振を停止し、発振回路7はクロックCL
Kを出力しなくなる。また、パワーダウン信号PD1を
Hレベルにし、これをダミー入力回路2に入力し、ダミ
ー入力回路2、調整回路4に流れる電流を止める。調整
完了信号DFFSTは、発振回路7のクロックCLKを
所定回数カウントしたことを検出して生成したり、DR
AMではローアドレス選択信号RASが最初に反転した
ときの信号を利用したりすることができる。
【0047】時点T11以降も、最適値保持回路8の出
力DFF1〜DFF8は3本のLレベルと5本のHレベ
ルを保持し続け、再び調整動作を開始するまで変化しな
い。また、最適値保持回路8の出力DFF1〜DFF8
は補正回路3に出力され、8個のトランジスタ直列回路
のうち5個をオンし、補正電流量REFFL2として電
流5・iaを流す。入力回路1のカレントミラー回路を
構成するトランジスタP2,P4のドレイン電流は6・
iaが流れることになる。
力DFF1〜DFF8は3本のLレベルと5本のHレベ
ルを保持し続け、再び調整動作を開始するまで変化しな
い。また、最適値保持回路8の出力DFF1〜DFF8
は補正回路3に出力され、8個のトランジスタ直列回路
のうち5個をオンし、補正電流量REFFL2として電
流5・iaを流す。入力回路1のカレントミラー回路を
構成するトランジスタP2,P4のドレイン電流は6・
iaが流れることになる。
【0048】本実施の形態で、トランジスタN1,N
1’は無くてもよく、これを補正回路3や調整回路4の
トランジスタアレイで補うことができる。また、トラン
ジスタN2’のゲートにのみ各信号方式に対応した基準
電圧が与えられればよく、その他の回路に与えられる基
準電圧VREF2は一定の電圧であれば、所定の基準電
圧である必要はない。また、補正回路3や調整回路4内
のトランジスタアレイ構成要素を2つのトランジスタを
直列接続した上下2段で構成し、上段のトランジスタの
ゲートに基準電圧、下段に最適値保持回路8の出力を与
えるようにしているが、下段のトランジスタのゲートに
基準電圧、上段に最適値保持回路8の出力を与えるよう
にすることも可能である。さらに、トランジスタアレイ
構成要素を1つのトランジスタで構成し、そのゲートを
最適値保持回路8の出力に接続し、ドレインを電流入力
端に接続してもよい。
1’は無くてもよく、これを補正回路3や調整回路4の
トランジスタアレイで補うことができる。また、トラン
ジスタN2’のゲートにのみ各信号方式に対応した基準
電圧が与えられればよく、その他の回路に与えられる基
準電圧VREF2は一定の電圧であれば、所定の基準電
圧である必要はない。また、補正回路3や調整回路4内
のトランジスタアレイ構成要素を2つのトランジスタを
直列接続した上下2段で構成し、上段のトランジスタの
ゲートに基準電圧、下段に最適値保持回路8の出力を与
えるようにしているが、下段のトランジスタのゲートに
基準電圧、上段に最適値保持回路8の出力を与えるよう
にすることも可能である。さらに、トランジスタアレイ
構成要素を1つのトランジスタで構成し、そのゲートを
最適値保持回路8の出力に接続し、ドレインを電流入力
端に接続してもよい。
【0049】このようにしてインタフェース回路である
入力回路1のカレントミラーに流れる電流量を調整でき
るようにしたことにより、入力回路1の電源Vccが
3.3Vから例えば2.0Vに低下した場合でも、入力
回路1に対してその電源電圧に適合した最適な電流量R
EFFL2を与えることができる。これは、入力の信号
方式が変わって、基準電圧が変わったり、トランジスタ
の特性がばらついた場合にも有効に機能する。従って、
入力回路1ではトランジスタP2のドレインに最適な電
流が供給されることから、トランジスタP4とトランジ
スタN2が最適な動作点に設定され、トランジスタN2
は高速の入力信号SGINに追従した高速の出力信号S
GOUTを出力することが可能になる。
入力回路1のカレントミラーに流れる電流量を調整でき
るようにしたことにより、入力回路1の電源Vccが
3.3Vから例えば2.0Vに低下した場合でも、入力
回路1に対してその電源電圧に適合した最適な電流量R
EFFL2を与えることができる。これは、入力の信号
方式が変わって、基準電圧が変わったり、トランジスタ
の特性がばらついた場合にも有効に機能する。従って、
入力回路1ではトランジスタP2のドレインに最適な電
流が供給されることから、トランジスタP4とトランジ
スタN2が最適な動作点に設定され、トランジスタN2
は高速の入力信号SGINに追従した高速の出力信号S
GOUTを出力することが可能になる。
【0050】次に図5は本インタフェース回路の第3の
実施の形態を示す回路図である。このインタフェース回
路は、図3に示す補正回路3を構成するトランジスタの
数を減らし、最適値保持回路8との間の接続信号線の数
を減らそうとするものである。図5の回路において、バ
ッファ回路9,最適値保持回路8及び調整回路4からな
る回路群の構成は図3に示した回路と同等であり、同様
に最適な電流量REFFL1をダミー入力回路2へ与え
ることができる。本例では、入力回路1、ダミー入力回
路2として第1の実施の形態と同じ構成のものを使った
場合を示す。ここでパワーダウン信号PD1,PD2の
極性を第2の実施の形態と一致させるため、インバータ
IN3,IN4を追加している。また、補正回路3Aは
本実施の形態では3個で構成した例を示すが、一般には
最適値保持回路8のFF回路の段数をn、補正回路3A
のトランジスタ直列回路の並列接続数をmとすると、n
=2m の関係を満たせばよい。
実施の形態を示す回路図である。このインタフェース回
路は、図3に示す補正回路3を構成するトランジスタの
数を減らし、最適値保持回路8との間の接続信号線の数
を減らそうとするものである。図5の回路において、バ
ッファ回路9,最適値保持回路8及び調整回路4からな
る回路群の構成は図3に示した回路と同等であり、同様
に最適な電流量REFFL1をダミー入力回路2へ与え
ることができる。本例では、入力回路1、ダミー入力回
路2として第1の実施の形態と同じ構成のものを使った
場合を示す。ここでパワーダウン信号PD1,PD2の
極性を第2の実施の形態と一致させるため、インバータ
IN3,IN4を追加している。また、補正回路3Aは
本実施の形態では3個で構成した例を示すが、一般には
最適値保持回路8のFF回路の段数をn、補正回路3A
のトランジスタ直列回路の並列接続数をmとすると、n
=2m の関係を満たせばよい。
【0051】バッファ回路9と最適値保持回路8との間
には第1,第2のスイッチ回路121,122が接続さ
れ、第1のスイッチ回路121はバッファ回路9の出力
とFF回路DFF8の出力を切り替えてDFFINとし
てFF回路DFF1に入力する。第2のスイッチ回路1
22はクロックCLKとNクッロク発生回路11の出力
を切り替えて最適値保持回路8等へクロックを供給す
る。Nクッロク発生回路11は最適値保持回路8のFF
回路の段数nと同じ数のクロックを発生するものであ
り、本例では8クロック発生する。Nクッロク発生回路
11の出力はスイッチ回路122がd側へ切り替わった
とき、最適値保持回路8に供給するとともに加算回路1
0にも供給する。最適値保持回路8の出力は、調整回路
4と加算回路10に接続され、加算回路10で最適値保
持回路8のHレベルの数が2進加算される。そして加算
回路110の出力が補正回路3Aに接続される。
には第1,第2のスイッチ回路121,122が接続さ
れ、第1のスイッチ回路121はバッファ回路9の出力
とFF回路DFF8の出力を切り替えてDFFINとし
てFF回路DFF1に入力する。第2のスイッチ回路1
22はクロックCLKとNクッロク発生回路11の出力
を切り替えて最適値保持回路8等へクロックを供給す
る。Nクッロク発生回路11は最適値保持回路8のFF
回路の段数nと同じ数のクロックを発生するものであ
り、本例では8クロック発生する。Nクッロク発生回路
11の出力はスイッチ回路122がd側へ切り替わった
とき、最適値保持回路8に供給するとともに加算回路1
0にも供給する。最適値保持回路8の出力は、調整回路
4と加算回路10に接続され、加算回路10で最適値保
持回路8のHレベルの数が2進加算される。そして加算
回路110の出力が補正回路3Aに接続される。
【0052】最適化保持回路8の各FF回路は、同様
に、それぞれクロックNCLKに同期して端子Dに入力
される入力信号に応じたレベルの信号を各出力端子Qか
ら出力し、見かけ上、図面で左側に出力データがシフト
する。加算回路10は、初段FF回路DFF1のHレベ
ルとなる出力を、クロックNCLKを入力する毎に計数
して加算する。そして、加算結果に応じたコード出力
を、各出力端子A0〜A2に接続される補正回路3Aの
各トランジスタ直列回路の下段側トランジスタのゲート
へ各個に出力する。即ち、加算回路10は最適化保持回
路8内の各FF回路DFF1〜8のうち、何個のFF回
路の出力がHレベルになっているかシリアルに8回入力
し、その個数を計数してその計数結果を2進数として出
力する。
に、それぞれクロックNCLKに同期して端子Dに入力
される入力信号に応じたレベルの信号を各出力端子Qか
ら出力し、見かけ上、図面で左側に出力データがシフト
する。加算回路10は、初段FF回路DFF1のHレベ
ルとなる出力を、クロックNCLKを入力する毎に計数
して加算する。そして、加算結果に応じたコード出力
を、各出力端子A0〜A2に接続される補正回路3Aの
各トランジスタ直列回路の下段側トランジスタのゲート
へ各個に出力する。即ち、加算回路10は最適化保持回
路8内の各FF回路DFF1〜8のうち、何個のFF回
路の出力がHレベルになっているかシリアルに8回入力
し、その個数を計数してその計数結果を2進数として出
力する。
【0053】本実施の形態で、トランジスタN1,N
1’は無くてもよく、これを補正回路3Aや調整回路4
のトランジスタアレイで補うことができる。また、トラ
ンジスタN2’のゲートにのみ各信号方式に対応した基
準電圧が与えられればよく、その他の回路に与えられる
基準電圧VREF2は一定の電圧であれば、所定の基準
電圧である必要はない。また、補正回路3や調整回路4
内のトランジスタアレイ構成要素を2つのトランジスタ
を直列接続した上下2段で構成し、上段のトランジスタ
のゲートに基準電圧、下段に最適値保持回路8の出力を
与えるようにしているが、下段のトランジスタのゲート
に基準電圧、上段に最適値保持回路8の出力を与えるよ
うにすることも可能である。さらに、トランジスタアレ
イ構成要素を1つのトランジスタで構成し、そのゲート
を最適値保持回路8の出力に接続し、ドレインを電流入
力端に接続してもよい。
1’は無くてもよく、これを補正回路3Aや調整回路4
のトランジスタアレイで補うことができる。また、トラ
ンジスタN2’のゲートにのみ各信号方式に対応した基
準電圧が与えられればよく、その他の回路に与えられる
基準電圧VREF2は一定の電圧であれば、所定の基準
電圧である必要はない。また、補正回路3や調整回路4
内のトランジスタアレイ構成要素を2つのトランジスタ
を直列接続した上下2段で構成し、上段のトランジスタ
のゲートに基準電圧、下段に最適値保持回路8の出力を
与えるようにしているが、下段のトランジスタのゲート
に基準電圧、上段に最適値保持回路8の出力を与えるよ
うにすることも可能である。さらに、トランジスタアレ
イ構成要素を1つのトランジスタで構成し、そのゲート
を最適値保持回路8の出力に接続し、ドレインを電流入
力端に接続してもよい。
【0054】このように、本実施の形態では、最適化保
持回路8内の各FF回路DFF1〜8は8個で構成され
ているため、加算回路10からは、その個数に応じた8
通りの出力が可能な3ビットのコード出力として各出力
端子A0〜A2から補正回路3Aに与えることができ
る。従って、図3の例に比べて回路間の配線数を少なく
することが可能になり、回路のレイアウト設計が容易に
なる。また、この際には、加算回路10の出力端子A0
〜A2に接続される補正回路3Aの各トランジスタ直列
回路のトランジスタサイズをそれぞれ異なるようにす
る。即ち、補正回路3Aの各トランジスタ直列回路のう
ち、出力端子A0に接続されるトランジスタ直列回路の
トランジスタサイズを「1」とすると、出力端子A1に
接続されるトランジスタ直列回路のトランジスタサイズ
は「2」、また出力端子A2に接続されるトランジスタ
直列回路のトランジスタサイズは「4」という具合にそ
のサイズ(面積)を倍々に異ならせる。このようにする
ことにより、図3の補正回路3から出力される補正電流
量REFFL2と同等の電流REFFL3を入力回路1
へ与えることができる。
持回路8内の各FF回路DFF1〜8は8個で構成され
ているため、加算回路10からは、その個数に応じた8
通りの出力が可能な3ビットのコード出力として各出力
端子A0〜A2から補正回路3Aに与えることができ
る。従って、図3の例に比べて回路間の配線数を少なく
することが可能になり、回路のレイアウト設計が容易に
なる。また、この際には、加算回路10の出力端子A0
〜A2に接続される補正回路3Aの各トランジスタ直列
回路のトランジスタサイズをそれぞれ異なるようにす
る。即ち、補正回路3Aの各トランジスタ直列回路のう
ち、出力端子A0に接続されるトランジスタ直列回路の
トランジスタサイズを「1」とすると、出力端子A1に
接続されるトランジスタ直列回路のトランジスタサイズ
は「2」、また出力端子A2に接続されるトランジスタ
直列回路のトランジスタサイズは「4」という具合にそ
のサイズ(面積)を倍々に異ならせる。このようにする
ことにより、図3の補正回路3から出力される補正電流
量REFFL2と同等の電流REFFL3を入力回路1
へ与えることができる。
【0055】図6は図5に示したインタフェース回路の
各部の動作を示すタイムチャートである。ここで、図6
の(a)〜(l)に示した時点T1−T10間での各部
の動作は、既に図4で説明した動作と同様であり、従っ
てその説明を省略する。ここで図6の時点T11におい
て、最適値の検出が終了し、最適化保持回路8への調整
完了信号DFFSTがLレベルとなると(図6
(k))、発振回路7へのクロック停止信号CLKST
が送出され、発振回路7の発振を停止する。また、ダミ
ー入力回路2のパワーダウン信号PD1をHレベルにし
て、ダミー入力回路2に流れる電流を止める(図6
(l))。さらに、スイッチ回路121をa,c側から
b,d側へ切替えて、Nクロック発生回路11のクロッ
クNCLKを最適値保持回路8の各FF回路に供給する
と同時に加算回路10にも供給する(図6(m))。ま
た、この際には最適値保持回路8の初段のFF回路DF
F1の入力をバッファ回路9の出力から最終段のFF回
路DFF8の出力に切り替えることにより、各FF回路
DFF1〜8に設定されたレベルが初段FF回路DFF
1の出力を通して加算回路10に出力され、クロックN
CLKを入力する毎に、初段FF回路DFF1の出力が
Hレベルであれば、加算回路10は1つインクリメント
される。即ち、各FF回路DFF1〜8に設定されたH
レベルの数を計数し、各出力端子A0〜A2から計数結
果に応じた値を出力する(図6(n)〜(p))。な
お、この例では、時点T18までは8個のFF回路のう
ち5個のFF回路がHレベルを出力しているので、出力
端子A0〜A2からは補正回路3Aに「101」を出力
している状況を示している。
各部の動作を示すタイムチャートである。ここで、図6
の(a)〜(l)に示した時点T1−T10間での各部
の動作は、既に図4で説明した動作と同様であり、従っ
てその説明を省略する。ここで図6の時点T11におい
て、最適値の検出が終了し、最適化保持回路8への調整
完了信号DFFSTがLレベルとなると(図6
(k))、発振回路7へのクロック停止信号CLKST
が送出され、発振回路7の発振を停止する。また、ダミ
ー入力回路2のパワーダウン信号PD1をHレベルにし
て、ダミー入力回路2に流れる電流を止める(図6
(l))。さらに、スイッチ回路121をa,c側から
b,d側へ切替えて、Nクロック発生回路11のクロッ
クNCLKを最適値保持回路8の各FF回路に供給する
と同時に加算回路10にも供給する(図6(m))。ま
た、この際には最適値保持回路8の初段のFF回路DF
F1の入力をバッファ回路9の出力から最終段のFF回
路DFF8の出力に切り替えることにより、各FF回路
DFF1〜8に設定されたレベルが初段FF回路DFF
1の出力を通して加算回路10に出力され、クロックN
CLKを入力する毎に、初段FF回路DFF1の出力が
Hレベルであれば、加算回路10は1つインクリメント
される。即ち、各FF回路DFF1〜8に設定されたH
レベルの数を計数し、各出力端子A0〜A2から計数結
果に応じた値を出力する(図6(n)〜(p))。な
お、この例では、時点T18までは8個のFF回路のう
ち5個のFF回路がHレベルを出力しているので、出力
端子A0〜A2からは補正回路3Aに「101」を出力
している状況を示している。
【0056】本実施の形態では、FF回路8は8段で、
補正回路3Aは3組のトランジスタ構成として説明した
が、必要に応じてその数を2m ステップで変えることが
できる。また、本実施の形態ではFF回路DFF1の出
力を加算回路に接続するようにしたが、第1のスイッチ
回路12のa,bを使うことなくFF回路DFF8の出
力を直接加算回路に接続することもできる。
補正回路3Aは3組のトランジスタ構成として説明した
が、必要に応じてその数を2m ステップで変えることが
できる。また、本実施の形態ではFF回路DFF1の出
力を加算回路に接続するようにしたが、第1のスイッチ
回路12のa,bを使うことなくFF回路DFF8の出
力を直接加算回路に接続することもできる。
【0057】次に図7は本インタフェース回路の第4の
実施の形態を示すブロック図であり、図3に示すインタ
フェース回路に対し、並列直列変換回路13及び直列並
列変換回路14を設けて、最適値保持回路8と補正回路
3との接続信号線の数をさらに減らそうとしたものであ
る。そして、最適値保持回路8の各FF回路から各個に
出力されるnビットの値を並列直列変換回路13により
直列データに変換して直列並列変換回路14まで1本の
伝送線路で伝送し、直列並列変換回路14ではその直列
データを並列のmビットに変換してmビットの補正回路
3へ与えるようにする。この結果、最適値保持回路8か
ら補正回路3側へ最適値を直列データとして伝達できる
ことから、この間の配線数を大幅に低減でき、同様に回
路のレイアウト設計が容易になる。
実施の形態を示すブロック図であり、図3に示すインタ
フェース回路に対し、並列直列変換回路13及び直列並
列変換回路14を設けて、最適値保持回路8と補正回路
3との接続信号線の数をさらに減らそうとしたものであ
る。そして、最適値保持回路8の各FF回路から各個に
出力されるnビットの値を並列直列変換回路13により
直列データに変換して直列並列変換回路14まで1本の
伝送線路で伝送し、直列並列変換回路14ではその直列
データを並列のmビットに変換してmビットの補正回路
3へ与えるようにする。この結果、最適値保持回路8か
ら補正回路3側へ最適値を直列データとして伝達できる
ことから、この間の配線数を大幅に低減でき、同様に回
路のレイアウト設計が容易になる。
【0058】ここで、補正回路3と調整回路4を第1の
実施の形態と同じように構成した場合、n=mである。
この場合、並列直列変換回路13は最適値保持回路8を
兼用して使って行うこともできる。また、補正回路を第
3の実施の形態の補正回路3Aとした場合、最適値保持
回路8の出力を加算回路10で計数した後、並列直列変
換するので、短時間で伝送でき、また、並列直列変換回
路13と直列並列変換回路14の規模を小さくできる。
実施の形態と同じように構成した場合、n=mである。
この場合、並列直列変換回路13は最適値保持回路8を
兼用して使って行うこともできる。また、補正回路を第
3の実施の形態の補正回路3Aとした場合、最適値保持
回路8の出力を加算回路10で計数した後、並列直列変
換するので、短時間で伝送でき、また、並列直列変換回
路13と直列並列変換回路14の規模を小さくできる。
【0059】なお、図2〜図7に示す入力回路1及びダ
ミー入力回路は、これに限定されるものではなく、差動
増幅型などであっても良い。また、入力回路1とダミー
入力回路2、および補正回路3と調整回路4とを別々に
構成した例を示したが、これらを兼用することも可能で
ある。例えば、入力回路1の入力と出力に切り替えスイ
ッチを設け、最適値を検出する期間は、入力を基準電圧
VREF2に接続し、出力をバッファ回路9に接続し、
定常状態では、それぞれ入力SGINと出力SGOUT
に接続するようにすればよい。また、最適値保持回路8
として、FF回路を8段として説明したが、必要に応じ
てその数を変えることができる。また、本インタフェー
ス回路は、メモリ回路のインタフェースとして説明した
が、このインタフェース回路は特にメモリ回路に限定さ
れずに、高速で動作する他の回路にも同様に適用するこ
とができる。
ミー入力回路は、これに限定されるものではなく、差動
増幅型などであっても良い。また、入力回路1とダミー
入力回路2、および補正回路3と調整回路4とを別々に
構成した例を示したが、これらを兼用することも可能で
ある。例えば、入力回路1の入力と出力に切り替えスイ
ッチを設け、最適値を検出する期間は、入力を基準電圧
VREF2に接続し、出力をバッファ回路9に接続し、
定常状態では、それぞれ入力SGINと出力SGOUT
に接続するようにすればよい。また、最適値保持回路8
として、FF回路を8段として説明したが、必要に応じ
てその数を変えることができる。また、本インタフェー
ス回路は、メモリ回路のインタフェースとして説明した
が、このインタフェース回路は特にメモリ回路に限定さ
れずに、高速で動作する他の回路にも同様に適用するこ
とができる。
【0060】
【発明の効果】以上説明したように本発明によれば、基
準電圧を入力する第1のN型トランジスタと、信号の入
出力を行う第3のN型トランジスタに対し、インタフェ
ース回路のパワーダウン用の第2及び第4のN型トラン
ジスタをそれぞれ直列に、かつ接地側に接続するように
したので、インタフェース回路の内部電源電圧が低下し
ても第3のトランジスタは十分な動作電圧を確保でき、
したがって高速な入力信号に追従した高速な出力信号を
発生させることができる。また、第1の入力回路(イン
タフェース回路)と、第1の入力回路の電流量を補正す
る補正回路と、第1の入力回路と同様構成の第2の入力
回路とを設け、かつ第2の入力回路において最適値保持
回路と調整回路とで最適な動作電流量を見つけ、その電
流量を上記補正回路に設定することで、第1の入力回路
の電源電圧が低下したり、第1の入力回路を異なる基準
電圧で動作させたり、また第1の入力回路のトランジス
タの特性がばらつくなどしても、最適な動作電流を得る
ことができ、高速の入力信号に追従した信号を出力でき
る。
準電圧を入力する第1のN型トランジスタと、信号の入
出力を行う第3のN型トランジスタに対し、インタフェ
ース回路のパワーダウン用の第2及び第4のN型トラン
ジスタをそれぞれ直列に、かつ接地側に接続するように
したので、インタフェース回路の内部電源電圧が低下し
ても第3のトランジスタは十分な動作電圧を確保でき、
したがって高速な入力信号に追従した高速な出力信号を
発生させることができる。また、第1の入力回路(イン
タフェース回路)と、第1の入力回路の電流量を補正す
る補正回路と、第1の入力回路と同様構成の第2の入力
回路とを設け、かつ第2の入力回路において最適値保持
回路と調整回路とで最適な動作電流量を見つけ、その電
流量を上記補正回路に設定することで、第1の入力回路
の電源電圧が低下したり、第1の入力回路を異なる基準
電圧で動作させたり、また第1の入力回路のトランジス
タの特性がばらつくなどしても、最適な動作電流を得る
ことができ、高速の入力信号に追従した信号を出力でき
る。
【図1】 本発明に係るインタフェース回路の第1の実
施の形態を示す回路図である。
施の形態を示す回路図である。
【図2】 上記インタフェース回路の第2の実施の形態
を示すブロック図である。
を示すブロック図である。
【図3】 図2に示すインタフェース回路の回路図であ
る。
る。
【図4】 図3の回路の各部の動作を示すタイムチャー
トである。
トである。
【図5】 インタフェース回路の第3の実施の形態を示
す回路図である。
す回路図である。
【図6】 図5の回路の各部の動作を示すタイムチャー
トである。
トである。
【図7】 上記インタフェース回路の第4の実施の形態
を示すブロック図である。
を示すブロック図である。
【図8】 従来のインタフェース回路の回路図である。
1…入力回路、2…ダミー入力回路、3,3A…補正回
路、4…調整回路、5…基準電圧発生回路、6…制御回
路、7…発振回路、8…最適値保持回路、9…バッファ
回路、10…加算回路、11…Nクロック発生回路、1
2…スイッチ回路、N,N1,N1’,N2,N2’,
N11,N12…N型トランジスタ、P1〜P4,P
1’〜P4’…P型トランジスタ、DFF1〜DFF8
…フリップフロップ回路(FF回路)。
路、4…調整回路、5…基準電圧発生回路、6…制御回
路、7…発振回路、8…最適値保持回路、9…バッファ
回路、10…加算回路、11…Nクロック発生回路、1
2…スイッチ回路、N,N1,N1’,N2,N2’,
N11,N12…N型トランジスタ、P1〜P4,P
1’〜P4’…P型トランジスタ、DFF1〜DFF8
…フリップフロップ回路(FF回路)。
Claims (16)
- 【請求項1】 電流入力端と電流出力端をもつ第1と第
2のカレントミラー回路と、 入力信号がゲートに入力され、ドレインが前記第1のカ
レントミラー回路の電流出力端に接続された第1のトラ
ンジスタを有する第1の入力回路と、 所定の基準電圧がゲートに入力され、ドレインが前記第
2のカレントミラー回路の電流出力端に接続された第2
のトランジスタを有する第2の入力回路と、 前記電流入力端に接続され、前記電流出力端に流れる電
流量を前記第1のトランジスタの論理判定レベルに設定
する基準設定手段とを設けたことを特徴とするインタフ
ェース回路。 - 【請求項2】 請求項1において、 前記カレントミラー回路は第3および第4のトランジス
タからなり、 前記第2のトランジスタのゲートが第4のトランジスタ
のゲートと接続され、 前記電流入力端は前記第3のトランジスタのゲートとド
レインに接続され、 前記電流出力端は前記第4のトランジスタのドレインに
接続されていることを特徴とするインタフェース回路。 - 【請求項3】 請求項1において、 前記基準設定手段は、 電流量設定手段と、 前記電流量設定手段の出力を判定して、その結果を前記
電流量設定手段に帰還する論理レベル判定手段とからな
ることを特徴とするインタフェース回路。 - 【請求項4】 請求項3において、 前記電流量設定手段は、 前記論理レベル判定手段の出力結果に基づき、保持する
情報を修正する最適値保持回路と、 前記最適値保持回路の出力に基づき電流量を増減する調
整回路とからなることを特徴とするインタフェース回
路。 - 【請求項5】 請求項4において、 前記最適値保持回路は、複数のラッチ回路またはシフト
レジスタからなることを特徴とするインタフェース回
路。 - 【請求項6】 請求項5において、 前記複数のラッチ回路またはシフトレジスタの段数は2
m (mは正の整数)であることを特徴とするインタフェ
ース回路。 - 【請求項7】 請求項4において、 前記調整回路は複数のトランジスタ構成要素を並列接続
したトランジスタアレイからなり、 前記トランジスタアレイのドレインを前記電流入力端に
並列接続し、ゲートをそれぞれ前記最適値保持回路の出
力に接続したことを特徴とするインタフェース回路。 - 【請求項8】 請求項7において、 前記トランジスタ構成要素は、第5と第6のトランジス
タで構成され、 第5のトランジスタのドレインを前記電流入力端に接続
し、 第5のトランジスタのソースを第6のトランジスタのド
レインに接続し、 第5または第6のトランジスタのいずれか一方のゲート
を前記最適値保持回路の出力に接続し、他方のゲートに
一定電圧を供給したことを特徴とするインタフェース回
路。 - 【請求項9】 請求項3において、 前記論理レベル判定手段は、 前記電流量設定手段により設定された電流量で所定の基
準電圧を判定した結果を出力する第2の入力回路と、 第2の入力回路の出力を増幅して前記電流量設定手段に
帰還するバッファ回路とからなることを特徴とするイン
タフェース回路。 - 【請求項10】 電流入力端と電流出力端をもつカレン
トミラー回路と、 入力信号がゲートに入力され、ドレインが前記電流出力
端に接続され、入力信号の論理レベルを判定する第1の
トランジスタと、 前記電流入力端に接続され、前記電流出力端に流れる電
流量を前記第1のトランジスタの論理判定レベルに設定
する基準設定手段とを設けたことを特徴とするインタフ
ェース回路。 - 【請求項11】 ソースに電源が接続されかつゲートと
ドレイン間が接続される第1のP型トランジスタと、ド
レインが第1のP型トランジスタのドレインと接続され
かつゲートには基準電圧が供給される第1のN型トラン
ジスタと、ドレインが第1のN型トランジスタのソース
と接続されかつソースが接地される第2のN型トランジ
スタとからなる第1の回路と、 ソースに電源が接続されかつゲートが第1のP型トラン
ジスタのゲートと接続される第2のP型トランジスタ
と、ドレインが第2のP型トランジスタのトレインと接
続されるとともにゲートからの信号を入力して前記基準
電圧に基づきドレインから出力信号を発生する第3のN
型トランジスタと、ドレインが第3のN型トランジスタ
のソースと接続されかつソースが接地されるとともにゲ
ートが第2のN型トランジスタのゲートと接続される第
4のN型トランジスタとからなる第2の回路とを備え、
第2及び第4のN型トランジスタを導通及び非導通にす
ることにより第1及び第2の回路の動作・非動作を制御
することを特徴とするインタフェース回路。 - 【請求項12】 電流入力端と電流出力端をもつ第1と
第2のカレントミラー回路と、 入力信号がゲートに入力されドレインが前記第1のカレ
ントミラー回路の電流出力端に接続されるとともに、前
記入力信号の論理レベルを前記電流入力端に設定された
電流量に基づいて判定する第1のトランジスタを有する
第1の入力回路と、 所定の基準電圧がゲートに入力され、ドレインが前記第
2のカレントミラー回路の電流出力端に接続された第2
のトランジスタを有する第2の入力回路とからなるイン
タフェース回路の判定レベル設定方法であって、 第2のカレントミラー回路の前記電流入力端の電流を所
定の電流量に設定するステップS1と、 所定の基準電圧を第2のトランジスタに入力するステッ
プS2と、 第2のトランジスタに所定の電流量を流し、所定の基準
電圧を入力したときの出力を判定するステップS3と、 ステップS3の判定結果を最適値保持手段に記憶するス
テップS4と、 前記記憶に基づき前記カレントミラー回路の前記電流入
力端の電流量を再設定するステップS5と、 ステップS2からステップS5までの各ステップを少な
くとも前記最適値保持手段の段数だけくり返すステップ
S6とからなることを特徴とするインタフェース回路の
判定レベル設定方法。 - 【請求項13】 請求項12においてステップS1から
ステップS6の各ステップを電源投入時、あるいはスタ
ンバイ状態から動作を再開した時に行なうことを特徴と
するインタフェース回路の判定レベル設定方法。 - 【請求項14】 請求項12においてステップS6の実
行後、第2の入力回路に流れる電流を停止するステップ
を設けたことを特徴とするインタフェース回路の判定レ
ベル設定方法。 - 【請求項15】 請求項12においてステップS5で、
設定データをバイナリ変換して第1の入力回路の補正回
路へ転送することを特徴とするインタフェース回路の判
定レベル設定方法。 - 【請求項16】 請求項12においてステップS5で、
設定データをシリアル変換して第1の入力回路の補正回
路へ転送することを特徴とするインタフェース回路の判
定レベル設定方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
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JP9159630A JP3022410B2 (ja) | 1997-06-17 | 1997-06-17 | インタフェース回路およびその判定レベル設定方法 |
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