JPS6247897A - 読み出し増幅器 - Google Patents
読み出し増幅器Info
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- JPS6247897A JPS6247897A JP60188896A JP18889685A JPS6247897A JP S6247897 A JPS6247897 A JP S6247897A JP 60188896 A JP60188896 A JP 60188896A JP 18889685 A JP18889685 A JP 18889685A JP S6247897 A JPS6247897 A JP S6247897A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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- Dram (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序で本発明を説明する。
Ａ 産業上の利用分野
Ｂ 発明の概要
Ｃ従来の技術
Ｄ 発明が解決しようとする問題点
Ｅ 問題点を解決するための手段（第１図）Ｆ 作用
Ｇ 実施例
Ｇ１一実施例（第１図）
Ｇ２他の実施例（第２図）
Ｇ３更に他の実施例（第３図）
Ｈ発明の効果
Ａ 産業上の利用分野
本発明はメモリからの読み出し信号の増幅に用いて好適
な読み出し増幅器に関する。
な読み出し増幅器に関する。
Ｂ 発明の概要
本発明は、読み出し増幅器において、初段差動増幅回路
等に複数の定電流回路を設け、このうちの少くとも１つ
を反転された書き込み可能（ＷＥ）信号で遮断状態とす
るごとにより、書き込みモードにおける消費電力を低減
するようにしたものである。
等に複数の定電流回路を設け、このうちの少くとも１つ
を反転された書き込み可能（ＷＥ）信号で遮断状態とす
るごとにより、書き込みモードにおける消費電力を低減
するようにしたものである。
Ｃ従来の技術
従来、電子計算機の内部記憶装置または外部記憶袋Ｗ（
メモリ）からの微小な読み出し信号を論理回路の電圧レ
ベルまで増幅するために読み出し増＠器が使用されてい
る。
メモリ）からの微小な読み出し信号を論理回路の電圧レ
ベルまで増幅するために読み出し増＠器が使用されてい
る。
まず、第４図を参照しながら、従来の読み出し増幅器に
ついて説明する。
ついて説明する。
第４図に従来の読み出し増幅器の構成例をボす。
この第４図において、（１０）はメモリマトリクスを全
体として示し、その構成要素である任意のメモリセル（
１１）がワード線（１２）に接続されると共に、１対の
ビット線（１３）及びビット線（１４）に接続されてい
る。
体として示し、その構成要素である任意のメモリセル（
１１）がワード線（１２）に接続されると共に、１対の
ビット線（１３）及びビット線（１４）に接続されてい
る。
このメモリセル（１１）は、図示を省略した負荷抵抗器
及びＭＯ８Ｉ−ランジスタから成るフリップフロップ回
路を有し、電流のオン・オフによつ゛ζ情報を記憶する
スタティック型である。ビット線（１３）及びビット線
（１４）の各一端はＮチャンネルＭＯ３Ｉ−ランジスタ
（１５）及び（１６）のソースにそれぞれ接続され、肉
ＭＯ３Ｉ−ランジスタ（１５）及び（１６）のゲート及
びドレインは共に電源端子Ｐに接続される。ビット線（
１３）及びビット線（１４）の他端はＮチャンネルＭＯ
Ｓトランジスタ（１７）及び（１８）のドレインにそれ
ぞれ接続され、両ＭＯＳトランジスタ（１７）及び（１
８）のゲートはカラム選択端子（１９）に接続される。
及びＭＯ８Ｉ−ランジスタから成るフリップフロップ回
路を有し、電流のオン・オフによつ゛ζ情報を記憶する
スタティック型である。ビット線（１３）及びビット線
（１４）の各一端はＮチャンネルＭＯ３Ｉ−ランジスタ
（１５）及び（１６）のソースにそれぞれ接続され、肉
ＭＯ３Ｉ−ランジスタ（１５）及び（１６）のゲート及
びドレインは共に電源端子Ｐに接続される。ビット線（
１３）及びビット線（１４）の他端はＮチャンネルＭＯ
Ｓトランジスタ（１７）及び（１８）のドレインにそれ
ぞれ接続され、両ＭＯＳトランジスタ（１７）及び（１
８）のゲートはカラム選択端子（１９）に接続される。
（２０）は書き込み回路を全体として示し、メモリマト
リクス（１０）の選択用トランジスタ（１７）及び（１
８）の各ソースに接続された一対のデータ線（２１）及
びデータ線（２２）がそれぞれＮチャンネルＭＯＳトラ
ンジスタ（２３）及び（２４）のソース・ドレインを介
して電源端子Ｐに接続されると共に、他の１対のＮチャ
ンネルＭＯ３Ｉ−ランジスタ（２５）及び（２６）のド
レインにそれぞれ接続され墨。一方のＭＯ３Ｉ−ランジ
スタ（２５）のソースはデータ入力端子りに直接に接続
され、他方のＭＯＳトランジスタ（２６）のソースはイ
ンバータ（２７）を介してデータ入力端子りに接続され
る。
リクス（１０）の選択用トランジスタ（１７）及び（１
８）の各ソースに接続された一対のデータ線（２１）及
びデータ線（２２）がそれぞれＮチャンネルＭＯＳトラ
ンジスタ（２３）及び（２４）のソース・ドレインを介
して電源端子Ｐに接続されると共に、他の１対のＮチャ
ンネルＭＯ３Ｉ−ランジスタ（２５）及び（２６）のド
レインにそれぞれ接続され墨。一方のＭＯ３Ｉ−ランジ
スタ（２５）のソースはデータ入力端子りに直接に接続
され、他方のＭＯＳトランジスタ（２６）のソースはイ
ンバータ（２７）を介してデータ入力端子りに接続され
る。
ＭＯ３Ｉ−ランジスタ（２３）及び（２４）のゲートは
共にＷＥ信号入力端子（２８）に接続され、ＭＯＳトラ
ンジスタ（２５）及び（２６）のゲートは共にＷＥ信号
入力端子（２９）に接続される。
共にＷＥ信号入力端子（２８）に接続され、ＭＯＳトラ
ンジスタ（２５）及び（２６）のゲートは共にＷＥ信号
入力端子（２９）に接続される。
（３０）は読み出し増幅器の初段増幅回路であって、カ
レントミラー型差動増幅回路となっている。
レントミラー型差動増幅回路となっている。
即ち、入力端子ｆｌ）、！２１を介して、初段増幅回路
（３０）のＮチャンネルの差動入力ＭＯ３Ｉ−ランジス
タ（３１）及び（３２）の各ゲートにデータ線（２１）
及びデータ線（２２）がそれぞれ接続される。両Ｎチャ
ンネルＭＯ５Ｉ−ランジスタ（３１）及び（３２）の各
ドレインは能動負荷としての１対のＰチャンネルＭＯ３
Ｉ−ランジスタ（３３）及び（３４）の各ドレインにそ
れぞれ接続される。一方のＰチャンネルＭＯＳトランジ
スタ（３３）はそのゲートとドレインが直結されてダイ
オード接続とされ、他方のＰチャンネルＭＯ３）ランジ
スタ（３４）のゲートはＭＯ３Ｉ−ランジスタ（３３）
のゲートに接続される。両ＰチャンネルＭＯ３Ｉ−ラン
ジスタ（３３） 。
（３０）のＮチャンネルの差動入力ＭＯ３Ｉ−ランジス
タ（３１）及び（３２）の各ゲートにデータ線（２１）
及びデータ線（２２）がそれぞれ接続される。両Ｎチャ
ンネルＭＯ５Ｉ−ランジスタ（３１）及び（３２）の各
ドレインは能動負荷としての１対のＰチャンネルＭＯ３
Ｉ−ランジスタ（３３）及び（３４）の各ドレインにそ
れぞれ接続される。一方のＰチャンネルＭＯＳトランジ
スタ（３３）はそのゲートとドレインが直結されてダイ
オード接続とされ、他方のＰチャンネルＭＯ３）ランジ
スタ（３４）のゲートはＭＯ３Ｉ−ランジスタ（３３）
のゲートに接続される。両ＰチャンネルＭＯ３Ｉ−ラン
ジスタ（３３） 。
（３４）の各ソースが電源端子Ｐに接続され゛ζカレン
トミラー回路が構成され、ＮチャンネルＭＯＳトランジ
スタ（３２）及びＰチャンネルＭＯ３Ｉ−ランジスタ（
３４）の各ドレインの接続中点が出力端子（３）に接続
される。両ＮチャンネルＭＯ５Ｉ−ランジスタ（３１）
及び（３２）の各ソースは定電流源としての第３のＮチ
ャンネルＭＯＳトランジスタ（３５）のドレインに共に
接続される。このＭＯＳトランジスタ（３５）のゲート
にはダイオード接続されたＰチャンネルＭＯ３Ｉ−ラン
ジスタ（３３）からバイアス電圧が供給され、ＭＯ３Ｉ
−ランジスタ（３５）のソースはスイッチとしての第４
のＮチャンネルＭＯ３Ｉ−ランジスタ（３６）のドレイ
ン・ソースを介して接地されて、定電流回路ＣＧを有す
る差動増幅回路が構成される。ＭＯ３Ｉ−ランジスタ（
３６）のゲートはＧＥ信号入力端子（５）に接続される
。差動増幅回路（３０）の出力端子（３）に反転増幅回
路（４）が接続される。
トミラー回路が構成され、ＮチャンネルＭＯＳトランジ
スタ（３２）及びＰチャンネルＭＯ３Ｉ−ランジスタ（
３４）の各ドレインの接続中点が出力端子（３）に接続
される。両ＮチャンネルＭＯ５Ｉ−ランジスタ（３１）
及び（３２）の各ソースは定電流源としての第３のＮチ
ャンネルＭＯＳトランジスタ（３５）のドレインに共に
接続される。このＭＯＳトランジスタ（３５）のゲート
にはダイオード接続されたＰチャンネルＭＯ３Ｉ−ラン
ジスタ（３３）からバイアス電圧が供給され、ＭＯ３Ｉ
−ランジスタ（３５）のソースはスイッチとしての第４
のＮチャンネルＭＯ３Ｉ−ランジスタ（３６）のドレイ
ン・ソースを介して接地されて、定電流回路ＣＧを有す
る差動増幅回路が構成される。ＭＯ３Ｉ−ランジスタ（
３６）のゲートはＧＥ信号入力端子（５）に接続される
。差動増幅回路（３０）の出力端子（３）に反転増幅回
路（４）が接続される。
また、上述の差動増幅回路（３０）は、第５図に示すよ
うに、その電流源部分のＭＯＳトランジスタ（３５）を
スイッチングＭＯ３Ｉ−ランジスタ（３６）と兼用して
、定電流特性が幾分劣るものの、構成を簡単化した差動
増幅回路（３０Δ）に置換することもできる。
うに、その電流源部分のＭＯＳトランジスタ（３５）を
スイッチングＭＯ３Ｉ−ランジスタ（３６）と兼用して
、定電流特性が幾分劣るものの、構成を簡単化した差動
増幅回路（３０Δ）に置換することもできる。
読み出しの場合、書き込み回路（２０）の端子（２９）
に供給されるＷＥ （ライトエネイブル）信号が“Ｌｏ
”とされて、両ＭＯ３Ｉ−ランジスタ（２５） 、
（２６）がオフ状態とされ、データ線（２１）及びデー
タ線（２２）がデータ入力端子りから遮断されると共に
、端子（２８）に供給されるＷ〒（反転ライトエネイブ
ル）信号が“Ｈｉ ”とされて両ＭＯ３Ｉ−ランジスタ
（２３） 、 （２４）がオン状態とされる。また、
端子（５）から差動増幅回路（３ｏ）に供給されるＣＥ
（チップエネイブル）信号力げＨｉとされて、スイッチ
ングトランジスタ（３６）がオン状態となり、差動増幅
回路（３ｏ）が動作状態とされる。
に供給されるＷＥ （ライトエネイブル）信号が“Ｌｏ
”とされて、両ＭＯ３Ｉ−ランジスタ（２５） 、
（２６）がオフ状態とされ、データ線（２１）及びデー
タ線（２２）がデータ入力端子りから遮断されると共に
、端子（２８）に供給されるＷ〒（反転ライトエネイブ
ル）信号が“Ｈｉ ”とされて両ＭＯ３Ｉ−ランジスタ
（２３） 、 （２４）がオン状態とされる。また、
端子（５）から差動増幅回路（３ｏ）に供給されるＣＥ
（チップエネイブル）信号力げＨｉとされて、スイッチ
ングトランジスタ（３６）がオン状態となり、差動増幅
回路（３ｏ）が動作状態とされる。
図ボを省略したＸデコーダによってワード線（１２）が
選択され、このワード線（１２）に接続されたずべての
メモリセルが活性化されると共に、図示を省略したＹデ
コーダから所定の一対のビット線（１３）及びビット線
（１４）に対するカラム選択信号が端子（１９）を介し
てＭＯ３Ｉ−ランジスタ（１７）及び（１８）のゲート
に供給される。そうすると、両ＭＯＳトランジスタ（１
７） 、 （１Ｂ）がオン状態となって、所望のメモ
リセル（１１）の情報がデータ線（２１）及びデータ線
（２２）を通って読み出し増幅器の初段差動増幅回路（
３０）の肉入力ＭＯＳトランジスタ（３１）及び（３２
）のゲートに供給される。この入力信号の差信号が増幅
されて、差動増幅回路（３０）の不平衡出力信号が出力
端子（３）から反転増幅回路（４）に供給される。
選択され、このワード線（１２）に接続されたずべての
メモリセルが活性化されると共に、図示を省略したＹデ
コーダから所定の一対のビット線（１３）及びビット線
（１４）に対するカラム選択信号が端子（１９）を介し
てＭＯ３Ｉ−ランジスタ（１７）及び（１８）のゲート
に供給される。そうすると、両ＭＯＳトランジスタ（１
７） 、 （１Ｂ）がオン状態となって、所望のメモ
リセル（１１）の情報がデータ線（２１）及びデータ線
（２２）を通って読み出し増幅器の初段差動増幅回路（
３０）の肉入力ＭＯＳトランジスタ（３１）及び（３２
）のゲートに供給される。この入力信号の差信号が増幅
されて、差動増幅回路（３０）の不平衡出力信号が出力
端子（３）から反転増幅回路（４）に供給される。
書き込みの場合、書き込み回Ｉ＋！３（２０）の端子”
（２８）に供給されるＷＥ倍信号“Ｌｏ”とされて、
両ＭＯ３Ｉ−ランジスタ（２３） 、 （２４）がオ
フ状態とされると共に、端子（２９）に供給されるＷＥ
倍信号“Ｈｉ ”とされて、両ＭＯ３Ｉ−ランジスタ（
２５） 、 （２６）がオン状態とされ、データ線（
２１）及びデータ線（２２）がそれぞれデータ入力端子
り及びインバータ（２７）に接続される。このとき、メ
モリマトリクス（１０）のＭＯＳトランジスタ（１５）
〜（１８）はすべてオン状態にあり、データ入力端子り
からＭＯ３Ｉ−ランジスタ（２５）、データ線（２１）
、ＭＯＳ ！−ランジスタ（１７）及びビット線（１
３）を経て所望のメモリセル（１１）に達する第１の書
き込み経路が形成されると共に、インバータ（２７）
、ＭＯＳ ｌ−ランジスタ（２６）、デー７線（２２）
、ＭＯＳ トランジスタ（１日）及び百ト線（１４）
を経てメモリセル（１１）に達する第２の書き込み経路
が形成されて、メモリセル（１１）にデータが書き込ま
れる。
（２８）に供給されるＷＥ倍信号“Ｌｏ”とされて、
両ＭＯ３Ｉ−ランジスタ（２３） 、 （２４）がオ
フ状態とされると共に、端子（２９）に供給されるＷＥ
倍信号“Ｈｉ ”とされて、両ＭＯ３Ｉ−ランジスタ（
２５） 、 （２６）がオン状態とされ、データ線（
２１）及びデータ線（２２）がそれぞれデータ入力端子
り及びインバータ（２７）に接続される。このとき、メ
モリマトリクス（１０）のＭＯＳトランジスタ（１５）
〜（１８）はすべてオン状態にあり、データ入力端子り
からＭＯ３Ｉ−ランジスタ（２５）、データ線（２１）
、ＭＯＳ ！−ランジスタ（１７）及びビット線（１
３）を経て所望のメモリセル（１１）に達する第１の書
き込み経路が形成されると共に、インバータ（２７）
、ＭＯＳ ｌ−ランジスタ（２６）、デー７線（２２）
、ＭＯＳ トランジスタ（１日）及び百ト線（１４）
を経てメモリセル（１１）に達する第２の書き込み経路
が形成されて、メモリセル（１１）にデータが書き込ま
れる。
このとき、ＣＢ倍信号“Ｈｉ”とされており、差動増幅
回路（３０）は動作状態にある。
回路（３０）は動作状態にある。
Ｄ 発明が解決しようとする問題点
ところが、上述のような書き込みモードにおいて、“０
”側のデータが書き込まれる時、インバータ（２７）の
出力端子はアース電位となり、電源端子ＰからＭＯＳト
ランジスタ（１６）、ビット線（１４） 、ＭＯＳ ｌ
−ランジスタ（１８） 、データ線（２２）及びＭＯ３
Ｉ−ランジスタ（２６）を通って書き込み電流■−が流
れてしまう。
”側のデータが書き込まれる時、インバータ（２７）の
出力端子はアース電位となり、電源端子ＰからＭＯＳト
ランジスタ（１６）、ビット線（１４） 、ＭＯＳ ｌ
−ランジスタ（１８） 、データ線（２２）及びＭＯ３
Ｉ−ランジスタ（２６）を通って書き込み電流■−が流
れてしまう。
一方、差動増幅回路（３０）の定電流源のＭＯＳトラン
ジスタ（３６）にはＣＥ倍信号供給されているため、書
き込みモード、読み出しモードに拘らず、ＣＥ倍信号“
Ｈｉ ″であれば差動増＋ｌＱ回路（３０）に動作電流
＋ａが流れており、一定の電力が消費される。
ジスタ（３６）にはＣＥ倍信号供給されているため、書
き込みモード、読み出しモードに拘らず、ＣＥ倍信号“
Ｈｉ ″であれば差動増＋ｌＱ回路（３０）に動作電流
＋ａが流れており、一定の電力が消費される。
従って、メモリの／ｌ！４費電力は、書き込みモードに
おいて、より大きくなる。
おいて、より大きくなる。
なお、上述の書き込み電流Ｉｗ及び差動増’ＮＳｉ回路
（３０）の動作電流１ａは、メモリの動作速度によって
異なるが、例えばそれぞれ１ビツトあたりｉｍＡ及び３
ｍＡのように、比較的大きなものとなる。
（３０）の動作電流１ａは、メモリの動作速度によって
異なるが、例えばそれぞれ１ビツトあたりｉｍＡ及び３
ｍＡのように、比較的大きなものとなる。
か＼る点に鑑み、本発明の目的は、書き込みモードにお
ける消費電力を低減した読み出し増幅器を提供するとこ
ろにある。
ける消費電力を低減した読み出し増幅器を提供するとこ
ろにある。
Ｅ 問題点を解決するための手段
本発明は、メモリからの読み出し信号が供給される１対
の差動入力トランジスタと、定電流回路とを有する差動
増幅回路を含む読み出し増幅器において、定電流回路を
複数個設けると共に、この複数個の定電流回路の少（と
も１個に反転された書き込みｒＩＪ能信号により遮断さ
れるスイッチング手段を設けた読み出し増幅器である。
の差動入力トランジスタと、定電流回路とを有する差動
増幅回路を含む読み出し増幅器において、定電流回路を
複数個設けると共に、この複数個の定電流回路の少（と
も１個に反転された書き込みｒＩＪ能信号により遮断さ
れるスイッチング手段を設けた読み出し増幅器である。
Ｆ 作用
か＼る構成によれば、書き込みモードにおいて定電流回
路のスイッチング手段が遮断状態となって、読み出し増
幅器の消費電力が低減される。
路のスイッチング手段が遮断状態となって、読み出し増
幅器の消費電力が低減される。
Ｇ 実施例
Ｇ１一実施例
以下、第１図を参照しながら、本発明による読み出し増
幅器の一実施例について説明する。
幅器の一実施例について説明する。
本発明の一実施例の構成を第１図に示す。この第１図に
おいて、（４０）は読み出し増幅器の初段増幅回路を全
体として示し、Ｎチャンネルの差動入力ＭＯＳトランジ
スタ（４１）及び（４２）の各ソースは互に接続され、
各ゲートはそれぞれ入力端子（１）及び（２）に接続さ
れ、各ドレインはそれぞれ能動負荷としてのＰチャンネ
ルＭＯ３Ｉ−ランジスタ（４３）及び（４４）の各ドレ
イン・ソースを介して電源端子Ｐに接続される。両ＭＯ
Ｓトランジスタ（４２）及び（４４）のドレインの接続
中点が出力端子＜３）に接続される。一方のＰチャンネ
ルＭＯＳトランジスタフ４３）のゲートはそのドレイン
に接続されると共に、他方のＰチャンネルＭＯＳトラン
ジスタ（４４）のゲートに接続されて、カレントミラー
回路が構成される。上述の接続は前出第５図のＭＯ３Ｉ
−ランジスタ（３１）〜（３４）の接続と同様である。
おいて、（４０）は読み出し増幅器の初段増幅回路を全
体として示し、Ｎチャンネルの差動入力ＭＯＳトランジ
スタ（４１）及び（４２）の各ソースは互に接続され、
各ゲートはそれぞれ入力端子（１）及び（２）に接続さ
れ、各ドレインはそれぞれ能動負荷としてのＰチャンネ
ルＭＯ３Ｉ−ランジスタ（４３）及び（４４）の各ドレ
イン・ソースを介して電源端子Ｐに接続される。両ＭＯ
Ｓトランジスタ（４２）及び（４４）のドレインの接続
中点が出力端子＜３）に接続される。一方のＰチャンネ
ルＭＯＳトランジスタフ４３）のゲートはそのドレイン
に接続されると共に、他方のＰチャンネルＭＯＳトラン
ジスタ（４４）のゲートに接続されて、カレントミラー
回路が構成される。上述の接続は前出第５図のＭＯ３Ｉ
−ランジスタ（３１）〜（３４）の接続と同様である。
本実施例においては、差動入力ＭｏＳトランジスタ（４
１）及び（４２）の相互接続されたソースに、第１の定
電流源兼スイッチとしての小型（幅狭）のＮチャンネル
ＭＯＳトランジスタ（４６）のドレインが接続されると
共に、第２の定電流源兼スイッチとしての大型（幅広）
のＮチャンネルＭＯＳトランジスタ（４８）のドレイン
が接続される。両ＭＯＳトランジスタ（４６）及び（４
８）の面積（幅）は第５図の定電流源用ＭＯＳトランジ
スタ（３６）の面積（幅）の例えば１１５及び４１５に
設定される。小型のＭＯＳトランジスタ（４６）のゲー
トがＣＥ信号入力端子（５）に接続され、大型のＭＯＳ
トランジスタ（４８）のゲートがＣＥ−ＷＥ信号入力端
子（６）に接続されると共に、両ＭＯ３Ｉ−ランジスタ
（４６） 、 （４８）の各ソースが接地されて、第
１及び第２の定電流回路が構成される。
１）及び（４２）の相互接続されたソースに、第１の定
電流源兼スイッチとしての小型（幅狭）のＮチャンネル
ＭＯＳトランジスタ（４６）のドレインが接続されると
共に、第２の定電流源兼スイッチとしての大型（幅広）
のＮチャンネルＭＯＳトランジスタ（４８）のドレイン
が接続される。両ＭＯＳトランジスタ（４６）及び（４
８）の面積（幅）は第５図の定電流源用ＭＯＳトランジ
スタ（３６）の面積（幅）の例えば１１５及び４１５に
設定される。小型のＭＯＳトランジスタ（４６）のゲー
トがＣＥ信号入力端子（５）に接続され、大型のＭＯＳ
トランジスタ（４８）のゲートがＣＥ−ＷＥ信号入力端
子（６）に接続されると共に、両ＭＯ３Ｉ−ランジスタ
（４６） 、 （４８）の各ソースが接地されて、第
１及び第２の定電流回路が構成される。
本実施例の動作は次のとおりである。
読み出しモードにおいては、ＣＢ倍信号Ｈ１′″とされ
ると共に、ＷＥ倍信号Ｈｉ”とされる。
ると共に、ＷＥ倍信号Ｈｉ”とされる。
従って、両信号の積であるＧＥ−ＷＥ倍信号“Ｈｉ ”
となる。このようなＣＥ倍信号びＣＥ−ＷＥ倍信号端子
（５）及び（６）から各ゲートに供給されて、ＭＯＳト
ランジスタ（４６）及び（４８）は共にオン状態となり
、読み出し増幅器の初段差動増幅回路（４０）は正規の
動作状態にあり、例えば３ｍＡの正規の動作電流１ａが
流れる。
となる。このようなＣＥ倍信号びＣＥ−ＷＥ倍信号端子
（５）及び（６）から各ゲートに供給されて、ＭＯＳト
ランジスタ（４６）及び（４８）は共にオン状態となり
、読み出し増幅器の初段差動増幅回路（４０）は正規の
動作状態にあり、例えば３ｍＡの正規の動作電流１ａが
流れる。
書き込みモードにおいては、ＣＥ倍信号Ｈｉ”とされる
と共に、ＷＥ倍信号“Ｌｏ”とされる。
と共に、ＷＥ倍信号“Ｌｏ”とされる。
従って、両信号の積であるＣＥ−ＷＥ倍信号”Ｌｏ″と
なる。このようなＣＥ倍信号びＣＥ−ＷＥ倍信号端子（
５）及び（６）から各ゲートに供給されて、ＭＯＳトラ
ンジスタ（４６）はオン状態となり、ＭＯＳトランジス
タ（４８）はオフ状態となる。このため、読み出し増幅
器の初段差動増幅回路（４０）は、動作電流１ａが例え
ば３ｍＡの正規の値の１７５の０、６ｍＡに制限された
限流動作状態となり、例えば１ｍＡの書き込み電流Ｉ−
を上進る動作電流の低減が行われる。
なる。このようなＣＥ倍信号びＣＥ−ＷＥ倍信号端子（
５）及び（６）から各ゲートに供給されて、ＭＯＳトラ
ンジスタ（４６）はオン状態となり、ＭＯＳトランジス
タ（４８）はオフ状態となる。このため、読み出し増幅
器の初段差動増幅回路（４０）は、動作電流１ａが例え
ば３ｍＡの正規の値の１７５の０、６ｍＡに制限された
限流動作状態となり、例えば１ｍＡの書き込み電流Ｉ−
を上進る動作電流の低減が行われる。
これにより、書き込みモードにおける差動増幅回路（４
０）の消費電力が低減され、結局メモリ全体の消費電力
が低減される。
０）の消費電力が低減され、結局メモリ全体の消費電力
が低減される。
なお、上述のような限流動作状態にある読み出し増幅器
の出力には、書き込みモードにおいても、データ線に書
き込まれた信号と同相の信号が出力されるため、外部書
き込み回路に妨害を与えることがない。
の出力には、書き込みモードにおいても、データ線に書
き込まれた信号と同相の信号が出力されるため、外部書
き込み回路に妨害を与えることがない。
Ｇ２他の実施例
次に、第２図を参照しながら、本発明の他の実施例につ
いて説明する。
いて説明する。
本発明の他の実施例の構成を第２図にボす。この第２図
において、（５０）は読み出し増幅器の初段差動増幅回
路を全体として示し、前出！８１図に示した初段差動増
幅回路（４０）と類似の構成となっている。よって、対
応する部分には、１の桁の数字を同じくし、１０の桁の
数字を５とする符号を付して、重複説明を省略する。
において、（５０）は読み出し増幅器の初段差動増幅回
路を全体として示し、前出！８１図に示した初段差動増
幅回路（４０）と類似の構成となっている。よって、対
応する部分には、１の桁の数字を同じくし、１０の桁の
数字を５とする符号を付して、重複説明を省略する。
（５５）及び（５７）は第１及び第２の定電流源用ＭＯ
３Ｉ−ランジスタであって、各ドレインが差動入力ＭＯ
Ｓトランジスタ（５１）及び（５２）の相互に接続され
たソースに接続されると共に、各ソースがスイッチング
用ＭＯ３Ｉ−ランジスタ（５６）及び（５８）の各ドレ
イン・ソースを介して接地されて、第１及び第２の定電
流回路ＣＣ１及びＣＣ２が構成される。定電流源用ＭＯ
Ｓトランジスタ（５５）及び（５７）のゲートには、ダ
イオード接続されたＰチャンネルＭＯ３）ランジスタ（
５３）からバイアス電圧が供給される。第１の定電流源
ＭＯ３Ｉ−ランジスタ（５５）は、直列接続された小型
スイッチングＭＯＳトランジスタ（５６）と等面積とさ
れると共に、第２の定電流源ＭＯＳトランジスタ（５７
）は、直列接続された大型スイッチングＭＯＳトランジ
スタ（５８）と等面積とされる。
３Ｉ−ランジスタであって、各ドレインが差動入力ＭＯ
Ｓトランジスタ（５１）及び（５２）の相互に接続され
たソースに接続されると共に、各ソースがスイッチング
用ＭＯ３Ｉ−ランジスタ（５６）及び（５８）の各ドレ
イン・ソースを介して接地されて、第１及び第２の定電
流回路ＣＣ１及びＣＣ２が構成される。定電流源用ＭＯ
Ｓトランジスタ（５５）及び（５７）のゲートには、ダ
イオード接続されたＰチャンネルＭＯ３）ランジスタ（
５３）からバイアス電圧が供給される。第１の定電流源
ＭＯ３Ｉ−ランジスタ（５５）は、直列接続された小型
スイッチングＭＯＳトランジスタ（５６）と等面積とさ
れると共に、第２の定電流源ＭＯＳトランジスタ（５７
）は、直列接続された大型スイッチングＭＯＳトランジ
スタ（５８）と等面積とされる。
その余の構成は前述の第１図の実施例と同様である。
本実施例も、前述の第１図の実施例と全く同様に、読み
出しモードにおいて正規の動作状態になると共に、書き
込みモードにおいて限流動作状態になり、書き込みモー
ドにおける消費電力が低減される。
出しモードにおいて正規の動作状態になると共に、書き
込みモードにおいて限流動作状態になり、書き込みモー
ドにおける消費電力が低減される。
なお、画定電流源ＭＯ３Ｉ−ランジスタ（５５）及び（
５７）は両者の面積の和と等しい面積を有する単一のＭ
Ｏ３Ｉ−ランジスタと置換することができる。
５７）は両者の面積の和と等しい面積を有する単一のＭ
Ｏ３Ｉ−ランジスタと置換することができる。
Ｇ３・更に他の実施例
次に、第３図を参照しながら、本発明の更に他の実施例
について説明する。
について説明する。
本発明の更に他の実施例の構成を第３図に示す。
この第３図において、（６０）及び（７０）はそれぞれ
差動増幅回路を全体として示し、両差動増幅回路（６０
）及び（７０）は、それぞれ前出第２図に示した差動増
幅回路（５０）と同様に構成される。よって、対応する
部分には、１の桁の数字を同じくし、１０の桁の数字を
６または７とする符号を付して重複説明を省略する。ま
た、（４０）は第３の差動増幅回路を全体として示し、
前出第１図に示した差動増幅回路（４０）と全く同一の
構成である。
差動増幅回路を全体として示し、両差動増幅回路（６０
）及び（７０）は、それぞれ前出第２図に示した差動増
幅回路（５０）と同様に構成される。よって、対応する
部分には、１の桁の数字を同じくし、１０の桁の数字を
６または７とする符号を付して重複説明を省略する。ま
た、（４０）は第３の差動増幅回路を全体として示し、
前出第１図に示した差動増幅回路（４０）と全く同一の
構成である。
なお、両差動増幅回路（６０）及び（７０）により平衡
型初段増幅回路が構成されて同相ノイズ抑圧比の向上が
図られている。
型初段増幅回路が構成されて同相ノイズ抑圧比の向上が
図られている。
第３図において、一方の入力端子（１）が第１の差動増
幅回路（６０）の一方の入力ＭＯＳトランジスタ（６１
）及び第２の差動増幅回路（７０）の他方の入力ＭＯ３
Ｉ−ランジスタ（７２）の各ゲートに共通に接続される
と共に、他方の入力端子（２）が第１の差動増幅回路（
６０）の他方の入力ＭＯ３Ｉ−ランジスタ（６２）及び
第２の差動増幅回路（７０）の一方の入力ＭＯ３）ラン
ジスタ（７１）の各ゲートに共通に接続される。
幅回路（６０）の一方の入力ＭＯＳトランジスタ（６１
）及び第２の差動増幅回路（７０）の他方の入力ＭＯ３
Ｉ−ランジスタ（７２）の各ゲートに共通に接続される
と共に、他方の入力端子（２）が第１の差動増幅回路（
６０）の他方の入力ＭＯ３Ｉ−ランジスタ（６２）及び
第２の差動増幅回路（７０）の一方の入力ＭＯ３）ラン
ジスタ（７１）の各ゲートに共通に接続される。
第１及び第２の差動増幅回路（６０）及び（７０）のそ
れぞれ他方の入力ＭＯＳトランジスタ（６２）及び（７
２）の各ドレインが第３の差動増幅回路（４０）の肉入
力ＭＯ３Ｉ−ランジスタ（４１）及び（４２）の各ゲー
トにそれぞれ接続される。
れぞれ他方の入力ＭＯＳトランジスタ（６２）及び（７
２）の各ドレインが第３の差動増幅回路（４０）の肉入
力ＭＯ３Ｉ−ランジスタ（４１）及び（４２）の各ゲー
トにそれぞれ接続される。
また、第１及び第２の差動増幅回路（６０）及び（７０
）の各小型定電流源ＭＯＳトランジスタ（６５）及び（
７５）の各ソースが小型スイッチングＭＯＳトランジス
タ（６６）のドレイン・ソースを介して接地されて、第
１の定電流回路ＣＣ１が構成されると共に、各大型定電
流源ＭＯ３）ランジスタ（６７）及び（７７）の各ソー
スが大型スイッチングＭＯ３Ｉ−ランジスタ（６８）の
ドレイン・ソースを介して接地されて、第２の定電流目
Ｉｌ！＆ＣＣ２が構成される。なお、小型スイッチング
ＭＯＳトランジスタ（６６）の面積は両手型定電流源Ｍ
ＯＳトランジスタ（６５）及び（７５）の面積の和に等
しく設定され、大型スイッチングＭＯＳトランジスタ（
６８）の面積は両人型定電流源Ｍｏｓトランジスタ（６
７）及び（７７）の面積の和に等しく設定される。
）の各小型定電流源ＭＯＳトランジスタ（６５）及び（
７５）の各ソースが小型スイッチングＭＯＳトランジス
タ（６６）のドレイン・ソースを介して接地されて、第
１の定電流回路ＣＣ１が構成されると共に、各大型定電
流源ＭＯ３）ランジスタ（６７）及び（７７）の各ソー
スが大型スイッチングＭＯ３Ｉ−ランジスタ（６８）の
ドレイン・ソースを介して接地されて、第２の定電流目
Ｉｌ！＆ＣＣ２が構成される。なお、小型スイッチング
ＭＯＳトランジスタ（６６）の面積は両手型定電流源Ｍ
ＯＳトランジスタ（６５）及び（７５）の面積の和に等
しく設定され、大型スイッチングＭＯＳトランジスタ（
６８）の面積は両人型定電流源Ｍｏｓトランジスタ（６
７）及び（７７）の面積の和に等しく設定される。
両スイッチングＭＯ３Ｉ−ランジスタ（６６）及び（６
８）の各ゲートは、第３の差動増幅回路（４０）の定電
流源兼用のスイッチングＭＯ３Ｉ−ランジスタ（４６）
及び（４８）の各ゲートと共に、ＣＥ信号入力端子（５
）及びＣＥ−ＷＥ信号入力端子（６）にそれぞれ接続さ
れる。
８）の各ゲートは、第３の差動増幅回路（４０）の定電
流源兼用のスイッチングＭＯ３Ｉ−ランジスタ（４６）
及び（４８）の各ゲートと共に、ＣＥ信号入力端子（５
）及びＣＥ−ＷＥ信号入力端子（６）にそれぞれ接続さ
れる。
本実施例も、前述の第１図及び第２図の実施例と全く同
様に、読み出しモードにおいて正規の動作状態になると
共に、書き込みモードにおいて限流動作状態になるが、
本実施例においては３つの差動増幅回路（６０） 、
（７０）及び（４０）が同時に制御されるので、書き
込みモードにおける消費電力が一層低減される。
様に、読み出しモードにおいて正規の動作状態になると
共に、書き込みモードにおいて限流動作状態になるが、
本実施例においては３つの差動増幅回路（６０） 、
（７０）及び（４０）が同時に制御されるので、書き
込みモードにおける消費電力が一層低減される。
Ｈ発明の効果
以上詳述のように、本発明によれば、読み取り増幅器に
含まれる差動増幅回路に複数の定電流回路を設け、少く
とも１ ｉｖＡの定電流回路を反転された書き込み可能
信号ＷＥによって遮断するようにしたので、書き込みモ
ードにおける消費電力を低減した読み出し増幅器が得ら
れる。
含まれる差動増幅回路に複数の定電流回路を設け、少く
とも１ ｉｖＡの定電流回路を反転された書き込み可能
信号ＷＥによって遮断するようにしたので、書き込みモ
ードにおける消費電力を低減した読み出し増幅器が得ら
れる。
第１図は本発明による読み出し増幅器の一実施例の構成
を示す結線図、第２図は本発明の他の実施例の構成を示
す結線図、第３図は本発明の更に他の実施例の構成を示
す結線図、第４図は従来のメモリの要部の構成例を示す
結線図、第５図は従来の読み出し増幅器の他の構成例を
示す結線図である。 （４０）、（５０） 、 （６０） 、 （７０）
は差動増幅回路、（４８）は定電流源兼用のスイッチン
グＭＯＳトランジスタ、（５８） 、 （６８）はス
イッチングトランジスタ、ＣＣＩ、ＣＣ２は定電流回路
、ＷＥは反転ライトエネイブル信号である。
を示す結線図、第２図は本発明の他の実施例の構成を示
す結線図、第３図は本発明の更に他の実施例の構成を示
す結線図、第４図は従来のメモリの要部の構成例を示す
結線図、第５図は従来の読み出し増幅器の他の構成例を
示す結線図である。 （４０）、（５０） 、 （６０） 、 （７０）
は差動増幅回路、（４８）は定電流源兼用のスイッチン
グＭＯＳトランジスタ、（５８） 、 （６８）はス
イッチングトランジスタ、ＣＣＩ、ＣＣ２は定電流回路
、ＷＥは反転ライトエネイブル信号である。
Claims (1)
- 【特許請求の範囲】 メモリからの読み出し信号が供給される１対の差動入力
トランジスタと、定電流回路とを有する差動増幅回路を
含む読み出し増幅器において、上記定電流回路を複数個
設けると共に、 該複数個の定電流回路の少くとも１個に反転された書き
込み可能信号により遮断されるスイッチング手段を設け
たことを特徴とする読み出し増幅器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60188896A JPS6247897A (ja) | 1985-08-28 | 1985-08-28 | 読み出し増幅器 |
| DE8686111875T DE3676007D1 (de) | 1985-08-28 | 1986-08-27 | Leseverstaerker fuer statischer speicher. |
| EP86111875A EP0212665B1 (en) | 1985-08-28 | 1986-08-27 | Sense amplifier for static memory |
| KR1019860007161A KR950001126B1 (ko) | 1985-08-28 | 1986-08-28 | 메모리 회로 |
| US07/212,044 US4845672A (en) | 1985-08-28 | 1988-06-24 | Memory circuit with active load |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60188896A JPS6247897A (ja) | 1985-08-28 | 1985-08-28 | 読み出し増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6247897A true JPS6247897A (ja) | 1987-03-02 |
Family
ID=16231775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60188896A Pending JPS6247897A (ja) | 1985-08-28 | 1985-08-28 | 読み出し増幅器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4845672A (ja) |
| EP (1) | EP0212665B1 (ja) |
| JP (1) | JPS6247897A (ja) |
| KR (1) | KR950001126B1 (ja) |
| DE (1) | DE3676007D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01158692A (ja) * | 1987-09-04 | 1989-06-21 | Hitachi Ltd | 半導体メモリ |
| JPH0352195A (ja) * | 1989-07-20 | 1991-03-06 | Toshiba Corp | センス回路 |
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| US5304874A (en) * | 1991-05-31 | 1994-04-19 | Thunderbird Technologies, Inc. | Differential latching inverter and random access memory using same |
| US5305269A (en) * | 1991-05-31 | 1994-04-19 | Thunderbird Technologies, Inc. | Differential latching inverter and random access memory using same |
| US5341333A (en) * | 1992-08-11 | 1994-08-23 | Integrated Device Technology, Inc. | Circuits and methods for amplification of electrical signals |
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| DE19713833C1 (de) * | 1997-04-03 | 1998-10-01 | Siemens Ag | Eingangsverstärker für Eingangssignale mit steilen Flanken, insbesondere High-Low-Flanken |
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-
1985
- 1985-08-28 JP JP60188896A patent/JPS6247897A/ja active Pending
-
1986
- 1986-08-27 EP EP86111875A patent/EP0212665B1/en not_active Expired - Lifetime
- 1986-08-27 DE DE8686111875T patent/DE3676007D1/de not_active Expired - Lifetime
- 1986-08-28 KR KR1019860007161A patent/KR950001126B1/ko not_active IP Right Cessation
-
1988
- 1988-06-24 US US07/212,044 patent/US4845672A/en not_active Expired - Fee Related
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| US4845672A (en) | 1989-07-04 |
| EP0212665B1 (en) | 1990-12-05 |
| DE3676007D1 (de) | 1991-01-17 |
| KR950001126B1 (ko) | 1995-02-11 |
| EP0212665A2 (en) | 1987-03-04 |
| EP0212665A3 (en) | 1988-07-13 |
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