JPH0352195A - センス回路 - Google Patents
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- JPH0352195A JPH0352195A JP1188300A JP18830089A JPH0352195A JP H0352195 A JPH0352195 A JP H0352195A JP 1188300 A JP1188300 A JP 1188300A JP 18830089 A JP18830089 A JP 18830089A JP H0352195 A JPH0352195 A JP H0352195A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［発明の目的］
（産業上の利用分野）
この発明はセンス回路に関するもので、特に半導体記憶
装置におけるメモリセルから読み出された微小な電位差
を増幅するセンスアンプとして使用されるものである。 （従来の技術） 従来、この種のセンス回路は、例えば第８図に示すよう
に構成されている。このセンス回路は、ＣＭＯＳカレン
トミラー型センスアンプとして良く知られたもので、カ
レントミラー回路を構或するＰチャネル型ＭＯＳ Ｆ
ＥＴ Ｑｌ ，Ｑ２、Ｎチャネル型の差動入力ＭＯＳ
ＦＥＴ Ｑ３，Ｑ４、及び電流源として働くＮチ
ャネル型ＭＯＳＦＥＴ Ｑ５から構成されている。す
なわち、上記ＭＯＳ ＦＥＴ Ｑｌ の７−スは電
Ｉ１ｉ！電圧Ｖｃｃが印加される電源端子ｌ１に接続さ
れ、ゲート及びドレインは共にＭＯＳ ＦＥＴ Ｑ
３のドレインに接続される。上記ＭＯＳ ＦＥＴ
Ｑ２のソースは上記電原端子ｌ１に、ゲートは上記ＭＯ
ＳＦＥＴ Ｑｌのゲートに、ドレインはＭＯＳＦＥＴ
Ｑ４のドレイン及び出力端子１２にそれぞれ接続さ
れる。上記ＭＯＳ ＦＥＴ Ｑ３のゲートは入力端
子１３−１に、ソースは上記ＭＯＳＦＥＴ Ｑ４のソ
ースにそれぞれ接続されており、上記ＭＯＳ ＦＥＴ
Ｑ４のゲートは入力端子１３−２に接続される。上
記入力端子１３−１． １３−２には、差動入力信号が
供給される。そして、上記ＭＯＳＦＥＴ Ｑ３．Ｑ４
のソース共通接続点と接地点Ｖｓｓ点Ｖｓｓ間に、セン
ス回路活性化信号ＳＡで導通制御されるＭＯＳ ＦＥ
Ｔ Ｑ５が接続される。なお、上記ＭＯＳ ＦＥＴ
Ｑｌ，Ｑ３のコンダクタンスの比と、上記ＭＯＳ
ＦＥＴ Ｑ２，Ｑ４のコンダクタンスの比は等しく
なるように設定されている。 次に、上記のような構成において動作を説明する。セン
ス回路活性化信号ＳＡがハイレベル（ＭＯＳ ＦＥＴ
Ｑ５の閾値電圧より高い電位）の時はＭＯＳ Ｆ
ＥＴ Ｑ５がオン状態となってセンス回路が活性状態
となり、ロウレベル（ＭＯＳ ＦＥＴ Ｑ５の閾値
電圧より低い電位）のときにはセンス回路は非活性状態
となる。信号ＳＡがハイレベルの状態で上記入力端子１
３−１．１３−２の電位を、ＭＯＳ ＦＥＴ Ｑ３
〜Ｑ５の閾値電圧よりも高い電位に設定することによっ
て、ＭＯＳ ＦＥＴ Ｑｌ．Ｑ３，Ｑ５が全て導通
状態となり、ＭＯＳ ＦＥＴ Ｑｌのソース，ドレ
イン間にバイアス電流が流れると共に、ＭＯＳＦＥＴ
Ｑｌのドレイン、すなわちＭＯＳＦＥＴ Ｑ２のゲ
ートは中間電位にバイアスされる。一方、上記出力端子
ｌ２の電位は、上述したようｌ：ＭＯｓ ＦＥＴ
Ｑ２，Ｑ４のフンダクタンスの比がＭＯＳ ＦＥＴ
Ｑｌ ，Ｑ３のコンダクタンスの比と等しく設定され
ているため、入力端子ｌ３−２の電位が入力端子１３−
１の電位と等しいときはＭＯＳ ＦＥＴ Ｑ２のゲ
ートバイアス電位と等しい電位となる。また、この出力
端子ｌ２の電位は、入力端子ｌ３−２の電位が人力端子
１３−１の電位より高いときはＭＯＳ ＦＥＴ Ｑ
２のゲートバイアス電位より低い電位となり、入力端子
ｌ３−２の電位が入力端子１３−１の電位より低いとき
はＭＯＳＦＥＴ Ｑ２のゲートバイアス電位より高い
電位となる。 第９図は、従来のセンス回路の他の構威例を示している
。この回路は、上記第８図の回路構成に加えて、ＭＯＳ
ＦＥＴ Ｑ３，Ｑ４のソース共通接続点とＭＯＳ
ＦＥＴ Ｑ５のドレインとの間に、Ｎチャネル型
ＭＯＳ ＦＥＴ Ｑ６のドレイン．ソースをそれぞ
れ接続して設けたものである。そして、このＭＯＳ
ＦＥＴ Ｑ８のゲートを上記ＭＯＳ ＦＥＴ Ｑ
ｌ ，Ｑ２のゲート共通接続点に接続している。 上記のような構成において、ＭＯＳ ＦＥＴＱ２のゲ
ートは上述したように中間電位でバイアスされ、ＭＯＳ
ＦＥＴ Ｑ６のゲートにも上記中間電位が印加さ
れる。これによって、ＭＯＳＦＥＴ Ｑ６が五極管動
作を行なうので、入力端子１３−１． Ｉｓ−２に供給
される差勤人力信号の高低に拘らず同じ電流特性が得ら
れる。従って、電流供給能力を一定にでき、上記第８図
の回路よりも動作特性の安定化が図れる。 しかしながら、上記第８図及び第９図に示したような回
路構威では、活性状態において常にほぼ一定のバイアス
電流が流れるため消費電力が多くなる。そこで、消費電
力を削減しようとすると、出力端子ｌ２に接続される負
荷を駆動する能力が低下する欠点がある。 （発明が解決しようとする課ＪＶＩ） 上述したように従来のセンス回路では、活性状態におい
て常にほぼ一定のバイアス電流が流れるため消費電力が
多くなる欠点がある。消費電力を減少させようとすると
、出力端子に接続される負荷を駆動する能力が低下する
。 この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、駆動能力を低下させることな
く消費電力を削減できるセンス回路を提供することであ
る。 ［発明の構成］ （課題を解決するための手段） すなわち、この発明においては、上記の目的を達成する
ために、差勤人力信号が供給され、これらの信号間の電
位差を増幅して差動出力信号を出力する差動増幅手段と
、前記差動増幅手段の出力信号に基づいて、前記差動増
幅手段のバイアス電流を低減せしめるように制御するバ
イアス電流制御手段とによってセンス回路を構成してい
る。 （作用） 差動増幅手段の出力信号電位をバイアス電流ｉＩ１ａ１
手段によって検出し、出力が確定してから上記差動増幅
手段のバイアス電流を低減することにより、センス回路
の消費電力を削減している。 （実施例） 以下、この発明の一実施例について図面を参照して説明
する。第１図はこの発明の第１の実施例に係わるセンス
回路を示すもので、このセンス回路は差動入力信号が供
給される第１，第２のＣＭＯＳカレントミラー型センス
アンプ１４， １５、上記センスアンプ１４． １５の
差動出力信号が供給され、これらのセンスアンプ１４．
１５のバイアス電流を制御するバイアス電流制御回路
ｌ６、及び上記センスアンプ１４． １５と上記バイア
ス電流制御回路１Ｂを初期化するための初期化回路ｌ７
から構成されている。上記第１のＣＭＯＳカレントミラ
ー型センスアンプｌ４は、カレントミラ−回路を構成す
るＰチャネル型ＭＯＳ ＦＥＴ Ｑ７，Ｑ８、Ｎチ
ャネル型の差動入力ＭＯＳ ＦＥＴ Ｑ９，ＱＩＯ
、及び電流源として働くＮチャネル型ＭＯＳＦＥＴ
Ｑｌｌとから構成されている。上記第２のＣＭＯＳカレ
ントミラー型センスアンプｌ５は、カレントミラー回路
を構成するＰチャネル型ＭＯＳＦＥＴ Ｑｌ２，Ｑｌ
３、Ｎチャネル型の差動入力ＭＯＳ ＦＥＴ Ｑｌ
４， Ｑ１５、及び電流源として働くＮチャネル型ＭＯ
Ｓ ＦＥＴ Ｑ１６とから構成される。また、バイ
アス電流ｉｔｉ１ｆａ回路１ＢはＮチャネル型ＭＯ Ｓ
Ｆ Ｅ Ｔ Ｑ２０ 〜Ｑ２３から構成され、初
羽化回路ｌ７はＰチャネル型ＭＯＳ ＦＥＴＱ１７〜
Ｑｌ９から構成される。 すなわち、上記ＭＯＳ ＦＥＴ Ｑ７のソースは電
源端子１１に、ドレイン及びゲートは上記ＭＯＳ Ｆ
ＥＴ Ｑ９のドレインにそれぞれ接続されている。上
記ＭＯＳ ＦＥＴ Ｑ８のソースは上記電源端子１
１に、ドレインは上記ＭＯＳＦＥＴ ＱＩＯのドレイ
ン及び第１の出力端子１２−１に、ゲートは上記ＭＯＳ
ＦＥＴ Ｑ７のゲートにそれぞれ接続される。上
記ＭＯＳ ＦＥＴＱ９のゲートは第１の入力端子１３
−１に、ソースは上記ＭＯＳ ＦＥＴ ＱＩＧのソ
ースにそれぞれ接続され、ＭＯＳ ＦＥＴ ＱＩＯ
のゲートは第２の入力端子ｌ３−２に接続される。上記
ＭＯＳ ＦＥＴＱ９，ＱＩＯのソース共通接続点と接
地点Ｖｓｓ間には、ＭＯＳ ＦＥＴ Ｑ２０． Ｑ
２１， Ｑｌｌが直列接統される。同様に、上記ＭＯＳ
ＦＥＴ Ｑ１２のソースは上記電源端子１１に、
ドレイン及びゲートは上記ＭＯＳ ＦＥＴ Ｑｌ４
のドレインにそれぞれ接続される。上記ＭＯＳ ＦＥ
Ｔ Ｑ１３のソースは上記電源端子１１に、ドレイン
は上記ＭＯＳＦＥＴ Ｑｌ５のドレイン及び第２の出
力端子ｌ２−２に、ゲートは上記ＭＯＳ ＦＥＴ
Ｑ１２のゲートにそれぞれ接続される。上記ＭＯＳ
ＦＥＴＱｌ４のゲートは入力端子ｌ３−２に、ソースは
上記ＭＯＳ ＦＥＴ Ｑ１５のソースにそれぞれ接
続され、ＭＯＳ ＦＥＴ Ｑ１５のゲートは入力端
子１３−１に接続される。上記ＭＯＳ ＦＥＴ Ｑ
ｌ４，Ｑｌ５のソース共通接続点と接地点Ｖｓｓ間には
、ＭＯＳ ＦＥＴ Ｑ２２． Ｑ２３． ＱｌＢ
が直列接続される。上記ＭＯＳ ＦＥＴ Ｑ２０の
ゲートと上記ＭＯＳ ＦＥＴ Ｑ２３のゲートは共
通接続され、このゲート共通接続点は出力端子ｌ２−２
に接続される。また、上記ＭＯＳ ＦＥＴ Ｑ２１
のゲートと上記ＭＯＳ ＦＥＴ Ｑ２２のゲートは
共通接続され、このゲート共通接続点は出力端子ｌ２−
１に接続される。上記ＭＯＳ ＦＥＴ Ｑｌｌ，
Ｑ１Ｂのゲートには、センス回路活性化信号ＳＡが供給
されて導通制御される。 また、上記ＭＯＳ ＦＥＴ Ｑ７，Ｑ９のドレイン
共通接続点と上記ＭＯＳ ＦＥＴ Ｑ１２．Ｑｌ４
のドレイン共通接続点間には、上記ＭＯＳＦＥＴ Ｑ
ｌ７〜Ｑ１９が直列接続される。これらのＭＯＳ Ｆ
ＥＴ Ｑ１７〜Ｑｌ９のゲートには、センス回路初期
化信号Ｓ！が供給されて導通制御される。そして、上記
ＭＯＳ ＦＥＴ Ｑｌ７とＱｌｌｌとの接続点には
上記出力端子１２−１が接続され、上記ＭＯＳ ＦＥ
Ｔ Ｑ１８とＱｌ９との接続点には上記出力端子１２
−２が接続される。 なお、上記ＭＯＳ ＦＥＴ Ｑ７とＱ９のコンダク
タンスの比、上記ＭＯＳ ＦＥＴ Ｑ８とＱＩＯの
コンダクタンスの比、上記ＭＯＳ ＦＥＴＱｌ２とＱ
１４のコンダクタンスの比、及び上記ＭＯＳ ＦＥＴ
Ｑｌ３とＱ１５のコンダクタンスの比は全て等しく
なるように各ＭＯＳ ＦＥＴＱ７〜ＱＩＯ． Ｑｌ２
〜Ｑ１５のチャネル長及びチャネル幅が設定されている
。 次に、上記のような構或において動作を説明する。まず
、センス回路活性化信号ＳＡがノ＼イレベル（電源電圧
ＶＣ８レベル）、センス回路初期化信号がＳｌがロウレ
ベル（接地電位Ｖｓｓレベル）となり、センスアンプ１
４． １５が活性化されると共に、上記全てのＭＯＳ
ＦＥＴ Ｑ７〜Ｑ２３がオン状態となる。これによ
って、出力端子１２−１． １２−２が等しい中間電位
Ｖｌに設定される。その後、センスアンプ初期化信号Ｓ
Ｉがハイレベルとなると、ＭＯＳ ＦＥＴ Ｑｌ７
〜Ｑ１９がオフ状態となり、上記カレントミラー型セン
スアンプ１４． １５が上記相補型の入力端子１３−１
． １３−２に供給された人力電位に応じて上記出力端
子１２−１． １２−２を駆動する。 これによって、出力端子の一方は上記バイアス電位Ｖｌ
よりも低い電位に変化し、上記バイアス電流＄ｉ１御回
路１６におけるＭ Ｏ Ｓ Ｆ Ｅ Ｔ Ｑ ２０
，Ｑ２１の内のいずれか一方の等価抵抗が増加し、カレ
ントミラー型センスアンブ１４の消費電流が減少する。 同時に、上記バイアス電流ＴＡＮ回路１６におけるＭＯ
Ｓ ＦＥＴ Ｑ２２． Ｑ２３のうち上記等価抵抗
が増加したＭＯｓ ＦＥＴ Ｑ２０まタｌｉＱ２１
にゲートが共通接続されたＭＯＳ ＦＥＴ Ｑ２３
またはＱ２２の等価抵抗も増加し、カレントミラー型セ
ンスアンブ１５の消費電流も減少する。 このような構成によれば、出力端子１２−１． １２−
２の出力が確定した時にバイアス電流制御回路１Ｇで第
１，第２のＣＭＯＳカレントミラー型センスアンプ１４
． １５のバイアス電流を低減するようにしているので
、出力端子１２−１． １２−２の駆動能力を低下させ
ることなく消費電力を削減できる。 第２図は、この発明の第２の実施例に係わるセンス回路
を示すものである。この回路は、上記第１図の回路にお
けるＭＯＳ ＦＥＴ ０２０のドレインと０２２の
ドレインを共通接続したものである。 第２図において上記第１図と同一構成部分には同じ符号
を付してその詳細な説明は省略する。 上記のような構成であっても、動作時に上記ＭＯＳ
ＦＥＴ Ｑ２０のドレイン電位と０２２のドレイン電
位が常に同じ値となるのみであり、基本的には上記第１
図の回路と同じ動作を行ない同じ効果が得られる。 第３図は、この発明の第３の実施例に係わるセンス回路
を示している。この回路は、上記第１図の回路における
ＭＯＳ ＦＥＴ Ｑ２１， Ｑ２２のゲート共通接
続点を出力端子１２−２に接続すると共に、ＭＯＳ
ＦＥＴ Ｑ２０． Ｑ２３のゲート共通接続点を出力
端子１２−１に接続したものである。第２図において上
記第１図と同一構成部分には同じ符号を付してその詳細
な説明は省略する。 上記のような構成において、ＭＯＳ ＦＥＴＱ２０，
Ｑ２３が出力端子１２−１から出力される第１のカレ
ントミラー型センスアンブｌ４の出力信号で導通制御さ
れ、ＭＯＳ ＦＥＴ Ｑ２１． Ｑ２２が出力端子
ｌ２−２から出力される第２のカレントミラー型センス
アンプｌ５の出力信号で導通制御される点が上記第１図
の回路と異なるのみであり、基本的には上記第１図及び
第２図の回路と同じ動作を行ない同じ効果が得られる。 第４図はこの発明の第４の実施例に係わるセンス回路を
示すもので、上記第３図の回路におけるＭＯＳ ＦＥ
Ｔ ０２０のドレインとＭＯＳＦＥＴ Ｑ２２のド
レインを共通接続したものである。このような構成であ
っても、動作時において上記ＭＯＳ ＦＥＴ Ｑ２
０のドレイン電位と０２２のドレイン電位が常に同じ値
となる点が第３図の回路と異なるのみであり、基本的に
は上記第１図、第２図及び第３図の回路と同じ動作を行
ない同じ効果が得られる。 第５図は、この発明の第５の実施例に係わるセンス回路
を示している。この回路が上記第１図の回路と異なるの
は、バイアス電流制御回路１Ｂが二つのＮチャネル型Ｍ
ＯＳ ＦＥＴ Ｑ２４． Ｑ２５で構成されている
点である。上記ＭＯＳ ＦＥＴＱ２４のドレインはＭ
ＯＳ ＦＥＴ Ｑ９ ．ＱＩＯのソース共通接続点
に、ゲートは出力端子ｌ２−２に、ソースは上記ＭＯＳ
ＦＥＴ Ｑｌｌのドレインにそれぞれ接続されて
いる。また、ＭＯＳ ＦＥＴＱ２５のドレインはＭＯ
Ｓ ＦＥＴ Ｑ１４，Ｑ１５のソース共通接続点に
、ゲートは出力端子１２−１に、ソースは上記ＭＯＳ
ＦＥＴ ０１６のドレインにそれぞれ接続される。 次に、上記第５図に示したセンス回路の動作を説明する
。まず、センス回路活性化信号ＳＡがノ１イレベル、セ
ンス回路初期化信号がＳｌがロウレベルとなると、セン
スアンプ１４． １５が活性化されると共に、上記全て
のＭＯＳ ＦＥＴ Ｑ７〜Ｑｌ９、Ｑ２４及びＱ２
５がオン状態となる。これによって、出力端子１２−１
． １２−２が等しい中間電位Ｖ２に設定される。続い
て、センスアンプ初期化信号Ｓｔがハイレベルとなり、
ＭＯＳ ＦＥＴ Ｑ１８〜Ｑｌ９がオフ状態となる
。これによって、上記センスアンプ１４． １５が上記
相補型の入力端子１３−１，ｌ３−２に供給された差動
入力信号電位に応じて上記出力端子１２−１． １２−
２を駆動する。例えば入力端子ｌ３−１に供給される信
号の電位が入力端子１３−２に供給される信号の電位よ
りも高い場合には、出力端子１２−１は上記バイアス電
位ｖ２よりも高い電位に変化し、出力端子ｌ２−２は上
記バイアス電位ｖ２よりも低い電位に変化する。従って
、上記バイアス電流制御回路ｔｅにおけるＭＯＳ Ｆ
ＥＴ Ｑ２４の等価抵抗が増加してカレントミラー型
センスアンブｌ４のバイアス電流が減少し、出力端子１
２−１は更に高い電位に駆動される。一方、ＭＯＳ
ＦＥＴＱ２５の等価抵抗は減少してカレントミラー型セ
ンスアンブｌ５のバイアス電流が増加し、出力端子ｌ２
−２は更に低い電位に駆動される。入力端子ｌ３−１に
供給される信号の電位が人力端子ｌ３−２に供給される
信号の電位よりも低い場合には、出力端子１２−１は上
記バイアス電位ｖ２よりも低い電位に変化し、出力端子
ｌ２−２は上記バイアス電位ｖ２よりも高い電位に変化
する。従って、上記バイアス電流制御回路ｌ６における
ＭＯＳ ＦＥＴ Ｑ２５の等価抵抗が増加してカレ
ントミラー型センスアンプＩ５のバイアス電流が減少し
、出力端子ｌ２−２は更に高い電位に駆動される。ＭＯ
Ｓ ＦＥＴ Ｑ２４の等価抵抗は減少してカレント
ミラー型センスアンブｌ４のバイアス電流が増加し、出
力端子１２−１は更に低い電位に駆動される。 このような構成によれば、 センス回路が活性化、 初期化された状態においては第１，第２のカレントミラ
ー型センスアンプ１４． １５は共に同じバイアス電流
を消費するが、センス動作を開始し、出力端子１２−１
． １２−２を駆動すると同時に、一方のセンスアンプ
のバイアス電流が低減し、他方のセンスアンプのバイア
ス電流が増加する。これによって、出力端子１２−１．
１２−２を駆動する能力を高めることができる。なお
、センスアンプ１４． １５の内の一方のバイアス電流
は増加することになるが、他方のバイアス電流は減少す
るので、駆動能力を高めたにも拘らず消費電力の増加は
ほとんどない。 第６図は、この発明の第６の実施例に係わるセンス回路
を示している。すなわち、ＭＯＳＦＥＴ Ｑ７のソー
スは電源端子１１に、ドレイン及びゲートはＭＯＳ
ＦＥＴ Ｑ９のドレインにそれぞれ接続されている。 上記ＭＯＳ ＦＥＴＱ８のソースは上記電源端子１１
に、ドレインは上記ＭＯＳ ＦＥＴ ＱＩＧのドレ
イン及び出力端子１２−１に、ゲートは上記ＭＯＳ
ＦＥＴ Ｑ７のゲートにそれぞれ接続される。上記Ｍ
ＯＳ ＦＥＴＱ９のゲートは入力端子１３−１に、ソ
ースは上記ＭＯＳ ＦＥＴ ＱＩＯのソースにそれ
ぞれ接続され、ＭＯＳ ＦＥＴ ＱＩＯのゲートは
人力端子ｌ３−２に接続される。また、ＭＯＳ ＦＥ
Ｔ Ｑｌ２のソースは上記電源端子１１に、ドレイン
及びゲートはＭＯＳ ＦＥＴ Ｑｌ４のドレインに
それぞれ接続される。上記ＭＯＳ ＦＥＴ Ｑｌ３
のソースは上記電源端子ｌ１に、ドレインは上記ＭＯＳ
ＦＥＴ Ｑｌ５のドレイン及び出力端子ｌ２−２に、
ゲートは上記ＭＯＳ ＦＥＴ Ｑｌ２のゲートにそ
れぞれ接続される。上記ＭＯＳ ＦＥＴ Ｑ１４の
ゲートは入力端子１３−２に、ソースは上記ＭＯＳＦＥ
Ｔ Ｑ９．ＱＩＧ，Ｑｌ５のソースにそれぞれ接続さ
れ、ＭＯＳ ＦＥＴ Ｑｌ５のゲートは入力端子ｔ
ａ−ｔに接続される。上記ＭＯＳ ＦＥＴ Ｑ９，
ＱＩＯ、及びＱｌ４， Ｑｌ５のソース共通接続点に
は、Ｎチャネル型ＭＯＳ ＦＥＴ Ｑ２６，Ｑ２７
のドレインがそれぞれ接続される。上記ＭＯＳ ＦＥ
ＴＱ２Ｂのゲートは出力端子１２−１に、上記ＭＯＳＦ
ＥＴ Ｑ２７のゲートは出力端子ｌ２−２にそれぞれ
接続され、これら、ＭＯＳ ＦＥＴ Ｑ２（ｉ，
Ｑ２７のソースは共通接続される。上記ＭＯＳ Ｆ
ＥＴＱ２Ｂ， Ｑ２７のソース共通接続点と接地点Ｖｓ
ｓ間には、センス回路活性化信号ＳＡで導通制御される
Ｎチャネル型ＭＯＳ ＦＥＴ ０２ｇが接続される
。 そして、上記出力端子１２−１と電源端子１１間、及び
上記出力端子ｌ２−２と電源端子ｌｌ間にそれぞれ、上
記センス回路活性化信号ＳＡで導通制御されるＰチャネ
ル型ＭＯＳ ＦＥＴ Ｑ２９， Ｑ３０が接続され
る。 なお、上記各実施例と同様に、ＭＯＳ ＦＥＴＱ７と
Ｑ９のコンダクタンスの比、上記ＭＯＳＦＥＴ Ｑ８
とＱｌ（ｌのコンダクタンスの比、上記ＭＯＳ ＦＥ
Ｔ Ｑｌ２とＱｌ４のコンダクタンスの比、及び上記
ＭＯＳ ＦＥＴ Ｑｌ３とＱ１５のコンダクタンス
の比は全て等しくなるように各ＭＯＳＦＥＴ Ｑ７〜
ＱＩＯ， Ｑ１２〜Ｑｌ５のチャネル長及びチャネル幅
が設定されている。 このような構成では、センス回路が活性化される前、つ
まりセンスアンプ活性化信号ＳＡがロウレベルの時は、
出力端子１２−１． １２−２はＭＯＳＦＥＴ Ｑ２
９．Ｑ３０によってハイレベル（Ｖｃｃレベル）にブリ
チャージされている。よって、センスアンプ活性化信号
ＳＡをハイレベルにしてセンス動作を開始する時、ＭＯ
Ｓ ＦＥＴ Ｑ２Ｂ，Ｑ２７のゲートにはＶｃｅレ
ベルの電位が印加されており導通抵抗が低いので、この
センス回路の駆動力は強い。その後、入力端子１３−１
． １３−２に供給される差動入力信号に応じて出力端
子１２−１または１２−２の一方の電位が降下し、出力
が確定する。この時、ロウレベル側の出力端子１２−１
またはｌ２−２にゲートが接続されたＭＯＳ ＦＥＴ
Ｑ２６またはＱ２７のコンダクタンスは減少するの
で、消費電力を削減できる。 なお、上記各実施例ではセンス回路を二つのカレントミ
ラー型センスアンプを用いて構成したが、第７図に示す
ように一つのカレントミラー型センスアンプを用いて構
或することもできる。この回路は、上記第６図の回路を
二分割したものの一方と考えることができる。すなわち
、ＭＯＳＦＥＴ Ｑ７のソースは電源端子ｔｉに、ド
レイン及びゲートはＭＯＳ ＦＥＴ Ｑ９のドレイ
ンにそれぞれ接続される。上記ＭＯＳ ＦＥＴ Ｑ
Ｂのソースは上記電源端子１１に、ドレインはＭＯＳＦ
ＥＴ ＱＩＯのドレイン及び出力端子ｌ２に、ゲート
は上記ＭＯＳ ＦＥＴ Ｑ７のゲートにそれぞれ接
続される。上記ＭＯＳ ＦＥＴ Ｑ９のゲートは入
力端子ｌ３−１に、ソースは上記Ｍ Ｏ ＳＦＥＴ
ＱＩＯのソースにそれぞれ接続され、ＭＯＳ ＦＥＴ
ＱＩＧのゲートは入力端子１３−１に接続される。 上記ＭＯＳ ＦＥＴ Ｑ９．ＱＩＯのソース共通接
続点と接地点Ｖｓｓ間には、ＭＯＳＦＥＴ Ｑ２６，
Ｑ２８が直列接続される。上記ＭＯＳ ＦＥＴ ０
２Ｂのゲートは出力端子ｌ２に接続され、上記ＭＯＳ
ＦＥＴ Ｑ２Ｊｌのゲートにはセンス回路活性化信
号ＳＡが供給される。そして、上記出力端子ｌ２と電源
端子１１間に、センス回路活性化信号ＳＡで導通制御さ
れるＭＯＳ ＦＥＴＱ２９が接続されて成る。 上記第７図のセンス回路の動作は、上記第６図の回路の
一方のカレントミラー型センスアンプと同様である。す
なわち、センス回路が活性化される前、つまりセンスア
ンプ活性化信号ＳＡがロウレベルの時は、出力端子ｌ２
はハイレベル（ｖＣＣレベル）にブリチャージされる。 センスアンプ活性化信号ＳＡをハイレベルにしてセンス
動作を開始する時、ＭＯＳ ＦＥＴ Ｑ２６のゲー
トにはＶｃｃレベルの電位が印加されており導通抵抗が
低いので、センス回路の駆動力は強い。その後、出力端
子ｌ２の電位は、差動入力信号に応じてハイレベルを保
持するか、あるいはロウレベルに降下する。 出力端子ｌ２の電位がロウレベルとなったときには、Ｍ
ＯＳ ＦＥＴ ０２Ｇのコンダクタンスが減少する
ので、消費電力を削減できる。 このセンス回路では、上述したように出力端子ｌ２から
ロウレベルを出力する場合には消費電力が大幅に減少す
るが、ハイレベルを出力する場合には余り減少できない
。しかし、センス動作中はハイレベルとロウレベルの出
力が繰り返されるので、一連の回路動作を考慮すれば駆
動能力が高いのにも拘らず消費電力を削減できると言え
る。
装置におけるメモリセルから読み出された微小な電位差
を増幅するセンスアンプとして使用されるものである。 （従来の技術） 従来、この種のセンス回路は、例えば第８図に示すよう
に構成されている。このセンス回路は、ＣＭＯＳカレン
トミラー型センスアンプとして良く知られたもので、カ
レントミラー回路を構或するＰチャネル型ＭＯＳ Ｆ
ＥＴ Ｑｌ ，Ｑ２、Ｎチャネル型の差動入力ＭＯＳ
ＦＥＴ Ｑ３，Ｑ４、及び電流源として働くＮチ
ャネル型ＭＯＳＦＥＴ Ｑ５から構成されている。す
なわち、上記ＭＯＳ ＦＥＴ Ｑｌ の７−スは電
Ｉ１ｉ！電圧Ｖｃｃが印加される電源端子ｌ１に接続さ
れ、ゲート及びドレインは共にＭＯＳ ＦＥＴ Ｑ
３のドレインに接続される。上記ＭＯＳ ＦＥＴ
Ｑ２のソースは上記電原端子ｌ１に、ゲートは上記ＭＯ
ＳＦＥＴ Ｑｌのゲートに、ドレインはＭＯＳＦＥＴ
Ｑ４のドレイン及び出力端子１２にそれぞれ接続さ
れる。上記ＭＯＳ ＦＥＴ Ｑ３のゲートは入力端
子１３−１に、ソースは上記ＭＯＳＦＥＴ Ｑ４のソ
ースにそれぞれ接続されており、上記ＭＯＳ ＦＥＴ
Ｑ４のゲートは入力端子１３−２に接続される。上
記入力端子１３−１． １３−２には、差動入力信号が
供給される。そして、上記ＭＯＳＦＥＴ Ｑ３．Ｑ４
のソース共通接続点と接地点Ｖｓｓ点Ｖｓｓ間に、セン
ス回路活性化信号ＳＡで導通制御されるＭＯＳ ＦＥ
Ｔ Ｑ５が接続される。なお、上記ＭＯＳ ＦＥＴ
Ｑｌ，Ｑ３のコンダクタンスの比と、上記ＭＯＳ
ＦＥＴ Ｑ２，Ｑ４のコンダクタンスの比は等しく
なるように設定されている。 次に、上記のような構成において動作を説明する。セン
ス回路活性化信号ＳＡがハイレベル（ＭＯＳ ＦＥＴ
Ｑ５の閾値電圧より高い電位）の時はＭＯＳ Ｆ
ＥＴ Ｑ５がオン状態となってセンス回路が活性状態
となり、ロウレベル（ＭＯＳ ＦＥＴ Ｑ５の閾値
電圧より低い電位）のときにはセンス回路は非活性状態
となる。信号ＳＡがハイレベルの状態で上記入力端子１
３−１．１３−２の電位を、ＭＯＳ ＦＥＴ Ｑ３
〜Ｑ５の閾値電圧よりも高い電位に設定することによっ
て、ＭＯＳ ＦＥＴ Ｑｌ．Ｑ３，Ｑ５が全て導通
状態となり、ＭＯＳ ＦＥＴ Ｑｌのソース，ドレ
イン間にバイアス電流が流れると共に、ＭＯＳＦＥＴ
Ｑｌのドレイン、すなわちＭＯＳＦＥＴ Ｑ２のゲ
ートは中間電位にバイアスされる。一方、上記出力端子
ｌ２の電位は、上述したようｌ：ＭＯｓ ＦＥＴ
Ｑ２，Ｑ４のフンダクタンスの比がＭＯＳ ＦＥＴ
Ｑｌ ，Ｑ３のコンダクタンスの比と等しく設定され
ているため、入力端子ｌ３−２の電位が入力端子１３−
１の電位と等しいときはＭＯＳ ＦＥＴ Ｑ２のゲ
ートバイアス電位と等しい電位となる。また、この出力
端子ｌ２の電位は、入力端子ｌ３−２の電位が人力端子
１３−１の電位より高いときはＭＯＳ ＦＥＴ Ｑ
２のゲートバイアス電位より低い電位となり、入力端子
ｌ３−２の電位が入力端子１３−１の電位より低いとき
はＭＯＳＦＥＴ Ｑ２のゲートバイアス電位より高い
電位となる。 第９図は、従来のセンス回路の他の構威例を示している
。この回路は、上記第８図の回路構成に加えて、ＭＯＳ
ＦＥＴ Ｑ３，Ｑ４のソース共通接続点とＭＯＳ
ＦＥＴ Ｑ５のドレインとの間に、Ｎチャネル型
ＭＯＳ ＦＥＴ Ｑ６のドレイン．ソースをそれぞ
れ接続して設けたものである。そして、このＭＯＳ
ＦＥＴ Ｑ８のゲートを上記ＭＯＳ ＦＥＴ Ｑ
ｌ ，Ｑ２のゲート共通接続点に接続している。 上記のような構成において、ＭＯＳ ＦＥＴＱ２のゲ
ートは上述したように中間電位でバイアスされ、ＭＯＳ
ＦＥＴ Ｑ６のゲートにも上記中間電位が印加さ
れる。これによって、ＭＯＳＦＥＴ Ｑ６が五極管動
作を行なうので、入力端子１３−１． Ｉｓ−２に供給
される差勤人力信号の高低に拘らず同じ電流特性が得ら
れる。従って、電流供給能力を一定にでき、上記第８図
の回路よりも動作特性の安定化が図れる。 しかしながら、上記第８図及び第９図に示したような回
路構威では、活性状態において常にほぼ一定のバイアス
電流が流れるため消費電力が多くなる。そこで、消費電
力を削減しようとすると、出力端子ｌ２に接続される負
荷を駆動する能力が低下する欠点がある。 （発明が解決しようとする課ＪＶＩ） 上述したように従来のセンス回路では、活性状態におい
て常にほぼ一定のバイアス電流が流れるため消費電力が
多くなる欠点がある。消費電力を減少させようとすると
、出力端子に接続される負荷を駆動する能力が低下する
。 この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、駆動能力を低下させることな
く消費電力を削減できるセンス回路を提供することであ
る。 ［発明の構成］ （課題を解決するための手段） すなわち、この発明においては、上記の目的を達成する
ために、差勤人力信号が供給され、これらの信号間の電
位差を増幅して差動出力信号を出力する差動増幅手段と
、前記差動増幅手段の出力信号に基づいて、前記差動増
幅手段のバイアス電流を低減せしめるように制御するバ
イアス電流制御手段とによってセンス回路を構成してい
る。 （作用） 差動増幅手段の出力信号電位をバイアス電流ｉＩ１ａ１
手段によって検出し、出力が確定してから上記差動増幅
手段のバイアス電流を低減することにより、センス回路
の消費電力を削減している。 （実施例） 以下、この発明の一実施例について図面を参照して説明
する。第１図はこの発明の第１の実施例に係わるセンス
回路を示すもので、このセンス回路は差動入力信号が供
給される第１，第２のＣＭＯＳカレントミラー型センス
アンプ１４， １５、上記センスアンプ１４． １５の
差動出力信号が供給され、これらのセンスアンプ１４．
１５のバイアス電流を制御するバイアス電流制御回路
ｌ６、及び上記センスアンプ１４． １５と上記バイア
ス電流制御回路１Ｂを初期化するための初期化回路ｌ７
から構成されている。上記第１のＣＭＯＳカレントミラ
ー型センスアンプｌ４は、カレントミラ−回路を構成す
るＰチャネル型ＭＯＳ ＦＥＴ Ｑ７，Ｑ８、Ｎチ
ャネル型の差動入力ＭＯＳ ＦＥＴ Ｑ９，ＱＩＯ
、及び電流源として働くＮチャネル型ＭＯＳＦＥＴ
Ｑｌｌとから構成されている。上記第２のＣＭＯＳカレ
ントミラー型センスアンプｌ５は、カレントミラー回路
を構成するＰチャネル型ＭＯＳＦＥＴ Ｑｌ２，Ｑｌ
３、Ｎチャネル型の差動入力ＭＯＳ ＦＥＴ Ｑｌ
４， Ｑ１５、及び電流源として働くＮチャネル型ＭＯ
Ｓ ＦＥＴ Ｑ１６とから構成される。また、バイ
アス電流ｉｔｉ１ｆａ回路１ＢはＮチャネル型ＭＯ Ｓ
Ｆ Ｅ Ｔ Ｑ２０ 〜Ｑ２３から構成され、初
羽化回路ｌ７はＰチャネル型ＭＯＳ ＦＥＴＱ１７〜
Ｑｌ９から構成される。 すなわち、上記ＭＯＳ ＦＥＴ Ｑ７のソースは電
源端子１１に、ドレイン及びゲートは上記ＭＯＳ Ｆ
ＥＴ Ｑ９のドレインにそれぞれ接続されている。上
記ＭＯＳ ＦＥＴ Ｑ８のソースは上記電源端子１
１に、ドレインは上記ＭＯＳＦＥＴ ＱＩＯのドレイ
ン及び第１の出力端子１２−１に、ゲートは上記ＭＯＳ
ＦＥＴ Ｑ７のゲートにそれぞれ接続される。上
記ＭＯＳ ＦＥＴＱ９のゲートは第１の入力端子１３
−１に、ソースは上記ＭＯＳ ＦＥＴ ＱＩＧのソ
ースにそれぞれ接続され、ＭＯＳ ＦＥＴ ＱＩＯ
のゲートは第２の入力端子ｌ３−２に接続される。上記
ＭＯＳ ＦＥＴＱ９，ＱＩＯのソース共通接続点と接
地点Ｖｓｓ間には、ＭＯＳ ＦＥＴ Ｑ２０． Ｑ
２１， Ｑｌｌが直列接統される。同様に、上記ＭＯＳ
ＦＥＴ Ｑ１２のソースは上記電源端子１１に、
ドレイン及びゲートは上記ＭＯＳ ＦＥＴ Ｑｌ４
のドレインにそれぞれ接続される。上記ＭＯＳ ＦＥ
Ｔ Ｑ１３のソースは上記電源端子１１に、ドレイン
は上記ＭＯＳＦＥＴ Ｑｌ５のドレイン及び第２の出
力端子ｌ２−２に、ゲートは上記ＭＯＳ ＦＥＴ
Ｑ１２のゲートにそれぞれ接続される。上記ＭＯＳ
ＦＥＴＱｌ４のゲートは入力端子ｌ３−２に、ソースは
上記ＭＯＳ ＦＥＴ Ｑ１５のソースにそれぞれ接
続され、ＭＯＳ ＦＥＴ Ｑ１５のゲートは入力端
子１３−１に接続される。上記ＭＯＳ ＦＥＴ Ｑ
ｌ４，Ｑｌ５のソース共通接続点と接地点Ｖｓｓ間には
、ＭＯＳ ＦＥＴ Ｑ２２． Ｑ２３． ＱｌＢ
が直列接続される。上記ＭＯＳ ＦＥＴ Ｑ２０の
ゲートと上記ＭＯＳ ＦＥＴ Ｑ２３のゲートは共
通接続され、このゲート共通接続点は出力端子ｌ２−２
に接続される。また、上記ＭＯＳ ＦＥＴ Ｑ２１
のゲートと上記ＭＯＳ ＦＥＴ Ｑ２２のゲートは
共通接続され、このゲート共通接続点は出力端子ｌ２−
１に接続される。上記ＭＯＳ ＦＥＴ Ｑｌｌ，
Ｑ１Ｂのゲートには、センス回路活性化信号ＳＡが供給
されて導通制御される。 また、上記ＭＯＳ ＦＥＴ Ｑ７，Ｑ９のドレイン
共通接続点と上記ＭＯＳ ＦＥＴ Ｑ１２．Ｑｌ４
のドレイン共通接続点間には、上記ＭＯＳＦＥＴ Ｑ
ｌ７〜Ｑ１９が直列接続される。これらのＭＯＳ Ｆ
ＥＴ Ｑ１７〜Ｑｌ９のゲートには、センス回路初期
化信号Ｓ！が供給されて導通制御される。そして、上記
ＭＯＳ ＦＥＴ Ｑｌ７とＱｌｌｌとの接続点には
上記出力端子１２−１が接続され、上記ＭＯＳ ＦＥ
Ｔ Ｑ１８とＱｌ９との接続点には上記出力端子１２
−２が接続される。 なお、上記ＭＯＳ ＦＥＴ Ｑ７とＱ９のコンダク
タンスの比、上記ＭＯＳ ＦＥＴ Ｑ８とＱＩＯの
コンダクタンスの比、上記ＭＯＳ ＦＥＴＱｌ２とＱ
１４のコンダクタンスの比、及び上記ＭＯＳ ＦＥＴ
Ｑｌ３とＱ１５のコンダクタンスの比は全て等しく
なるように各ＭＯＳ ＦＥＴＱ７〜ＱＩＯ． Ｑｌ２
〜Ｑ１５のチャネル長及びチャネル幅が設定されている
。 次に、上記のような構或において動作を説明する。まず
、センス回路活性化信号ＳＡがノ＼イレベル（電源電圧
ＶＣ８レベル）、センス回路初期化信号がＳｌがロウレ
ベル（接地電位Ｖｓｓレベル）となり、センスアンプ１
４． １５が活性化されると共に、上記全てのＭＯＳ
ＦＥＴ Ｑ７〜Ｑ２３がオン状態となる。これによ
って、出力端子１２−１． １２−２が等しい中間電位
Ｖｌに設定される。その後、センスアンプ初期化信号Ｓ
Ｉがハイレベルとなると、ＭＯＳ ＦＥＴ Ｑｌ７
〜Ｑ１９がオフ状態となり、上記カレントミラー型セン
スアンプ１４． １５が上記相補型の入力端子１３−１
． １３−２に供給された人力電位に応じて上記出力端
子１２−１． １２−２を駆動する。 これによって、出力端子の一方は上記バイアス電位Ｖｌ
よりも低い電位に変化し、上記バイアス電流＄ｉ１御回
路１６におけるＭ Ｏ Ｓ Ｆ Ｅ Ｔ Ｑ ２０
，Ｑ２１の内のいずれか一方の等価抵抗が増加し、カレ
ントミラー型センスアンブ１４の消費電流が減少する。 同時に、上記バイアス電流ＴＡＮ回路１６におけるＭＯ
Ｓ ＦＥＴ Ｑ２２． Ｑ２３のうち上記等価抵抗
が増加したＭＯｓ ＦＥＴ Ｑ２０まタｌｉＱ２１
にゲートが共通接続されたＭＯＳ ＦＥＴ Ｑ２３
またはＱ２２の等価抵抗も増加し、カレントミラー型セ
ンスアンブ１５の消費電流も減少する。 このような構成によれば、出力端子１２−１． １２−
２の出力が確定した時にバイアス電流制御回路１Ｇで第
１，第２のＣＭＯＳカレントミラー型センスアンプ１４
． １５のバイアス電流を低減するようにしているので
、出力端子１２−１． １２−２の駆動能力を低下させ
ることなく消費電力を削減できる。 第２図は、この発明の第２の実施例に係わるセンス回路
を示すものである。この回路は、上記第１図の回路にお
けるＭＯＳ ＦＥＴ ０２０のドレインと０２２の
ドレインを共通接続したものである。 第２図において上記第１図と同一構成部分には同じ符号
を付してその詳細な説明は省略する。 上記のような構成であっても、動作時に上記ＭＯＳ
ＦＥＴ Ｑ２０のドレイン電位と０２２のドレイン電
位が常に同じ値となるのみであり、基本的には上記第１
図の回路と同じ動作を行ない同じ効果が得られる。 第３図は、この発明の第３の実施例に係わるセンス回路
を示している。この回路は、上記第１図の回路における
ＭＯＳ ＦＥＴ Ｑ２１， Ｑ２２のゲート共通接
続点を出力端子１２−２に接続すると共に、ＭＯＳ
ＦＥＴ Ｑ２０． Ｑ２３のゲート共通接続点を出力
端子１２−１に接続したものである。第２図において上
記第１図と同一構成部分には同じ符号を付してその詳細
な説明は省略する。 上記のような構成において、ＭＯＳ ＦＥＴＱ２０，
Ｑ２３が出力端子１２−１から出力される第１のカレ
ントミラー型センスアンブｌ４の出力信号で導通制御さ
れ、ＭＯＳ ＦＥＴ Ｑ２１． Ｑ２２が出力端子
ｌ２−２から出力される第２のカレントミラー型センス
アンプｌ５の出力信号で導通制御される点が上記第１図
の回路と異なるのみであり、基本的には上記第１図及び
第２図の回路と同じ動作を行ない同じ効果が得られる。 第４図はこの発明の第４の実施例に係わるセンス回路を
示すもので、上記第３図の回路におけるＭＯＳ ＦＥ
Ｔ ０２０のドレインとＭＯＳＦＥＴ Ｑ２２のド
レインを共通接続したものである。このような構成であ
っても、動作時において上記ＭＯＳ ＦＥＴ Ｑ２
０のドレイン電位と０２２のドレイン電位が常に同じ値
となる点が第３図の回路と異なるのみであり、基本的に
は上記第１図、第２図及び第３図の回路と同じ動作を行
ない同じ効果が得られる。 第５図は、この発明の第５の実施例に係わるセンス回路
を示している。この回路が上記第１図の回路と異なるの
は、バイアス電流制御回路１Ｂが二つのＮチャネル型Ｍ
ＯＳ ＦＥＴ Ｑ２４． Ｑ２５で構成されている
点である。上記ＭＯＳ ＦＥＴＱ２４のドレインはＭ
ＯＳ ＦＥＴ Ｑ９ ．ＱＩＯのソース共通接続点
に、ゲートは出力端子ｌ２−２に、ソースは上記ＭＯＳ
ＦＥＴ Ｑｌｌのドレインにそれぞれ接続されて
いる。また、ＭＯＳ ＦＥＴＱ２５のドレインはＭＯ
Ｓ ＦＥＴ Ｑ１４，Ｑ１５のソース共通接続点に
、ゲートは出力端子１２−１に、ソースは上記ＭＯＳ
ＦＥＴ ０１６のドレインにそれぞれ接続される。 次に、上記第５図に示したセンス回路の動作を説明する
。まず、センス回路活性化信号ＳＡがノ１イレベル、セ
ンス回路初期化信号がＳｌがロウレベルとなると、セン
スアンプ１４． １５が活性化されると共に、上記全て
のＭＯＳ ＦＥＴ Ｑ７〜Ｑｌ９、Ｑ２４及びＱ２
５がオン状態となる。これによって、出力端子１２−１
． １２−２が等しい中間電位Ｖ２に設定される。続い
て、センスアンプ初期化信号Ｓｔがハイレベルとなり、
ＭＯＳ ＦＥＴ Ｑ１８〜Ｑｌ９がオフ状態となる
。これによって、上記センスアンプ１４． １５が上記
相補型の入力端子１３−１，ｌ３−２に供給された差動
入力信号電位に応じて上記出力端子１２−１． １２−
２を駆動する。例えば入力端子ｌ３−１に供給される信
号の電位が入力端子１３−２に供給される信号の電位よ
りも高い場合には、出力端子１２−１は上記バイアス電
位ｖ２よりも高い電位に変化し、出力端子ｌ２−２は上
記バイアス電位ｖ２よりも低い電位に変化する。従って
、上記バイアス電流制御回路ｔｅにおけるＭＯＳ Ｆ
ＥＴ Ｑ２４の等価抵抗が増加してカレントミラー型
センスアンブｌ４のバイアス電流が減少し、出力端子１
２−１は更に高い電位に駆動される。一方、ＭＯＳ
ＦＥＴＱ２５の等価抵抗は減少してカレントミラー型セ
ンスアンブｌ５のバイアス電流が増加し、出力端子ｌ２
−２は更に低い電位に駆動される。入力端子ｌ３−１に
供給される信号の電位が人力端子ｌ３−２に供給される
信号の電位よりも低い場合には、出力端子１２−１は上
記バイアス電位ｖ２よりも低い電位に変化し、出力端子
ｌ２−２は上記バイアス電位ｖ２よりも高い電位に変化
する。従って、上記バイアス電流制御回路ｌ６における
ＭＯＳ ＦＥＴ Ｑ２５の等価抵抗が増加してカレ
ントミラー型センスアンプＩ５のバイアス電流が減少し
、出力端子ｌ２−２は更に高い電位に駆動される。ＭＯ
Ｓ ＦＥＴ Ｑ２４の等価抵抗は減少してカレント
ミラー型センスアンブｌ４のバイアス電流が増加し、出
力端子１２−１は更に低い電位に駆動される。 このような構成によれば、 センス回路が活性化、 初期化された状態においては第１，第２のカレントミラ
ー型センスアンプ１４． １５は共に同じバイアス電流
を消費するが、センス動作を開始し、出力端子１２−１
． １２−２を駆動すると同時に、一方のセンスアンプ
のバイアス電流が低減し、他方のセンスアンプのバイア
ス電流が増加する。これによって、出力端子１２−１．
１２−２を駆動する能力を高めることができる。なお
、センスアンプ１４． １５の内の一方のバイアス電流
は増加することになるが、他方のバイアス電流は減少す
るので、駆動能力を高めたにも拘らず消費電力の増加は
ほとんどない。 第６図は、この発明の第６の実施例に係わるセンス回路
を示している。すなわち、ＭＯＳＦＥＴ Ｑ７のソー
スは電源端子１１に、ドレイン及びゲートはＭＯＳ
ＦＥＴ Ｑ９のドレインにそれぞれ接続されている。 上記ＭＯＳ ＦＥＴＱ８のソースは上記電源端子１１
に、ドレインは上記ＭＯＳ ＦＥＴ ＱＩＧのドレ
イン及び出力端子１２−１に、ゲートは上記ＭＯＳ
ＦＥＴ Ｑ７のゲートにそれぞれ接続される。上記Ｍ
ＯＳ ＦＥＴＱ９のゲートは入力端子１３−１に、ソ
ースは上記ＭＯＳ ＦＥＴ ＱＩＯのソースにそれ
ぞれ接続され、ＭＯＳ ＦＥＴ ＱＩＯのゲートは
人力端子ｌ３−２に接続される。また、ＭＯＳ ＦＥ
Ｔ Ｑｌ２のソースは上記電源端子１１に、ドレイン
及びゲートはＭＯＳ ＦＥＴ Ｑｌ４のドレインに
それぞれ接続される。上記ＭＯＳ ＦＥＴ Ｑｌ３
のソースは上記電源端子ｌ１に、ドレインは上記ＭＯＳ
ＦＥＴ Ｑｌ５のドレイン及び出力端子ｌ２−２に、
ゲートは上記ＭＯＳ ＦＥＴ Ｑｌ２のゲートにそ
れぞれ接続される。上記ＭＯＳ ＦＥＴ Ｑ１４の
ゲートは入力端子１３−２に、ソースは上記ＭＯＳＦＥ
Ｔ Ｑ９．ＱＩＧ，Ｑｌ５のソースにそれぞれ接続さ
れ、ＭＯＳ ＦＥＴ Ｑｌ５のゲートは入力端子ｔ
ａ−ｔに接続される。上記ＭＯＳ ＦＥＴ Ｑ９，
ＱＩＯ、及びＱｌ４， Ｑｌ５のソース共通接続点に
は、Ｎチャネル型ＭＯＳ ＦＥＴ Ｑ２６，Ｑ２７
のドレインがそれぞれ接続される。上記ＭＯＳ ＦＥ
ＴＱ２Ｂのゲートは出力端子１２−１に、上記ＭＯＳＦ
ＥＴ Ｑ２７のゲートは出力端子ｌ２−２にそれぞれ
接続され、これら、ＭＯＳ ＦＥＴ Ｑ２（ｉ，
Ｑ２７のソースは共通接続される。上記ＭＯＳ Ｆ
ＥＴＱ２Ｂ， Ｑ２７のソース共通接続点と接地点Ｖｓ
ｓ間には、センス回路活性化信号ＳＡで導通制御される
Ｎチャネル型ＭＯＳ ＦＥＴ ０２ｇが接続される
。 そして、上記出力端子１２−１と電源端子１１間、及び
上記出力端子ｌ２−２と電源端子ｌｌ間にそれぞれ、上
記センス回路活性化信号ＳＡで導通制御されるＰチャネ
ル型ＭＯＳ ＦＥＴ Ｑ２９， Ｑ３０が接続され
る。 なお、上記各実施例と同様に、ＭＯＳ ＦＥＴＱ７と
Ｑ９のコンダクタンスの比、上記ＭＯＳＦＥＴ Ｑ８
とＱｌ（ｌのコンダクタンスの比、上記ＭＯＳ ＦＥ
Ｔ Ｑｌ２とＱｌ４のコンダクタンスの比、及び上記
ＭＯＳ ＦＥＴ Ｑｌ３とＱ１５のコンダクタンス
の比は全て等しくなるように各ＭＯＳＦＥＴ Ｑ７〜
ＱＩＯ， Ｑ１２〜Ｑｌ５のチャネル長及びチャネル幅
が設定されている。 このような構成では、センス回路が活性化される前、つ
まりセンスアンプ活性化信号ＳＡがロウレベルの時は、
出力端子１２−１． １２−２はＭＯＳＦＥＴ Ｑ２
９．Ｑ３０によってハイレベル（Ｖｃｃレベル）にブリ
チャージされている。よって、センスアンプ活性化信号
ＳＡをハイレベルにしてセンス動作を開始する時、ＭＯ
Ｓ ＦＥＴ Ｑ２Ｂ，Ｑ２７のゲートにはＶｃｅレ
ベルの電位が印加されており導通抵抗が低いので、この
センス回路の駆動力は強い。その後、入力端子１３−１
． １３−２に供給される差動入力信号に応じて出力端
子１２−１または１２−２の一方の電位が降下し、出力
が確定する。この時、ロウレベル側の出力端子１２−１
またはｌ２−２にゲートが接続されたＭＯＳ ＦＥＴ
Ｑ２６またはＱ２７のコンダクタンスは減少するの
で、消費電力を削減できる。 なお、上記各実施例ではセンス回路を二つのカレントミ
ラー型センスアンプを用いて構成したが、第７図に示す
ように一つのカレントミラー型センスアンプを用いて構
或することもできる。この回路は、上記第６図の回路を
二分割したものの一方と考えることができる。すなわち
、ＭＯＳＦＥＴ Ｑ７のソースは電源端子ｔｉに、ド
レイン及びゲートはＭＯＳ ＦＥＴ Ｑ９のドレイ
ンにそれぞれ接続される。上記ＭＯＳ ＦＥＴ Ｑ
Ｂのソースは上記電源端子１１に、ドレインはＭＯＳＦ
ＥＴ ＱＩＯのドレイン及び出力端子ｌ２に、ゲート
は上記ＭＯＳ ＦＥＴ Ｑ７のゲートにそれぞれ接
続される。上記ＭＯＳ ＦＥＴ Ｑ９のゲートは入
力端子ｌ３−１に、ソースは上記Ｍ Ｏ ＳＦＥＴ
ＱＩＯのソースにそれぞれ接続され、ＭＯＳ ＦＥＴ
ＱＩＧのゲートは入力端子１３−１に接続される。 上記ＭＯＳ ＦＥＴ Ｑ９．ＱＩＯのソース共通接
続点と接地点Ｖｓｓ間には、ＭＯＳＦＥＴ Ｑ２６，
Ｑ２８が直列接続される。上記ＭＯＳ ＦＥＴ ０
２Ｂのゲートは出力端子ｌ２に接続され、上記ＭＯＳ
ＦＥＴ Ｑ２Ｊｌのゲートにはセンス回路活性化信
号ＳＡが供給される。そして、上記出力端子ｌ２と電源
端子１１間に、センス回路活性化信号ＳＡで導通制御さ
れるＭＯＳ ＦＥＴＱ２９が接続されて成る。 上記第７図のセンス回路の動作は、上記第６図の回路の
一方のカレントミラー型センスアンプと同様である。す
なわち、センス回路が活性化される前、つまりセンスア
ンプ活性化信号ＳＡがロウレベルの時は、出力端子ｌ２
はハイレベル（ｖＣＣレベル）にブリチャージされる。 センスアンプ活性化信号ＳＡをハイレベルにしてセンス
動作を開始する時、ＭＯＳ ＦＥＴ Ｑ２６のゲー
トにはＶｃｃレベルの電位が印加されており導通抵抗が
低いので、センス回路の駆動力は強い。その後、出力端
子ｌ２の電位は、差動入力信号に応じてハイレベルを保
持するか、あるいはロウレベルに降下する。 出力端子ｌ２の電位がロウレベルとなったときには、Ｍ
ＯＳ ＦＥＴ ０２Ｇのコンダクタンスが減少する
ので、消費電力を削減できる。 このセンス回路では、上述したように出力端子ｌ２から
ロウレベルを出力する場合には消費電力が大幅に減少す
るが、ハイレベルを出力する場合には余り減少できない
。しかし、センス動作中はハイレベルとロウレベルの出
力が繰り返されるので、一連の回路動作を考慮すれば駆
動能力が高いのにも拘らず消費電力を削減できると言え
る。
この発明の第１乃至第４の実施例によれば、センス回路
が活性化及び初期化された状態においてはある一定のバ
イアス電流を消費するが、センス動作を開始して出力端
子を駆動すると同峙に、バイアス電流が減少するので低
消費電力化が図れる。この際、出力が確定するまでは駆
動能力は従来と同様であるので、駆動能力が低下するこ
とはない。 また、第５の実施例ではセンス回路が活性化、初期化さ
れた状態においては第１，第２のカレントミラー型セン
スアンプは共に同じバイアス電流を消費するが、センス
動作を開始し、出力端子を駆動すると同時に、出力端子
を駆動する能力が更に高まる。この際、一方のセンスア
ンプのバイアス電流が増加するが、他方のバイアス電流
は減少するので、駆動能力を高めたにも拘らず消費電力
の増加はほとんどない。 更に、第６，第７の実施例では、センス回路の非活性化
時に出力端子を予めブリチャージしておき、センス動作
の開始によって上記プリチャージした電位を差勤人力信
号に応じてディスチャージし、この出力端子の電位低下
でバイアス電流を低減するようにしているので、消費電
力が削減できる。 以上説明したようにこの発明によれば、駆動能力を低下
させることなく消費電力を削減できるセンス回路が得ら
れる。
が活性化及び初期化された状態においてはある一定のバ
イアス電流を消費するが、センス動作を開始して出力端
子を駆動すると同峙に、バイアス電流が減少するので低
消費電力化が図れる。この際、出力が確定するまでは駆
動能力は従来と同様であるので、駆動能力が低下するこ
とはない。 また、第５の実施例ではセンス回路が活性化、初期化さ
れた状態においては第１，第２のカレントミラー型セン
スアンプは共に同じバイアス電流を消費するが、センス
動作を開始し、出力端子を駆動すると同時に、出力端子
を駆動する能力が更に高まる。この際、一方のセンスア
ンプのバイアス電流が増加するが、他方のバイアス電流
は減少するので、駆動能力を高めたにも拘らず消費電力
の増加はほとんどない。 更に、第６，第７の実施例では、センス回路の非活性化
時に出力端子を予めブリチャージしておき、センス動作
の開始によって上記プリチャージした電位を差勤人力信
号に応じてディスチャージし、この出力端子の電位低下
でバイアス電流を低減するようにしているので、消費電
力が削減できる。 以上説明したようにこの発明によれば、駆動能力を低下
させることなく消費電力を削減できるセンス回路が得ら
れる。
第１図はこの発明の第１の実施例に係わるセンス回路を
示す回路図、第２図乃至第７図はそれぞれこの発明の第
２乃至第７の実施例に係わるセンス回路を示す回路図、
第８図及び第９図はそれぞれ従来のセンス回路について
説明するための回路図である。 １４． １５・・・カレントミラー型センスアンプ（差
動増幅手段）、ｉ６・・・バイアス電流＄＋！御回路（
バイアス電流制御手段）、１７・・・初期化回路（初期
化手段）、ＳＡ・・・センス回路活性化信号、Ｓｔ・・
・センス回路初期化信号。
示す回路図、第２図乃至第７図はそれぞれこの発明の第
２乃至第７の実施例に係わるセンス回路を示す回路図、
第８図及び第９図はそれぞれ従来のセンス回路について
説明するための回路図である。 １４． １５・・・カレントミラー型センスアンプ（差
動増幅手段）、ｉ６・・・バイアス電流＄＋！御回路（
バイアス電流制御手段）、１７・・・初期化回路（初期
化手段）、ＳＡ・・・センス回路活性化信号、Ｓｔ・・
・センス回路初期化信号。
Claims (4)
- （１）差動入力信号が供給され、これらの信号間の電位
差を増幅して出力する差動増幅手段と、前記差動増幅手
段の出力信号に基づいて、前記差動増幅手段のバイアス
電流を低減せしめるように制御するバイアス電流制御手
段 とを具備することを特徴とするセンス回路。 - （２）共通の差動入力信号が供給され、これらの信号間
の電位差をそれぞれ増幅して差動出力信号を出力する一
対の差動増幅手段と、 前記一対の差動増幅手段から出力される差動出力信号に
基づいて、前記一対の差動増幅手段のバイアス電流を低
減せしめるように制御するバイアス電流制御手段と を具備することを特徴とするセンス回路。 - （３）前記差動増幅手段はカレントミラー型センスアン
プから成り、前記バイアス電流制御手段は前記カレント
ミラー型センスアンプの出力が確定した時に、このカレ
ントミラー型センスアンプ中の電流源の電流を低減する
ように制御することを特徴とする請求項１または２記載
のセンス回路。 - （４）センス動作の開始時に、前記バイアス電流制御手
段の各入力信号を、一定の電位に初期化する初期化手段
を更に具備することを特徴とする請求項１または２記載
のセンス回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1188300A JPH07105145B2 (ja) | 1989-07-20 | 1989-07-20 | センス回路 |
| KR1019900011040A KR100203532B1 (ko) | 1989-07-20 | 1990-07-20 | 감지회로 |
| US07/844,890 US5276369A (en) | 1989-07-20 | 1992-03-03 | Sense amplifier circuit having a bias current control means |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1188300A JPH07105145B2 (ja) | 1989-07-20 | 1989-07-20 | センス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0352195A true JPH0352195A (ja) | 1991-03-06 |
| JPH07105145B2 JPH07105145B2 (ja) | 1995-11-13 |
Family
ID=16221203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1188300A Expired - Fee Related JPH07105145B2 (ja) | 1989-07-20 | 1989-07-20 | センス回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH07105145B2 (ja) |
| KR (1) | KR100203532B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960015585A (ko) * | 1994-10-11 | 1996-05-22 | 로버트 시. 콜웰 | 감도 증폭기 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979486A (ja) * | 1982-10-27 | 1984-05-08 | Nec Corp | センスアンプ |
| JPS61232708A (ja) * | 1985-04-08 | 1986-10-17 | Sony Corp | 平衡型差動増幅器 |
| JPS6247897A (ja) * | 1985-08-28 | 1987-03-02 | Sony Corp | 読み出し増幅器 |
| JPH02297798A (ja) * | 1989-05-12 | 1990-12-10 | Sony Corp | 差動アンプ |
-
1989
- 1989-07-20 JP JP1188300A patent/JPH07105145B2/ja not_active Expired - Fee Related
-
1990
- 1990-07-20 KR KR1019900011040A patent/KR100203532B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979486A (ja) * | 1982-10-27 | 1984-05-08 | Nec Corp | センスアンプ |
| JPS61232708A (ja) * | 1985-04-08 | 1986-10-17 | Sony Corp | 平衡型差動増幅器 |
| JPS6247897A (ja) * | 1985-08-28 | 1987-03-02 | Sony Corp | 読み出し増幅器 |
| JPH02297798A (ja) * | 1989-05-12 | 1990-12-10 | Sony Corp | 差動アンプ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960015585A (ko) * | 1994-10-11 | 1996-05-22 | 로버트 시. 콜웰 | 감도 증폭기 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100203532B1 (ko) | 1999-06-15 |
| JPH07105145B2 (ja) | 1995-11-13 |
| KR910003668A (ko) | 1991-02-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |