JPS60136989A - 半導体記憶装置の書き込み回路 - Google Patents
半導体記憶装置の書き込み回路Info
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- JPS60136989A JPS60136989A JP58249710A JP24971083A JPS60136989A JP S60136989 A JPS60136989 A JP S60136989A JP 58249710 A JP58249710 A JP 58249710A JP 24971083 A JP24971083 A JP 24971083A JP S60136989 A JPS60136989 A JP S60136989A
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- write
- transistor
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1096—Write circuits, e.g. I/O line write drivers
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はバイポーラ素子及びＭＯＳが混在あるいは同等
の素子性能が出せる半導体記憶装置の書き込み回路に関
する。
の素子性能が出せる半導体記憶装置の書き込み回路に関
する。
従来、高速の半導体記憶装置の書き込み回路はバイポー
ラ構成でしかもエミッタフォロワ型のものが多く使われ
ている。しかし、エミッタフォロワ型にすると出力端子
がフローティングにならないようにするだめのバイアス
電流を流しておかなければならない。このため、待機状
態での消費電力が増加する。特に、高ビツト化されると
一般には書き込み回路数も増加するので一層消費電力の
増加を招く。また、センス回路との関係で書き込み回路
の出力電圧によってセンス回路が飽和しないようにしな
ければならず、その対策として書き込み回路内にバイア
ス用電源を増加したり、その電源とセンス回路の飽和と
の関係を管理しなければならない。
ラ構成でしかもエミッタフォロワ型のものが多く使われ
ている。しかし、エミッタフォロワ型にすると出力端子
がフローティングにならないようにするだめのバイアス
電流を流しておかなければならない。このため、待機状
態での消費電力が増加する。特に、高ビツト化されると
一般には書き込み回路数も増加するので一層消費電力の
増加を招く。また、センス回路との関係で書き込み回路
の出力電圧によってセンス回路が飽和しないようにしな
ければならず、その対策として書き込み回路内にバイア
ス用電源を増加したり、その電源とセンス回路の飽和と
の関係を管理しなければならない。
ここで、従来の記憶装置の全体構成を明確にしておく。
奸第１図にブロック構成を示すが、Ａ Ｉはアドレス信
号入力や、チップセレクト、書き込み制御信号等の制御
信号の入力端子で、たとえば１６にメモリの場合のアド
レス信号は１４本、６４にメモリの場合のアドレス信号
は１６本、その他の制御信号はいずれの場合も２本以上
ある。
号入力や、チップセレクト、書き込み制御信号等の制御
信号の入力端子で、たとえば１６にメモリの場合のアド
レス信号は１４本、６４にメモリの場合のアドレス信号
は１６本、その他の制御信号はいずれの場合も２本以上
ある。
Ｄｌは書き込み信号の入力端子でアドレス信号で選択さ
れたメモリセルに書き込まれる信号の入力端子である。
れたメモリセルに書き込まれる信号の入力端子である。
１は前記した制御信号のうちでマトリクス状に配置され
たメモリセルのカラム列を選択する信号を入力する入力
バッファ回路、２は入力バッファ回路ｌの出力信号を解
読しカラム列の中の一つを選択するデコーダ、３は負荷
容量の大きなカラム列を駆動するためにデコーダ２の出
力信号を駆動するドライブ回路、Ｗｋはカラム列に番目
のワード線５はワード線Ｗｋで選択されるメモリセル、
ＣＩ ＩＩ ＨＣ＊はメモリセルの読み出し、誓き込み
信号を入出力するデコタ線、６はロー列を選択する信号
を入力する入力バッファ回路、７は入力バッファ回路６
の出力信号を解読しロー列の中の一つを選択するデコー
ダ、ｅｔはデコーダ７で選択されたＬ番目のロー列の信
号、ｙ−、ｙ、は信号ｅｔで選択されるスイッチ、ａ、
ｂはスイッチｙ、、ｙ、を介してメモリセルのデータの
読み出し、書き込み信号が出力されるコモンデータ線、
９はコモンデータ線ａ、ｂの信号からメモリセル５のデ
ータを検出するセンス回路、１０はセンス回路９の出力
信号を外部に出力するための出力バッファ回路、Ｄ、は
出力信号である。また、ＤＩは書き込み信号、８は書き
込み信号をコモンデータ線ａ、ｂに出力する書き込み回
路である。前記したチップセレクト、書き込み制御信号
等はここでは説明を省略している。
たメモリセルのカラム列を選択する信号を入力する入力
バッファ回路、２は入力バッファ回路ｌの出力信号を解
読しカラム列の中の一つを選択するデコーダ、３は負荷
容量の大きなカラム列を駆動するためにデコーダ２の出
力信号を駆動するドライブ回路、Ｗｋはカラム列に番目
のワード線５はワード線Ｗｋで選択されるメモリセル、
ＣＩ ＩＩ ＨＣ＊はメモリセルの読み出し、誓き込み
信号を入出力するデコタ線、６はロー列を選択する信号
を入力する入力バッファ回路、７は入力バッファ回路６
の出力信号を解読しロー列の中の一つを選択するデコー
ダ、ｅｔはデコーダ７で選択されたＬ番目のロー列の信
号、ｙ−、ｙ、は信号ｅｔで選択されるスイッチ、ａ、
ｂはスイッチｙ、、ｙ、を介してメモリセルのデータの
読み出し、書き込み信号が出力されるコモンデータ線、
９はコモンデータ線ａ、ｂの信号からメモリセル５のデ
ータを検出するセンス回路、１０はセンス回路９の出力
信号を外部に出力するための出力バッファ回路、Ｄ、は
出力信号である。また、ＤＩは書き込み信号、８は書き
込み信号をコモンデータ線ａ、ｂに出力する書き込み回
路である。前記したチップセレクト、書き込み制御信号
等はここでは説明を省略している。
第２図は第１図の書き込み回路８をバイポーラ素子とＭ
ＯＳ）ランジスタとの混在で構成した特開昭５６−５８
１９３号公報に示される従来例を示す。
ＯＳ）ランジスタとの混在で構成した特開昭５６−５８
１９３号公報に示される従来例を示す。
ｄ！は１：き込み信号、ＷＥは書き込み制御信号である
。本構成では出力信号ＷＣ，ＷＣのレベルを確定するた
めに定電流回路ＣＩＩ、ＣＩ２を有している。このため
常に′電流消費のある書き込み回路となっている。
。本構成では出力信号ＷＣ，ＷＣのレベルを確定するた
めに定電流回路ＣＩＩ、ＣＩ２を有している。このため
常に′電流消費のある書き込み回路となっている。
本発明の目的は、低消費電力化が図れる半導体記憶装置
の書き込み回路を提供することにある。
の書き込み回路を提供することにある。
上記目的を達成する本発明の特徴とするところは、バイ
ポーラトランジスタとＭＯＳ）ランジスタとが混在する
半導体記憶装置の書き込み回路に於いて、書き込み回路
のデータ出力部がトーテムポール型のバイポーラトラン
ジスタによって構成されることにある。
ポーラトランジスタとＭＯＳ）ランジスタとが混在する
半導体記憶装置の書き込み回路に於いて、書き込み回路
のデータ出力部がトーテムポール型のバイポーラトラン
ジスタによって構成されることにある。
また、本発明の好ましい実施態様に於いては、センス回
路の飽和を防止する手段を有する。
路の飽和を防止する手段を有する。
第３図は本発明になる１゛き込み回路８を含めた、コモ
／データ線、センス回路、出力回路の概略構成を示す。
／データ線、センス回路、出力回路の概略構成を示す。
Ｄｌは書き込み信号、８００は書き込み信号のバッファ
回路で従来回路とは異なる電流消費の無いバッファ回路
である。具体的には、バイポーラ素子とＭＯＳ）ランジ
スタの組み合わせからなるバッファ回路で電流消費を無
くするため出力構成はバイポーラ素子のトーテムポール
基となっている。８０は書き込み用のバッファ回路とコ
モンデータ線、ａ、ｂの間にあって動作上の不都合を解
消する制御回路である。バイポーラ素子とＭＯＳ）ラン
ジスタとが混在するＬｆＳＩではセンス回路９をバイポ
ーラ素子で構成する方が速度。
回路で従来回路とは異なる電流消費の無いバッファ回路
である。具体的には、バイポーラ素子とＭＯＳ）ランジ
スタの組み合わせからなるバッファ回路で電流消費を無
くするため出力構成はバイポーラ素子のトーテムポール
基となっている。８０は書き込み用のバッファ回路とコ
モンデータ線、ａ、ｂの間にあって動作上の不都合を解
消する制御回路である。バイポーラ素子とＭＯＳ）ラン
ジスタとが混在するＬｆＳＩではセンス回路９をバイポ
ーラ素子で構成する方が速度。
感度の点で有利である。しかし、バイポーラ素子を用い
る場合は書き込み時の飽和対策を施さなければ々もない
。８０はこの飽和対策に必要な構成の制御回路である。
る場合は書き込み時の飽和対策を施さなければ々もない
。８０はこの飽和対策に必要な構成の制御回路である。
第４図は本発明になる第３図のａｏｏ、ｇｏの具体的構
成を示す一寅施例である。
成を示す一寅施例である。
８０１〜８２０は書き込み回路８のバッファ回路８００
を構成する半導体素子である。メモリはメモリセルの構
成上コモンデータ線ａ、ｂＫＦｉお互いに反転した信号
を入力するのでバッファ回路８００には同一構成からな
る２０の回路を有している。
を構成する半導体素子である。メモリはメモリセルの構
成上コモンデータ線ａ、ｂＫＦｉお互いに反転した信号
を入力するのでバッファ回路８００には同一構成からな
る２０の回路を有している。
第４図では８０３〜８１１と８１２〜８２０とが同一構
成である。
成である。
８０１はソース端Ｓを電源陽極端１００に接続し、ゲー
ト端Ｇを書き込み信号入力端Ｄ＋に接続するｐチャネル
ＭＯ８）ランジスタ（以下単にｐＭＯ８と称す）４８０
２はドレイン端りをｐＭＯ８８０１のドレインＤに接続
し、ゲート端Ｇを書き込み信号入力端Ｄ＋に接続し、ソ
ース端Ｓを電源陰極端ＧＮＤに接続したｎチャネルＭＯ
８（以下単にｒｊＭＯ８と称す）である、、８０１゜８
０２で０ＭＯ５のインバータ回路を構成し、Ｄｌと反転
する（Ｍ号を作る。半導体素子８０３〜８１１と半導体
素子８１２〜８２０とは同一のインバータ回路を構成し
一方の入力信号はＤＩ端で得られ、他方の入力信号はＤ
Ｉｔ−反転した信号となる。以下８０３〜８１１の構成
でこれらの機能を説明する。
ト端Ｇを書き込み信号入力端Ｄ＋に接続するｐチャネル
ＭＯ８）ランジスタ（以下単にｐＭＯ８と称す）４８０
２はドレイン端りをｐＭＯ８８０１のドレインＤに接続
し、ゲート端Ｇを書き込み信号入力端Ｄ＋に接続し、ソ
ース端Ｓを電源陰極端ＧＮＤに接続したｎチャネルＭＯ
８（以下単にｒｊＭＯ８と称す）である、、８０１゜８
０２で０ＭＯ５のインバータ回路を構成し、Ｄｌと反転
する（Ｍ号を作る。半導体素子８０３〜８１１と半導体
素子８１２〜８２０とは同一のインバータ回路を構成し
一方の入力信号はＤＩ端で得られ、他方の入力信号はＤ
Ｉｔ−反転した信号となる。以下８０３〜８１１の構成
でこれらの機能を説明する。
８０３はソース端Ｓを電源陽極端１００に接続し、ゲー
ト端Ｇを入力端Ｄ−に接続するｐＭＯ８゜８０４はドレ
イン端りを９ＭＯ８８０３のドレイン端りに接続し、ゲ
ート端Ｇを入力端１）＋に接続し、ソース端Ｓを電源陰
極端に接続する１１ＭＯ８，８０５はコレクタ端Ｃを電
源陽極端１００に接続し、ベース端Ｂｔ”ｌ）ＭＯ８８
０３のドレイン端りに接続するｎｐｎバイポーラトラン
ジスタ、８０６．８０７はセンス回路９の飽和を防止す
る手段となるＮ個のダイオード、８０８はアノード端Ａ
をダイオード８０７０カソード端に接続するダイオード
、８０９はドレイン端りをダイオード８０８のカソード
端Ｋに接続し、ゲート端Ｇを入力端ＤｔＫ埃続するｎＭ
ＯＢ、８１０はドレイン端りをｎＭＯ８８０９のソース
端Ｓに接続し、ゲート端Ｇをダイオード８０８のカソー
ド端Ｋに接続し、ソース端Ｓを電源陰極端ａＮＤＫ接続
するｒ１ＭＯ８，８１１はコレクタＣをダイオード８０
８のアノード端ＡＫ接続し、ベース端Ｂを０ＭＯ８８１
０のドレイン端りに接続し、エミッタＥを電′＃、陰極
端ＧＮＤに接続するｎｐｎバイポーラトランジスタであ
り、ｎｐｎバイポーラトランジスタ８０５．８１１で書
き込み回路８のデータ出力部を構成する。
ト端Ｇを入力端Ｄ−に接続するｐＭＯ８゜８０４はドレ
イン端りを９ＭＯ８８０３のドレイン端りに接続し、ゲ
ート端Ｇを入力端１）＋に接続し、ソース端Ｓを電源陰
極端に接続する１１ＭＯ８，８０５はコレクタ端Ｃを電
源陽極端１００に接続し、ベース端Ｂｔ”ｌ）ＭＯ８８
０３のドレイン端りに接続するｎｐｎバイポーラトラン
ジスタ、８０６．８０７はセンス回路９の飽和を防止す
る手段となるＮ個のダイオード、８０８はアノード端Ａ
をダイオード８０７０カソード端に接続するダイオード
、８０９はドレイン端りをダイオード８０８のカソード
端Ｋに接続し、ゲート端Ｇを入力端ＤｔＫ埃続するｎＭ
ＯＢ、８１０はドレイン端りをｎＭＯ８８０９のソース
端Ｓに接続し、ゲート端Ｇをダイオード８０８のカソー
ド端Ｋに接続し、ソース端Ｓを電源陰極端ａＮＤＫ接続
するｒ１ＭＯ８，８１１はコレクタＣをダイオード８０
８のアノード端ＡＫ接続し、ベース端Ｂを０ＭＯ８８１
０のドレイン端りに接続し、エミッタＥを電′＃、陰極
端ＧＮＤに接続するｎｐｎバイポーラトランジスタであ
り、ｎｐｎバイポーラトランジスタ８０５．８１１で書
き込み回路８のデータ出力部を構成する。
本構成の動作は次のようになる。
入力端信号ＤＩが′″Ｈｉ ｇｈ ’ （７）とき１１
ＭＯ５８０４，８０９がオンするこれによりｎｐｎ）ラ
ンラスタ８０５０ペース蓄積電荷はｒｌ Ｍｏ ８８０
４を介して放電でれる。またダイオード８０８のアノー
ド端Ａが”Ｈｉｇｈ” レベルにあるときダイオード８
０８のアノード端りの負荷容量ＣＯｔに蓄積されていた
電荷はダイオード８０８、ｎＭＯ８８０９、ｎｐｎ）ラ
ンジメタ８１１０ベース・エミッタを通じて電源陰極端
ＧＮＤに放電される。このためダイオード８０８のアノ
ード端はＱＬｏＷ”レベルとなる。この構成のとき、ｎ
ｐｎ’）ランジスタ８１１はｆ１ＭＯ８８０９によって
飽和動作はしない。
ＭＯ５８０４，８０９がオンするこれによりｎｐｎ）ラ
ンラスタ８０５０ペース蓄積電荷はｒｌ Ｍｏ ８８０
４を介して放電でれる。またダイオード８０８のアノー
ド端Ａが”Ｈｉｇｈ” レベルにあるときダイオード８
０８のアノード端りの負荷容量ＣＯｔに蓄積されていた
電荷はダイオード８０８、ｎＭＯ８８０９、ｎｐｎ）ラ
ンジメタ８１１０ベース・エミッタを通じて電源陰極端
ＧＮＤに放電される。このためダイオード８０８のアノ
ード端はＱＬｏＷ”レベルとなる。この構成のとき、ｎ
ｐｎ’）ランジスタ８１１はｆ１ＭＯ８８０９によって
飽和動作はしない。
また、Ｄ＋が’ ＬＯＷ ”レベルのとき９ＭＯ８８０
３がオンし９ＭＯ８８０３を介してｎｐｎ）ランジスタ
８０５のベースＢに電流が流れ、ｎｐｎトランジスタ８
０５がオンし、ダイオード８０８のγノード端Ａは充電
でれる。このときの充電電圧Ｖｃｏｌ は電源陽極端１
００の電圧をＶｃｃとするとほぼ ＶＣＯ１＝ＶＣＣ（Ｎ＋１）Ｖｌｌ −−−＝（１）と
なる。ここで、ｖＩＩＭはｎｐｎ）ランジスタ８０５の
ベース・エミッタ間電圧と、ダイオード８０６゜８０７
の順方向降下電圧を表わす。従って、Ｎの数を代えるこ
とによってＶｃｏｓ は任意に定めることができる。こ
の電圧Ｖｃｏｉ が後述する様にセンス回路９が飽オロ
しない゛電圧となる様に設定される。
３がオンし９ＭＯ８８０３を介してｎｐｎ）ランジスタ
８０５のベースＢに電流が流れ、ｎｐｎトランジスタ８
０５がオンし、ダイオード８０８のγノード端Ａは充電
でれる。このときの充電電圧Ｖｃｏｌ は電源陽極端１
００の電圧をＶｃｃとするとほぼ ＶＣＯ１＝ＶＣＣ（Ｎ＋１）Ｖｌｌ −−−＝（１）と
なる。ここで、ｖＩＩＭはｎｐｎ）ランジスタ８０５の
ベース・エミッタ間電圧と、ダイオード８０６゜８０７
の順方向降下電圧を表わす。従って、Ｎの数を代えるこ
とによってＶｃｏｓ は任意に定めることができる。こ
の電圧Ｖｃｏｉ が後述する様にセンス回路９が飽オロ
しない゛電圧となる様に設定される。
この状態ではダイオード８０８のカソード端には
ＶＣＯＩ （Ｎ＋２）ＶＩＪＩ −・・−−−−−−−
・−（２）となるがこの電圧は０ＭＯ８８１０のゲート
端Ｇに印加されるため０ＭＯ８８１０がオンする。これ
によりｎｐｎ）ランジスタ８１１のベース蓄積電荷は０
ＭＯ８８１０を介して放電される。
・−（２）となるがこの電圧は０ＭＯ８８１０のゲート
端Ｇに印加されるため０ＭＯ８８１０がオンする。これ
によりｎｐｎ）ランジスタ８１１のベース蓄積電荷は０
ＭＯ８８１０を介して放電される。
以上述べた構成、動作は８１２〜８２０でも同様である
。
。
半導体素子８１〜８３は制御回路８ｏを構成する。
８１は制御回路をオンさせるだめの制御信号、８２はド
レイン端りをダイオード８０８のアノード端ＡＫ接続し
、ゲート端Ｇを制御信号８１に接続し、ソース端Ｓをコ
モンデータ線すに接続するｎＭＯＢ、８３はドレイン端
りをダイオード８１７のアノード端Ａに接続し、ゲート
端Ｇを制御信号８１に接続し、ソース端ｓｌもう一方の
コモンデータ線ａＫ接続するｎＭＯＢである。
レイン端りをダイオード８０８のアノード端ＡＫ接続し
、ゲート端Ｇを制御信号８１に接続し、ソース端Ｓをコ
モンデータ線すに接続するｎＭＯＢ、８３はドレイン端
りをダイオード８１７のアノード端Ａに接続し、ゲート
端Ｇを制御信号８１に接続し、ソース端ｓｌもう一方の
コモンデータ線ａＫ接続するｎＭＯＢである。
この部分の動作は制御４６号８１がｕ％Ｈｉｇｈ” レ
ベルにあるときオンし、ダイオード３０８，８１７のア
ノード端′電圧をコモンデータ服ａ、ｂに伝達する。ダ
イオード８０８，８１７の出力端゛電圧はお互いに反転
した信号であるのでこのときのコモンデータ＋ｔＩｉｉ
１ａ、 ｂの信号も互いに反転信号となる。
ベルにあるときオンし、ダイオード３０８，８１７のア
ノード端′電圧をコモンデータ服ａ、ｂに伝達する。ダ
イオード８０８，８１７の出力端゛電圧はお互いに反転
した信号であるのでこのときのコモンデータ＋ｔＩｉｉ
１ａ、 ｂの信号も互いに反転信号となる。
また、ＮＰＮバイポーラトランジスタ８０５と８１１．
８１４と８２０のトーテムポール構成はいずれか一方し
かオンしないので常時電流が流れず消費電流を小さくで
きる。
８１４と８２０のトーテムポール構成はいずれか一方し
かオンしないので常時電流が流れず消費電流を小さくで
きる。
９１〜９３，９０１〜９０９はセンス回路９（ｃ−構成
する半導体素子である。
する半導体素子である。
半導体素子９１〜９３は差動段９ａをＮζ成し、９１は
ベース端Ｂをコモンデータ線ａＫ＋＆続するｎｐｎ）ラ
ンジスタ、９２Ｕベース端Ｂをコモンデータ線すに接続
し、エミッタ４Ｅをｎｐｎトランジスタ９１のエミッタ
端ＥＫ接続するｎｐｎトランジスタ、９３はｎｐｎ）ラ
ンジスタ９１のエミッタ端Ｅに接続する定電流回路であ
る。
ベース端Ｂをコモンデータ線ａＫ＋＆続するｎｐｎ）ラ
ンジスタ、９２Ｕベース端Ｂをコモンデータ線すに接続
し、エミッタ４Ｅをｎｐｎトランジスタ９１のエミッタ
端ＥＫ接続するｎｐｎトランジスタ、９３はｎｐｎ）ラ
ンジスタ９１のエミッタ端Ｅに接続する定電流回路であ
る。
この部分は通常の差動段でコモンデータｉａａ。
ｂの゛電位差によりｎｐｎ）ランジスタ９１．９２のコ
レクタ電流が変化し、ｎｐｎ）ランジスタ９１．９２の
コレクタ電流の和げ定電流回路９３の定電流値に等しく
なる。
レクタ電流が変化し、ｎｐｎ）ランジスタ９１．９２の
コレクタ電流の和げ定電流回路９３の定電流値に等しく
なる。
半導体素子９０１〜９０９は差動段９ａとともにカスコ
ード増幅段を構成する。
ード増幅段を構成する。
９０１は電源陽極端１００に接続する抵抗、９０２はコ
レクタ端Ｃを抵抗９０１の他端に接続し、エミッタ端Ｅ
をｎｐｎ）ランジスタ９１のコレクタ端ＣＫｇ続するｎ
ｐｎ）ランジスタ、９０３はｎｐｎ）ランジスク９０２
のエミッタ端−Ｅに接続する定電流回路、９０４はアノ
ード端を電源陽極端に接続するダイオード、９０５は９
０４のＮ段下に接続されるダイオードで９０４〜９０５
でＮ段のダイオード列を形成する。９０６はダイオード
９０５のカソード端Ｋｂｉｉｐｎ）ランジスタ９０２の
ベース端に接続する定電流回路、９０７は一端を電源陽
極端１００に接続する抵抗、９０８はコレクタ端Ｃを抵
抗９０７の他端に接続し、ベースｉＢをｎｐｎ）ランラ
スタ９０２０ベース端Ｂに接続し、エミッタ端Ｅｔ−ｎ
ｐｎ）ランジスタ９２のコレクタ端Ｃに接続するｎｐｎ
）ランジスタ、９０９はｎｐｎトランジスタ９０８のエ
ミッタ端ＥＫ筬続する定電流回路である。９１０はｎｐ
ｎトランジスタ９０２のコレクタ端Ｃに接続する出力端
子、９１１はｎｐｎ）ランジスタ９０８のコレクタ端Ｃ
に接続する出力端子である。
レクタ端Ｃを抵抗９０１の他端に接続し、エミッタ端Ｅ
をｎｐｎ）ランジスタ９１のコレクタ端ＣＫｇ続するｎ
ｐｎ）ランジスタ、９０３はｎｐｎ）ランジスク９０２
のエミッタ端−Ｅに接続する定電流回路、９０４はアノ
ード端を電源陽極端に接続するダイオード、９０５は９
０４のＮ段下に接続されるダイオードで９０４〜９０５
でＮ段のダイオード列を形成する。９０６はダイオード
９０５のカソード端Ｋｂｉｉｐｎ）ランジスタ９０２の
ベース端に接続する定電流回路、９０７は一端を電源陽
極端１００に接続する抵抗、９０８はコレクタ端Ｃを抵
抗９０７の他端に接続し、ベースｉＢをｎｐｎ）ランラ
スタ９０２０ベース端Ｂに接続し、エミッタ端Ｅｔ−ｎ
ｐｎ）ランジスタ９２のコレクタ端Ｃに接続するｎｐｎ
）ランジスタ、９０９はｎｐｎトランジスタ９０８のエ
ミッタ端ＥＫ筬続する定電流回路である。９１０はｎｐ
ｎトランジスタ９０２のコレクタ端Ｃに接続する出力端
子、９１１はｎｐｎ）ランジスタ９０８のコレクタ端Ｃ
に接続する出力端子である。
本構成の動作は次のようになる。
コモンデータｆｄａの電位がコモンデータ線すの電位よ
りも高い１合ｎｐｎ）ランジスタ９１のコレクタ電流１
１１１はｎｐｎ）ランジスタ９２のコレクタ電流ＩＬ２
よりも大きく、ｎｐｎトランジスタ９０２のコレクタ電
流はＩＯ２と定電流回路９０３の定電流値の和となる。
りも高い１合ｎｐｎ）ランジスタ９１のコレクタ電流１
１１１はｎｐｎ）ランジスタ９２のコレクタ電流ＩＬ２
よりも大きく、ｎｐｎトランジスタ９０２のコレクタ電
流はＩＯ２と定電流回路９０３の定電流値の和となる。
１１は、ダイオード９０４〜９０５、定電流回路９０６
の定電流値によって決まるｎｐｎ）ランジスタ９０２の
ベース電圧（ＶＣＣ，ＮＶＢＦ＋ ）に伴って流れるベ
ース電流によって定まる。このときの出力端子９１０の
出力′電圧は抵抗９０１の抵抗値と電流工１で決する電
位だけ遡源陽極端１００の電圧ｖｃｃより下がる。一方
、このとき出力端子９１１の出力信号ｎｐｎ）ランジス
タ９０８のコレクタ電流工２が小さいためＶｃｃと抵抗
９０７の抵抗値と電流Ｉ２で決まる電位差は小さい。
の定電流値によって決まるｎｐｎ）ランジスタ９０２の
ベース電圧（ＶＣＣ，ＮＶＢＦ＋ ）に伴って流れるベ
ース電流によって定まる。このときの出力端子９１０の
出力′電圧は抵抗９０１の抵抗値と電流工１で決する電
位だけ遡源陽極端１００の電圧ｖｃｃより下がる。一方
、このとき出力端子９１１の出力信号ｎｐｎ）ランジス
タ９０８のコレクタ電流工２が小さいためＶｃｃと抵抗
９０７の抵抗値と電流Ｉ２で決まる電位差は小さい。
この動作はコモンデータ線ａ、 ｌ）の電位関係が逆に
なったときは動作は上記動作と逆とな如出力端子９１０
，９１１の出力信号も逆となる。
なったときは動作は上記動作と逆とな如出力端子９１０
，９１１の出力信号も逆となる。
以上の動作によってコモンデータ線ａ、ｔ）の電位の大
小関係を検出することができる。
小関係を検出することができる。
以上の構成により、書き込み時は１１Ｍ０８８２゜８３
をオンさせてデータを書き込み、読み出し時は１１Ｍ０
８８２．８３をオフさせてセンス回路９で信号を検出す
る。上記構成をとると、書き込み時のコモンデータ線ａ
、ｂ電位は’ Ｈｉｇｈ ’側で式（１）となり差動段
ｎｐｎ）ランジスタ９１．９２のコレクタ電位もまた式
α）と同様Ｖｃｃ （Ｎ＋ １ ） Ｖｍｇとなるので
、Ｎ個のダイオード８０６，８０７の存在によってｎｐ
ｎ）ランジスタ９１．９２が飽和することはない。した
がって、読み出し、書き込みを高速にくり返しても読み
出し速度を遅くする必要はない。
をオンさせてデータを書き込み、読み出し時は１１Ｍ０
８８２．８３をオフさせてセンス回路９で信号を検出す
る。上記構成をとると、書き込み時のコモンデータ線ａ
、ｂ電位は’ Ｈｉｇｈ ’側で式（１）となり差動段
ｎｐｎ）ランジスタ９１．９２のコレクタ電位もまた式
α）と同様Ｖｃｃ （Ｎ＋ １ ） Ｖｍｇとなるので
、Ｎ個のダイオード８０６，８０７の存在によってｎｐ
ｎ）ランジスタ９１．９２が飽和することはない。した
がって、読み出し、書き込みを高速にくり返しても読み
出し速度を遅くする必要はない。
本発明の一実施例によれば
（１）バイポーラトランジスタとＭＯＳ）ランジスタを
組み合わせた書き込み回路８で書き込み信号のバッファ
回路８００をバイポーラトランジスタ８０５と８１１．
及び８１４と８２０の様にトーテムポール構成にするこ
とで駆動能力が大きく消費電流の小さい書き込み回路を
構成できる。
組み合わせた書き込み回路８で書き込み信号のバッファ
回路８００をバイポーラトランジスタ８０５と８１１．
及び８１４と８２０の様にトーテムポール構成にするこ
とで駆動能力が大きく消費電流の小さい書き込み回路を
構成できる。
（２） センス回路９の差動段９ａをバイポーラ素子で
構成する場合にＮ 詞のダイオード８０６゜８０７によ
って前記差動段９ａのバイポーラ素子の飽和を防止する
構成となっているため読み出し、薔き込みくり返し動作
を高速に行うことができる。
構成する場合にＮ 詞のダイオード８０６゜８０７によ
って前記差動段９ａのバイポーラ素子の飽和を防止する
構成となっているため読み出し、薔き込みくり返し動作
を高速に行うことができる。
第５図に本発明の他の実施例を示す。
半導体素子８３０〜８３７．８０００〜８００５と８３
８〜８４５．８００７〜８０１２とは前記した半導体素
子８０３〜８１１．８２と８１２〜８２Ｏ９８３と同様
に同一構成でありお互いに反転した信号を出力する。半
導体素子８３０〜８３７と８３８〜８４５とはそれぞれ
２人力ＮＡＮＤ回路を構成している。また、各々の一つ
の入力信号は前述した如く一方はＤＩ、他方にはＤＩの
反転した信号Ｄ＋が入力される。
８〜８４５．８００７〜８０１２とは前記した半導体素
子８０３〜８１１．８２と８１２〜８２Ｏ９８３と同様
に同一構成でありお互いに反転した信号を出力する。半
導体素子８３０〜８３７と８３８〜８４５とはそれぞれ
２人力ＮＡＮＤ回路を構成している。また、各々の一つ
の入力信号は前述した如く一方はＤＩ、他方にはＤＩの
反転した信号Ｄ＋が入力される。
これらの構成での機能を半導体素子８３０〜８３７．８
０００〜８０Ｏ５で説明する。
０００〜８０Ｏ５で説明する。
８３０はソース端Ｓを電源陽極端１００に接続し、ゲー
ト端０を入力信号Ｄ＋に接続するｐＭＯｓ。
ト端０を入力信号Ｄ＋に接続するｐＭＯｓ。
８３１はソース端Ｓを電源陽極端１００に接続し、ゲー
ト端Ｇを書き込み制御信号、チップセレクト信号等から
作られる制御信号Ｓ１に接続し、ドレインｔｐＭｏｓｓ
ａｏのドレインＤＩＣ接続するｐＭＯＢ、８３２はコレ
クタＣを電源陽極端１００に接続し、ベースＢ′ｆｔｐ
ＭＯ８８３０，８３１の゛ドレインＤに接続するｎｐｎ
）ランジスタ、８３３はアノード端Ａをｎｐｎ）ランジ
スタ８３２のエミッタＥに接続するダイオード、８３４
はドレイン端りをｐＭＯ８８３１のドレイン端りとダイ
オード８３３のカソード端Ｋに接続し、ゲート端Ｇを制
御信号８１に接続するｒ１ＭＯ８，８３５はドレイン端
りを１１ＭＯ８８３４のソース端Ｓに接続し、ゲート端
Ｇを入力信号ＤＩに接続する０ＭＯ８゜８３６はドレイ
ン端りを０ＭＯ８８３５のソース端Ｓに接続し、ゲート
端Ｇをダイオード８３３のカソード端Ｋに接続し、ソー
ス端Ｓを電源陰極端ＧＮＤに接続する０ＭＯ８，８３７
はコレクタＣをｎｐｎ）ランジスタ８３２のエミッタ端
Ｅに接続し、ベースＢをｎＭＯ８８３６のドレイン端り
に接続し、エミッタＥを電源陰極端ＧＮＤに接続するｎ
ｐｎ）ランジスタである。
ト端Ｇを書き込み制御信号、チップセレクト信号等から
作られる制御信号Ｓ１に接続し、ドレインｔｐＭｏｓｓ
ａｏのドレインＤＩＣ接続するｐＭＯＢ、８３２はコレ
クタＣを電源陽極端１００に接続し、ベースＢ′ｆｔｐ
ＭＯ８８３０，８３１の゛ドレインＤに接続するｎｐｎ
）ランジスタ、８３３はアノード端Ａをｎｐｎ）ランジ
スタ８３２のエミッタＥに接続するダイオード、８３４
はドレイン端りをｐＭＯ８８３１のドレイン端りとダイ
オード８３３のカソード端Ｋに接続し、ゲート端Ｇを制
御信号８１に接続するｒ１ＭＯ８，８３５はドレイン端
りを１１ＭＯ８８３４のソース端Ｓに接続し、ゲート端
Ｇを入力信号ＤＩに接続する０ＭＯ８゜８３６はドレイ
ン端りを０ＭＯ８８３５のソース端Ｓに接続し、ゲート
端Ｇをダイオード８３３のカソード端Ｋに接続し、ソー
ス端Ｓを電源陰極端ＧＮＤに接続する０ＭＯ８，８３７
はコレクタＣをｎｐｎ）ランジスタ８３２のエミッタ端
Ｅに接続し、ベースＢをｎＭＯ８８３６のドレイン端り
に接続し、エミッタＥを電源陰極端ＧＮＤに接続するｎ
ｐｎ）ランジスタである。
本構成の動作は次のようになる。
制御信号Ｓ１がＮ ＬｏＷ ＃レベルにあるときｐＭＵ
ｓ８３１は常にオンし、０ＭＯ８８３４が常にオフする
ので１）Ｉの状態に関係無くダイオード８３３のアノー
ド端は’Ｈｉｇｈ”、レベルとなり負荷容ｉｔ Ｃｏｓ
は常に’Ｈｉｇｈ” レベルに充電する。
ｓ８３１は常にオンし、０ＭＯ８８３４が常にオフする
ので１）Ｉの状態に関係無くダイオード８３３のアノー
ド端は’Ｈｉｇｈ”、レベルとなり負荷容ｉｔ Ｃｏｓ
は常に’Ｈｉｇｈ” レベルに充電する。
制御信号Ｓ１が’Ｈｉｇｈ”レベルでＤＩが”Ｈｉｇｈ
”レベルになると負荷容量ＣＯ３が″ｔＨｉｇｈｊレベ
ルにあるとき、ダイオード８３３，０ＭＯ８８３４，８
３５、ｎｐｎ）ランジスタ８３７を介してＣｏｓの電荷
は放電される。
”レベルになると負荷容量ＣＯ３が″ｔＨｉｇｈｊレベ
ルにあるとき、ダイオード８３３，０ＭＯ８８３４，８
３５、ｎｐｎ）ランジスタ８３７を介してＣｏｓの電荷
は放電される。
一方、ＤＩが” ＬＯＷ ”レベルになると０ＭＯ８８
３５がオフするためＣｏｓの゛電荷は放電されずＣＯＳ
の状態は変化しない。
３５がオフするためＣｏｓの゛電荷は放電されずＣＯＳ
の状態は変化しない。
以上のことから半導体素子８３０〜８３７から構成され
る２人力ＮＡＮＤ回路は、トーテムボール構成となって
いるため常時電流が流れない。
る２人力ＮＡＮＤ回路は、トーテムボール構成となって
いるため常時電流が流れない。
半導体素子８０００〜８００５の構成は次のようになる
。
。
８０００はアノード端Ａを電源陽極端１００に接続する
ダイオード、 ５ｏｏｉはダイオード８０００と接続し
た（Ｎ＋１）段目のダイオード、８００２はドレイン端
りをダイオード８００１のカソード端Ｋに接続し、ゲー
ト端Ｇをｎｐｎ）ランジスタ８３７のコレクタＣに接続
する０ＭＯ８，８００３はソース端Ｓを電源陽極端１０
０に接続し、ゲート端Ｇをｎｐｎ）ランジスタ８３７の
コレクタＣに接続するｐＭＯｓ、８００４はドレイン端
りをｐＭＯ８８００３のドレインＤに接続し、ゲート端
Ｇをｎｐｎトランジスタ８３７のコレクタＣに接続し、
ソース端Ｓを電源陰極端ＧＮＤに接続する０ＭＯ８゜８
００５はドレイン端ＤｔｎＭＯ８８００２のソース端Ｓ
に接続し、ゲート端ＯをｐＭＯ８８００３のドレイン端
りに接続し、ソース端Ｓを電源陰極端ＧＮＤに接続する
０ＭＯ８である。ここで、ｎＭＯ８８００５のドレイン
端りはコモンデータ線すに接続している。
ダイオード、 ５ｏｏｉはダイオード８０００と接続し
た（Ｎ＋１）段目のダイオード、８００２はドレイン端
りをダイオード８００１のカソード端Ｋに接続し、ゲー
ト端Ｇをｎｐｎ）ランジスタ８３７のコレクタＣに接続
する０ＭＯ８，８００３はソース端Ｓを電源陽極端１０
０に接続し、ゲート端Ｇをｎｐｎ）ランジスタ８３７の
コレクタＣに接続するｐＭＯｓ、８００４はドレイン端
りをｐＭＯ８８００３のドレインＤに接続し、ゲート端
Ｇをｎｐｎトランジスタ８３７のコレクタＣに接続し、
ソース端Ｓを電源陰極端ＧＮＤに接続する０ＭＯ８゜８
００５はドレイン端ＤｔｎＭＯ８８００２のソース端Ｓ
に接続し、ゲート端ＯをｐＭＯ８８００３のドレイン端
りに接続し、ソース端Ｓを電源陰極端ＧＮＤに接続する
０ＭＯ８である。ここで、ｎＭＯ８８００５のドレイン
端りはコモンデータ線すに接続している。
書き込み時負荷容量ＣＯ３の充電電荷が’ ＬＯＷ ”
レベルにあるとぎ１１Ｍ０８８００２．８００４はオフ
し、ｐＭＯ５８００３がオンするので、ｎＭＯ８８００
５がオンし、コモンデータ線ｂｉｄ″′Ｌ０Ｗｎしベル
となる。このため書き込み時に常時電流は流れないので
消費電流が増加することはない。
レベルにあるとぎ１１Ｍ０８８００２．８００４はオフ
し、ｐＭＯ５８００３がオンするので、ｎＭＯ８８００
５がオンし、コモンデータ線ｂｉｄ″′Ｌ０Ｗｎしベル
となる。このため書き込み時に常時電流は流れないので
消費電流が増加することはない。
書き込み時Ｃｏｇが“ｎｉ ｇｈ ＃レベルにおるとき
ｎＭＯ８８００２がオンするのでコモンデータ線すは“
Ｈｉｇｈ” レベルとなる。このときコモンデータ線す
のレベルは電源陽極端１００の電圧Ｖｃｃから（Ｎ ＋
１ ） Ｖｉｉ＋下がった′電圧にフラングされる。
ｎＭＯ８８００２がオンするのでコモンデータ線すは“
Ｈｉｇｈ” レベルとなる。このときコモンデータ線す
のレベルは電源陽極端１００の電圧Ｖｃｃから（Ｎ ＋
１ ） Ｖｉｉ＋下がった′電圧にフラングされる。
この電圧はセンス回路９の動作に対しては前述した如く
差動段が９８飽和することはな１０本構成をとることに
より、書き込み回路に常時流れる電流バスが無くなると
ともに、センス回路９の飽和を防止することができる。
差動段が９８飽和することはな１０本構成をとることに
より、書き込み回路に常時流れる電流バスが無くなると
ともに、センス回路９の飽和を防止することができる。
これらの効果は書き込み回路８のトーテムポール化と飽
和防止対策とを合わせて達成できている。
和防止対策とを合わせて達成できている。
本発明によれば、低消費電力化が図れる半導体記憶装置
の書き込み回路を得ることができる。
の書き込み回路を得ることができる。
第１図はメモリの構成を示す図、第２図は従来開示され
ているバイポーラ素子とＭＯＳトランジスタからなる書
き込み回路、第３図は本発明になる誓き込み回路の構成
とセンス回路、出力バッファとの関係を示す図、第４図
は本発明の書き込み回路の一実施例を示す図、第５図は
本発明の書き込み回路の他の実施例を示す図である。 ８・・・書き込み回路、９・・・センス回路、１０・・
・出力１１ 図 り。 右２０ 冶５０
ているバイポーラ素子とＭＯＳトランジスタからなる書
き込み回路、第３図は本発明になる誓き込み回路の構成
とセンス回路、出力バッファとの関係を示す図、第４図
は本発明の書き込み回路の一実施例を示す図、第５図は
本発明の書き込み回路の他の実施例を示す図である。 ８・・・書き込み回路、９・・・センス回路、１０・・
・出力１１ 図 り。 右２０ 冶５０
Claims (1)
- 【特許請求の範囲】 １、バイポーラトランジスタとＭＯＳ）ランジスタとが
混在する半導体記憶装置の書き込み回路に於いて、該暑
き込み回路のデータ出力部がトーテムポール型のバイポ
ーラトランジスタによって構成されることを特徴とする
半導体記憶装置の１゛き込み回路。 ２、特許請求の範囲第１項に於いて、センス回路の飽和
を防止する手段を有することを特徴とする半導体記憶装
置の書き込み回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58249710A JPS60136989A (ja) | 1983-12-26 | 1983-12-26 | 半導体記憶装置の書き込み回路 |
| US06/685,552 US4665505A (en) | 1983-12-26 | 1984-12-24 | Write circuit for use in semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58249710A JPS60136989A (ja) | 1983-12-26 | 1983-12-26 | 半導体記憶装置の書き込み回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60136989A true JPS60136989A (ja) | 1985-07-20 |
Family
ID=17197045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58249710A Pending JPS60136989A (ja) | 1983-12-26 | 1983-12-26 | 半導体記憶装置の書き込み回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4665505A (ja) |
| JP (1) | JPS60136989A (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0795395B2 (ja) * | 1984-02-13 | 1995-10-11 | 株式会社日立製作所 | 半導体集積回路 |
| DE3587480T2 (de) * | 1984-02-20 | 1993-11-04 | Hitachi Ltd | Arithmetische operationseinheit und arithmetische operationsschaltung. |
| JPS613390A (ja) * | 1984-06-15 | 1986-01-09 | Hitachi Ltd | 記憶装置 |
| US5197033A (en) * | 1986-07-18 | 1993-03-23 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| DE3688222T2 (de) * | 1985-07-22 | 1993-11-04 | Hitachi Ltd | Halbleitereinrichtung mit bipolarem transistor und isolierschicht-feldeffekttransistor. |
| JPS62117190A (ja) * | 1985-11-15 | 1987-05-28 | Hitachi Ltd | 半導体記憶装置 |
| JPH0787239B2 (ja) * | 1986-11-18 | 1995-09-20 | 日本電気株式会社 | メモリ |
| JP2531671B2 (ja) * | 1987-03-31 | 1996-09-04 | 株式会社東芝 | 半導体記憶装置 |
| JP2598412B2 (ja) * | 1987-07-10 | 1997-04-09 | 株式会社日立製作所 | 半導体記憶装置 |
| US4899317A (en) * | 1988-02-01 | 1990-02-06 | Motorola, Inc. | Bit line precharge in a bimos ram |
| US5091879A (en) * | 1989-02-14 | 1992-02-25 | Texas Instruments Incorporated | BiCMOS static memory with improved performance stability |
| WO1991018394A1 (en) * | 1990-05-17 | 1991-11-28 | International Business Machines Corporation | Read/write/restore circuit for memory arrays |
| US5257227A (en) * | 1991-01-11 | 1993-10-26 | International Business Machines Corp. | Bipolar FET read-write circuit for memory |
| US7478540B2 (en) | 2001-10-26 | 2009-01-20 | Brooks Automation, Inc. | Methods of freezeout prevention and temperature control for very low temperature mixed refrigerant systems |
| KR20120078959A (ko) | 2011-01-03 | 2012-07-11 | 삼성전자주식회사 | 불휘발성 메모리 장치, 그것의 소거 방법, 그리고 그것을 포함하는 메모리 시스템 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5658193A (en) * | 1979-10-16 | 1981-05-21 | Nec Corp | Semiconductor memory device |
| JPS56100461A (en) * | 1980-01-17 | 1981-08-12 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor ic device |
| JPS56108255A (en) * | 1980-01-31 | 1981-08-27 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor integrated circuit |
-
1983
- 1983-12-26 JP JP58249710A patent/JPS60136989A/ja active Pending
-
1984
- 1984-12-24 US US06/685,552 patent/US4665505A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5658193A (en) * | 1979-10-16 | 1981-05-21 | Nec Corp | Semiconductor memory device |
| JPS56100461A (en) * | 1980-01-17 | 1981-08-12 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor ic device |
| JPS56108255A (en) * | 1980-01-31 | 1981-08-27 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US4665505A (en) | 1987-05-12 |
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