JPH0787239B2 - メモリ - Google Patents
メモリInfo
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- JPH0787239B2 JPH0787239B2 JP61275916A JP27591686A JPH0787239B2 JP H0787239 B2 JPH0787239 B2 JP H0787239B2 JP 61275916 A JP61275916 A JP 61275916A JP 27591686 A JP27591686 A JP 27591686A JP H0787239 B2 JPH0787239 B2 JP H0787239B2
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- memory cell
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- memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、読出し専用メモリセルと読出しおよび書込み
可能なメモリセルとを有するメモリに関する。
可能なメモリセルとを有するメモリに関する。
メモリは通常の複数の番地を有し、さらに各番地には複
数のメモリセルが設けられている。各番地における複数
のメモリセルの各々は読出し専用メモリセルか又は読出
しおよび書込み可能なメモリセルで構成されるのが普通
であるが、中には、それら両メモリセルが混在して構成
されるものがある。
数のメモリセルが設けられている。各番地における複数
のメモリセルの各々は読出し専用メモリセルか又は読出
しおよび書込み可能なメモリセルで構成されるのが普通
であるが、中には、それら両メモリセルが混在して構成
されるものがある。
第４図はこの種のメモリの従来例の回路図である。
本例は各番地が８ビットのメモリセルより構成され、番
地ｍのメモリセル1,2,3と番地ｎのメモリセル4,5,6、お
よび各番地の第７ビットに共用されるリード・ライトバ
ッファ回路７の回路構成が例示されている。番地ｍの第
７ビットのメモリセル１は、ＰチャネルMOS15およびＮ
チャネルMOS12よりなる第２のCMOS、ならびにＰチャネ
ルMOS16およびＮチャネルMOS13よりなる第１のCMOSと、
２個のＮチャネル11,14よりなるゲートを有する公知の
６素子読出しおよび書込み可能なメモリセルであり、ゲ
ートのＮチャネルMOS11,14を介してそれぞれデータ線3
8,39と接続され、かつＮチャネルMOS11,14の各ゲートは
番地ｍのワード線21と接続され、第１および第２のCMOS
内にそれぞれデータQ,を記憶する。第６ビットのメモ
リセル２は、接地とデータ線41との間に接続されたＮチ
ャネルMOS30よりなる読出し専用メモリセルであり、そ
のゲートはワード線21に接続されている。第５ビットよ
り最下位ビットまでのメモリセル３等（一部不図示）は
すべてメモリセル１と同一構成を有する読出しおよび書
込み可能なメモリセルで、それらのゲートのＮチャネル
MOSは各データ線42,43等に、かつそれらのゲートはワー
ド線21に、同様にそれぞれ接続されている。各データ線
38〜43等に１個ずつ設置されたＰチャネルMOS32〜37等
は、第１のクロック信号φ１がハイレベルのときオンと
なり各データ線38〜43等をプリチャージし、ワード線21
がアンド回路44を介して番地ｍのアドレス信号が入力し
第１のクロック信号φ１がロウレベルのときハイレベル
とされて各メモリセル１〜３等のゲートをオンとする。
番地ｎについては、第７ビットと最下位ビットが読出し
専用メモリセル4,6で、その他のビットは読出しおよび
書込み可能なメモリセル５等で構成され、そのうち読出
しおよび書込み可能なメモリセル５等の内部構成は上述
した番地ｍのメモリセル１と全く同様でリード線40,41
等とワード線22に接続されている。読出し専用メモリセ
ル4,6は番他ｍのメモリセル２と同様にそれぞれ１個の
ＮチャネルMOS29,31より構成されているが、メモリセル
４はメモリセル２の場合と異なり、そのＮチャネルMOS2
9はデータを入出力するデータ線38と接地間に接続さ
れている。メモリセル６の接続はメモリセル２の場合と
全く同様である。ワード線22はアンド回路45を介してア
ドレス信号ｎが入力し第１のクロック信号φ１がロウレ
ベルのときハイレベルとされ各メモリセル４〜６等のゲ
ートをオンとする。その他の各番地もすべて、同様のメ
モリセルで構成されている。リード・ライトバッファ回
路７は、ナンド回路52,53とＮチャネルMOS50,51とＰチ
ャネルMOS54,55とより構成されたラッチ回路と、読出し
時にリード信号RDによりイネーブルとされてラッチ回路
からメモリ内容をデータバス10の第７ビット線に転送す
るバッファ49と、データバス10からの入力データＱを反
転するインバータ56と、アンド回路46を介してライト信
号WRおよび第２のクロック信号φ２がハイレベルのとき
イネーブルとされてデータバス10の第７ビット線からの
データＱをデータ線39に、またそのインバータ56による
反転データをデータ線38に、それぞれ転送するバッフ
ァ48,47とより構成されて、データバス10の第７ビット
線とデータ線38,39の間に接続される。各番地の第７ビ
ット以外のすべてのビット、全く同様のリード・ライト
バッファ回路8,9等を有している。
地ｍのメモリセル1,2,3と番地ｎのメモリセル4,5,6、お
よび各番地の第７ビットに共用されるリード・ライトバ
ッファ回路７の回路構成が例示されている。番地ｍの第
７ビットのメモリセル１は、ＰチャネルMOS15およびＮ
チャネルMOS12よりなる第２のCMOS、ならびにＰチャネ
ルMOS16およびＮチャネルMOS13よりなる第１のCMOSと、
２個のＮチャネル11,14よりなるゲートを有する公知の
６素子読出しおよび書込み可能なメモリセルであり、ゲ
ートのＮチャネルMOS11,14を介してそれぞれデータ線3
8,39と接続され、かつＮチャネルMOS11,14の各ゲートは
番地ｍのワード線21と接続され、第１および第２のCMOS
内にそれぞれデータQ,を記憶する。第６ビットのメモ
リセル２は、接地とデータ線41との間に接続されたＮチ
ャネルMOS30よりなる読出し専用メモリセルであり、そ
のゲートはワード線21に接続されている。第５ビットよ
り最下位ビットまでのメモリセル３等（一部不図示）は
すべてメモリセル１と同一構成を有する読出しおよび書
込み可能なメモリセルで、それらのゲートのＮチャネル
MOSは各データ線42,43等に、かつそれらのゲートはワー
ド線21に、同様にそれぞれ接続されている。各データ線
38〜43等に１個ずつ設置されたＰチャネルMOS32〜37等
は、第１のクロック信号φ１がハイレベルのときオンと
なり各データ線38〜43等をプリチャージし、ワード線21
がアンド回路44を介して番地ｍのアドレス信号が入力し
第１のクロック信号φ１がロウレベルのときハイレベル
とされて各メモリセル１〜３等のゲートをオンとする。
番地ｎについては、第７ビットと最下位ビットが読出し
専用メモリセル4,6で、その他のビットは読出しおよび
書込み可能なメモリセル５等で構成され、そのうち読出
しおよび書込み可能なメモリセル５等の内部構成は上述
した番地ｍのメモリセル１と全く同様でリード線40,41
等とワード線22に接続されている。読出し専用メモリセ
ル4,6は番他ｍのメモリセル２と同様にそれぞれ１個の
ＮチャネルMOS29,31より構成されているが、メモリセル
４はメモリセル２の場合と異なり、そのＮチャネルMOS2
9はデータを入出力するデータ線38と接地間に接続さ
れている。メモリセル６の接続はメモリセル２の場合と
全く同様である。ワード線22はアンド回路45を介してア
ドレス信号ｎが入力し第１のクロック信号φ１がロウレ
ベルのときハイレベルとされ各メモリセル４〜６等のゲ
ートをオンとする。その他の各番地もすべて、同様のメ
モリセルで構成されている。リード・ライトバッファ回
路７は、ナンド回路52,53とＮチャネルMOS50,51とＰチ
ャネルMOS54,55とより構成されたラッチ回路と、読出し
時にリード信号RDによりイネーブルとされてラッチ回路
からメモリ内容をデータバス10の第７ビット線に転送す
るバッファ49と、データバス10からの入力データＱを反
転するインバータ56と、アンド回路46を介してライト信
号WRおよび第２のクロック信号φ２がハイレベルのとき
イネーブルとされてデータバス10の第７ビット線からの
データＱをデータ線39に、またそのインバータ56による
反転データをデータ線38に、それぞれ転送するバッフ
ァ48,47とより構成されて、データバス10の第７ビット
線とデータ線38,39の間に接続される。各番地の第７ビ
ット以外のすべてのビット、全く同様のリード・ライト
バッファ回路8,9等を有している。
第３図は上述した構成を有するメモリのｍ番地とｎ番地
に記憶されるデータ構成を示しており、ｍ番地の第６ビ
ットとｎ番地の最下位ビットには論理値０が、またｎ番
地の第７ビットには論理値１が記憶されて読出され、そ
の他のビットにはデータM7、M5〜M0、N6〜N1の書込みと
読出しとが行なわれる。
に記憶されるデータ構成を示しており、ｍ番地の第６ビ
ットとｎ番地の最下位ビットには論理値０が、またｎ番
地の第７ビットには論理値１が記憶されて読出され、そ
の他のビットにはデータM7、M5〜M0、N6〜N1の書込みと
読出しとが行なわれる。
次に上述した従来例の動作を第４図を参照して次の各場
合について説明する。
合について説明する。
（１）番地ｍのメモリセル１からの読出し いま、第１のクロック信号φ１のハイレベル期間に、デ
ータ線38〜43はすべてＰチャネルMOS32〜37を介して論
理値１にプリチャージされる。メモリセル１からの読出
しは、番地ｍがアクセスされ、かつ第１のクロック信号
φ１がロウレベルに反転することによりアンド回路44を
介してワード線21がハイレベルとなり、ゲートのＮチャ
ネルMOS11,14がオンとされる。したがって、第１および
第２のCMOSにそれぞれ記憶されていたデータＱとデータ
が、それぞれのデータ線39と、データ線38に出力さ
れ、第２のクロック信号φ２のハイレベル期間にゲート
のＮチャネルMOS50,51を経てラッチ回路にラッチされ
る。このとき、メモリセル１の記憶内容はＱ＝０、＝
１のときデータ０とされており、データ線39にプリチャ
ージされた電荷は第１のCMOSにより放電されて０とな
り、データ線38のプリチャージされた電荷はそのままの
状態で論理値１としてラッチされる。メモリセル１の記
憶内容がデータ１のときは、上述の場合と逆にデータ線
38のプリチャージは放電され、データ線39のプリチャー
ジはそのまま論理値１としてラッチされる。したがっ
て、ラッチ回路にラッチされたデータ０または１は読出
し信号RDがハイレベルのときバッファ49を介してデータ
バス10の第７ビット線へ、それぞれ読出される。
ータ線38〜43はすべてＰチャネルMOS32〜37を介して論
理値１にプリチャージされる。メモリセル１からの読出
しは、番地ｍがアクセスされ、かつ第１のクロック信号
φ１がロウレベルに反転することによりアンド回路44を
介してワード線21がハイレベルとなり、ゲートのＮチャ
ネルMOS11,14がオンとされる。したがって、第１および
第２のCMOSにそれぞれ記憶されていたデータＱとデータ
が、それぞれのデータ線39と、データ線38に出力さ
れ、第２のクロック信号φ２のハイレベル期間にゲート
のＮチャネルMOS50,51を経てラッチ回路にラッチされ
る。このとき、メモリセル１の記憶内容はＱ＝０、＝
１のときデータ０とされており、データ線39にプリチャ
ージされた電荷は第１のCMOSにより放電されて０とな
り、データ線38のプリチャージされた電荷はそのままの
状態で論理値１としてラッチされる。メモリセル１の記
憶内容がデータ１のときは、上述の場合と逆にデータ線
38のプリチャージは放電され、データ線39のプリチャー
ジはそのまま論理値１としてラッチされる。したがっ
て、ラッチ回路にラッチされたデータ０または１は読出
し信号RDがハイレベルのときバッファ49を介してデータ
バス10の第７ビット線へ、それぞれ読出される。
（２）番地ｍのメモリセル１への書込み 番地ｍがアクセスされ第１のクロック信号φ１がロウレ
ベル期間に、同様にしてＮチャネルMOS11,14がオンし、
第２のクロック信号φ２のハイレベル期間に書込み信号
WRによりデータバス10の第７ビット線のデータＱがバッ
ファ48およびデータ線39を介して第１のCMOSに、データ
Ｑの反転データがバッファ47およびデータ線38を介し
て第２のCMOSにそれぞれ入力され記憶される。したがっ
て、データバス10の第７ビット線のデータが１のときは
第１のCMOSに論理値１が、第２のCMOSに論理値０がそれ
ぞれ記憶され、データバス10のデータが０のときは各CM
OSの記憶も逆となる。
ベル期間に、同様にしてＮチャネルMOS11,14がオンし、
第２のクロック信号φ２のハイレベル期間に書込み信号
WRによりデータバス10の第７ビット線のデータＱがバッ
ファ48およびデータ線39を介して第１のCMOSに、データ
Ｑの反転データがバッファ47およびデータ線38を介し
て第２のCMOSにそれぞれ入力され記憶される。したがっ
て、データバス10の第７ビット線のデータが１のときは
第１のCMOSに論理値１が、第２のCMOSに論理値０がそれ
ぞれ記憶され、データバス10のデータが０のときは各CM
OSの記憶も逆となる。
（３）番地ｎのメモリセル４からの読出し 読出し専用メモリセル４からの読出しは、番地ｎがアド
レスされ第１のクロック信号φ１がロウレベル期間にＮ
チャネルMOS29がオンしてデータ線38上のプリチャージ
された電荷が放電され、データ線39上のプリチャージさ
れた電荷はそのままであるから、メモリセル４の記憶内
容としてデータ１が上述したメモリセル１の場合と全く
同様にデータバス10の第７ビット線へ出力される。
レスされ第１のクロック信号φ１がロウレベル期間にＮ
チャネルMOS29がオンしてデータ線38上のプリチャージ
された電荷が放電され、データ線39上のプリチャージさ
れた電荷はそのままであるから、メモリセル４の記憶内
容としてデータ１が上述したメモリセル１の場合と全く
同様にデータバス10の第７ビット線へ出力される。
以上、メモリセル１の読出しと書込み、ならびにメモリ
セル４の読出しの例についてそれらの動作を説明した
が、その他の各メモリセルについても読出しまたは書き
込みの動作は全く同様である。
セル４の読出しの例についてそれらの動作を説明した
が、その他の各メモリセルについても読出しまたは書き
込みの動作は全く同様である。
上述した従来例において、番地ｎがアドレスされ読出し
専用メモリセル４が選択されている状態で書込み信号WR
により書込みが行なわれた場合の動作を説明する。デー
タバス10の第７ビット線のデータが１でメモリセル４の
記憶している内容と同一である場合、バッファ47を介し
てデータ線38は論理値０にドライブされるのでメモリセ
ル４が選択されチャネルMOS29がオンしていてもメモリ
素子４への短絡電流は流れない。ところがデータバス10
の第７ビット線のデータが０でメモリセル４の記憶して
いる内容と異なる場合、バッファ47を介してデータ線38
は論理値１にドライブされるが、ＮチャネルMOS29がオ
ンしているのでデータ線38からメモリセル４への短絡電
流が流れてしまうこととなるので、書き込み動作を行な
う場合、読出し専用メモリセル４へ短絡電流が流れてし
まうような書込みデータを与えてはならず、例えば第３
図のようなデータ構成のメモリの場合、番地ｍへの書込
み時はデータバス10の第６ビット線データを０に、番地
ｎへの書込み時は第７ビット線データを１に、最下位ビ
ット線データを０に設定する必要があり、使用上書込み
データの制限があるという欠点がある。
専用メモリセル４が選択されている状態で書込み信号WR
により書込みが行なわれた場合の動作を説明する。デー
タバス10の第７ビット線のデータが１でメモリセル４の
記憶している内容と同一である場合、バッファ47を介し
てデータ線38は論理値０にドライブされるのでメモリセ
ル４が選択されチャネルMOS29がオンしていてもメモリ
素子４への短絡電流は流れない。ところがデータバス10
の第７ビット線のデータが０でメモリセル４の記憶して
いる内容と異なる場合、バッファ47を介してデータ線38
は論理値１にドライブされるが、ＮチャネルMOS29がオ
ンしているのでデータ線38からメモリセル４への短絡電
流が流れてしまうこととなるので、書き込み動作を行な
う場合、読出し専用メモリセル４へ短絡電流が流れてし
まうような書込みデータを与えてはならず、例えば第３
図のようなデータ構成のメモリの場合、番地ｍへの書込
み時はデータバス10の第６ビット線データを０に、番地
ｎへの書込み時は第７ビット線データを１に、最下位ビ
ット線データを０に設定する必要があり、使用上書込み
データの制限があるという欠点がある。
本発明のメモリは、上述したような読出し専用メモリと
読出しおよび書込み可能なメモリセルとを混在して構成
されたものにおいて、読出し専用メモリセルを有するア
ドレスへの書込み動作時に、該読出し専用メモリセルに
接続するデータ線から該読出し専用メモリセルを通じる
電流経路を遮断する手段を有している。
読出しおよび書込み可能なメモリセルとを混在して構成
されたものにおいて、読出し専用メモリセルを有するア
ドレスへの書込み動作時に、該読出し専用メモリセルに
接続するデータ線から該読出し専用メモリセルを通じる
電流経路を遮断する手段を有している。
したがって、読出し専用メモリにいかなるデータを書込
もうとしても、データ線からメモリセルへの短絡電流が
流れることはないので、書込み時の電流消費が少なく、
また書込みデータの制限が全くなくなる。
もうとしても、データ線からメモリセルへの短絡電流が
流れることはないので、書込み時の電流消費が少なく、
また書込みデータの制限が全くなくなる。
本発明の実施例について図面を参照して説明する。
第１図は本発明のメモリの一実施例を示す回路図であ
る。
る。
本実施例の回路構成はその読出し専用メモリセル61,63,
65等を除いた他は第４図に示した従来例の回路構成と全
く同一である。本実施例の有する読出し専用メモリセル
61,63,65等は図示のように、従来例の読出し専用メモリ
セル2,4,6等の有する記憶用のＮチャネルMOS30,29,31等
に相当するＮチャネルMOS73,70,75等をそれぞれ有して
いる他に、さらに１個のＮチャネルMOS72,71,74等をそ
れぞれＮチャネルMOS73,70,75等と接地との間に直列に
挿入しており、かつそれらのゲートをメモリセルの記憶
データが１の場合はそのビットのデータＱを入出力する
データ線39等に、記憶データ０の場合はそのビットのデ
ータを入出力するデータ線38等に接続している。
65等を除いた他は第４図に示した従来例の回路構成と全
く同一である。本実施例の有する読出し専用メモリセル
61,63,65等は図示のように、従来例の読出し専用メモリ
セル2,4,6等の有する記憶用のＮチャネルMOS30,29,31等
に相当するＮチャネルMOS73,70,75等をそれぞれ有して
いる他に、さらに１個のＮチャネルMOS72,71,74等をそ
れぞれＮチャネルMOS73,70,75等と接地との間に直列に
挿入しており、かつそれらのゲートをメモリセルの記憶
データが１の場合はそのビットのデータＱを入出力する
データ線39等に、記憶データ０の場合はそのビットのデ
ータを入出力するデータ線38等に接続している。
次に本実施例の動作を番地ｎのメモリセル63から読出す
場合について説明する。番地ｎがアクセスされ第１のク
ロック信号φ１のハイレベル期間にチャネルMOS70がオ
ンすると、データ線39は論理値１にプリチャージされて
おり、ＮチャネルMOS71もオンしているのでデータ線38
が放電されて論理値０となり、メモリセル63のデータ１
がデータバス10の第７ビット線へ出力される。次にメモ
リセル63が選択されている状態で書込み信号WRにより書
込みが行なわれた時は、データバス10の第７ビット線デ
ータが１でメモリセル63が記憶している内容と等しい場
合、バッファ47から論理値０が出力されるがデータ線38
は論理値０にドライブされているのでデータ線38からメ
モリセル63への短絡電流は流れない。データバス10の第
７ビット線データが０でメモリセル63が記憶している内
容と異なる場合、バッファ47から論理値１が出力されデ
ータ線38は論理値１にドライブされるが、バッファ48か
らは論理値０に出力されデータ線39は論理値０となるの
でＮチャネルMOS71はオフしておりデータ線38からメモ
リセル63への短絡電流は同様に流れない。メモリセル6
1,65等の動作もメモリセル63と同様であり、書込みデー
タの値にかかわらずそれぞれのデータ線40等から読出し
専用メモリセル61,65等への短絡電流は流れない。
場合について説明する。番地ｎがアクセスされ第１のク
ロック信号φ１のハイレベル期間にチャネルMOS70がオ
ンすると、データ線39は論理値１にプリチャージされて
おり、ＮチャネルMOS71もオンしているのでデータ線38
が放電されて論理値０となり、メモリセル63のデータ１
がデータバス10の第７ビット線へ出力される。次にメモ
リセル63が選択されている状態で書込み信号WRにより書
込みが行なわれた時は、データバス10の第７ビット線デ
ータが１でメモリセル63が記憶している内容と等しい場
合、バッファ47から論理値０が出力されるがデータ線38
は論理値０にドライブされているのでデータ線38からメ
モリセル63への短絡電流は流れない。データバス10の第
７ビット線データが０でメモリセル63が記憶している内
容と異なる場合、バッファ47から論理値１が出力されデ
ータ線38は論理値１にドライブされるが、バッファ48か
らは論理値０に出力されデータ線39は論理値０となるの
でＮチャネルMOS71はオフしておりデータ線38からメモ
リセル63への短絡電流は同様に流れない。メモリセル6
1,65等の動作もメモリセル63と同様であり、書込みデー
タの値にかかわらずそれぞれのデータ線40等から読出し
専用メモリセル61,65等への短絡電流は流れない。
第２図は本発明のメモリの他の実施例を示す回路図であ
る。
る。
本実施例の回路構成も前記実施例と同様に、その読出し
専用メモリセル102,104,106等および書込み回路の一部
を除いた他は第４図に示した従来例の回路構成と全く同
一である。本実施例の有する読出し専用メモリセル102,
104,106等は、前記実施例と同様に、さらに１個のＮチ
ャネルMOS112,113,115等をそれぞれＮチャネルMOS111,1
14,116等と接地との間に直列に挿入しているが、それら
のゲートはすべて共通に、書込み回路のアンド回路90か
ら出力されるバッファ47,48のイネーブル信号を分岐入
力して反転するインバータ132の出力側に接続されてい
る。
専用メモリセル102,104,106等および書込み回路の一部
を除いた他は第４図に示した従来例の回路構成と全く同
一である。本実施例の有する読出し専用メモリセル102,
104,106等は、前記実施例と同様に、さらに１個のＮチ
ャネルMOS112,113,115等をそれぞれＮチャネルMOS111,1
14,116等と接地との間に直列に挿入しているが、それら
のゲートはすべて共通に、書込み回路のアンド回路90か
ら出力されるバッファ47,48のイネーブル信号を分岐入
力して反転するインバータ132の出力側に接続されてい
る。
本実施例では、読出し専用メモリセル104等が選択され
ている状態で書込み専用WRにより書込みが行なわれてい
てもインバータ132が論理値０を出力しているのでＮチ
ャネルMOS112等はオフしており、書込みデータの値にか
かわらずデータ線38等からメモリセル104等への短絡電
流は流れない。
ている状態で書込み専用WRにより書込みが行なわれてい
てもインバータ132が論理値０を出力しているのでＮチ
ャネルMOS112等はオフしており、書込みデータの値にか
かわらずデータ線38等からメモリセル104等への短絡電
流は流れない。
以上説明したように本発明は、読出し専用メモリセルを
有するアドレスへの書込み動作時に、該読出し専用メモ
リセルに接続するデータ線から該読出し専用メモリセル
を通じる電流経路を遮断する手段を有することにより、
読出し専用メモリにいかなるデータを書込もうとして
も、データ線からメモリセルへの短絡電流が流れること
はないので書込み時の電流消費が少なく、また書込みデ
ータの制限が全くなくなるという効果がある。
有するアドレスへの書込み動作時に、該読出し専用メモ
リセルに接続するデータ線から該読出し専用メモリセル
を通じる電流経路を遮断する手段を有することにより、
読出し専用メモリにいかなるデータを書込もうとして
も、データ線からメモリセルへの短絡電流が流れること
はないので書込み時の電流消費が少なく、また書込みデ
ータの制限が全くなくなるという効果がある。
第１図は本発明のメモリの一実施例を示す回路図、第２
図は本発明のメモリの他の実施例を示す回路図、第３図
は両実施例の番地ｍと番地ｎに記憶されるデータのビッ
ト構成を示す図、第４図は従来例のメモリを示す回路図
である。 1,3,5……読出しおよび書込み可能なメモリセル、 2,4,6,61,63,65,102,104,106……読出し専用メモリセ
ル、 7,8,9……リード・ライトバッファ回路、 21,22……ワード線、 38〜43……データ線、10……データバス、 11〜14、29,30,31,50,51,70〜75,11〜116……Ｎチャネ
ルMOS、 15,16,32〜37,54,55……ＰチャネルMOS、 44,45,46……アンド回路、 52,53……ナンド回路、 47,48,49……バッファ、 56,132……インバータ、 m,n……番地、φ１……第１のクロック信号、 φ２……第２のクロック信号、 WR……書込み信号、RD……読出し信号、 Q,……データ、M0〜M7……ビット信号。
図は本発明のメモリの他の実施例を示す回路図、第３図
は両実施例の番地ｍと番地ｎに記憶されるデータのビッ
ト構成を示す図、第４図は従来例のメモリを示す回路図
である。 1,3,5……読出しおよび書込み可能なメモリセル、 2,4,6,61,63,65,102,104,106……読出し専用メモリセ
ル、 7,8,9……リード・ライトバッファ回路、 21,22……ワード線、 38〜43……データ線、10……データバス、 11〜14、29,30,31,50,51,70〜75,11〜116……Ｎチャネ
ルMOS、 15,16,32〜37,54,55……ＰチャネルMOS、 44,45,46……アンド回路、 52,53……ナンド回路、 47,48,49……バッファ、 56,132……インバータ、 m,n……番地、φ１……第１のクロック信号、 φ２……第２のクロック信号、 WR……書込み信号、RD……読出し信号、 Q,……データ、M0〜M7……ビット信号。
Claims (1)
- 【請求項１】読出し専用メモリと読出しおよび書込み可
能なメモリセルとが混在して構成されたアドレスを有す
るメモリにおいて、前記読出し専用メモリと読出しおよ
び書込み可能なメモリセルとが混在して構成されたアド
レスへのデータ書込み時に、前記読出し専用メモリセル
に接続するデータ書込み線から前記読出し専用メモリセ
ルに通じる電流経路を遮断する手段を設けたことを特徴
とするメモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61275916A JPH0787239B2 (ja) | 1986-11-18 | 1986-11-18 | メモリ |
| US07/122,737 US4802126A (en) | 1986-11-18 | 1987-11-18 | Semiconductor memory device |
| EP87117062A EP0268288A3 (en) | 1986-11-18 | 1987-11-19 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61275916A JPH0787239B2 (ja) | 1986-11-18 | 1986-11-18 | メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63128663A JPS63128663A (ja) | 1988-06-01 |
| JPH0787239B2 true JPH0787239B2 (ja) | 1995-09-20 |
Family
ID=17562210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61275916A Expired - Fee Related JPH0787239B2 (ja) | 1986-11-18 | 1986-11-18 | メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4802126A (ja) |
| EP (1) | EP0268288A3 (ja) |
| JP (1) | JPH0787239B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5027323A (en) * | 1988-01-14 | 1991-06-25 | Hitachi, Ltd. | Write pulse signal generating circuit for a semiconductor memory device |
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Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS55160392A (en) * | 1979-05-28 | 1980-12-13 | Nec Corp | Semiconductor memory |
| JPS5873095A (ja) * | 1981-10-23 | 1983-05-02 | Toshiba Corp | ダイナミツク型メモリ装置 |
| US4575819A (en) * | 1983-08-01 | 1986-03-11 | Motorola, Inc. | Memory with RAM cells and ROM cells |
| JPS60136989A (ja) * | 1983-12-26 | 1985-07-20 | Hitachi Ltd | 半導体記憶装置の書き込み回路 |
| JPH0795395B2 (ja) * | 1984-02-13 | 1995-10-11 | 株式会社日立製作所 | 半導体集積回路 |
-
1986
- 1986-11-18 JP JP61275916A patent/JPH0787239B2/ja not_active Expired - Fee Related
-
1987
- 1987-11-18 US US07/122,737 patent/US4802126A/en not_active Expired - Lifetime
- 1987-11-19 EP EP87117062A patent/EP0268288A3/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| EP0268288A2 (en) | 1988-05-25 |
| JPS63128663A (ja) | 1988-06-01 |
| EP0268288A3 (en) | 1990-03-14 |
| US4802126A (en) | 1989-01-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |