JPH0743947B2 - 内容呼び出しメモリ - Google Patents
内容呼び出しメモリInfo
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- JPH0743947B2 JPH0743947B2 JP60206420A JP20642085A JPH0743947B2 JP H0743947 B2 JPH0743947 B2 JP H0743947B2 JP 60206420 A JP60206420 A JP 60206420A JP 20642085 A JP20642085 A JP 20642085A JP H0743947 B2 JPH0743947 B2 JP H0743947B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- word line
- hit
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
Landscapes
- Static Random-Access Memory (AREA)
- Storage Device Security (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 この発明は、内容呼び出しメモリに関するもので、例え
ば、１チップの半導体集積回路装置により構成された連
想メモリに利用して有効な技術に関するものである。
ば、１チップの半導体集積回路装置により構成された連
想メモリに利用して有効な技術に関するものである。
内容呼び出しメモリ（content−addressed memory、以
下単にCAMと呼ぶ場合がある）は、例えば「赤」を意味
するキーを入力すると、メモリに記憶されている全ての
記憶データの各キーと比較し、入力キー（「赤」）と関
連のあるキーを持つ記憶データ（「ワイン」，「リン
ゴ」等）を出力するような連想操作を行うメモリである
（例えば、日経マグロウヒル社1980年10月27日付「日経
エレクトロニクス」第103頁ないし第135頁参照）。
下単にCAMと呼ぶ場合がある）は、例えば「赤」を意味
するキーを入力すると、メモリに記憶されている全ての
記憶データの各キーと比較し、入力キー（「赤」）と関
連のあるキーを持つ記憶データ（「ワイン」，「リン
ゴ」等）を出力するような連想操作を行うメモリである
（例えば、日経マグロウヒル社1980年10月27日付「日経
エレクトロニクス」第103頁ないし第135頁参照）。
上記CAMが普通のメモリと大きく異なる点は、アドレス
指定によってアクセスするのではなく、内容（つまりキ
ー）でアクセスすることである。つまり、CAMは、キー
を入力すると（連想に関係の無いビットはマスクが可
能）、後は自動的に各ワード（記憶データ）との間で比
較論理を採り、連想条件にかなったワードにフラグ（ヒ
ットフラグ）を立てるといった機能を持つものである。
連想メモリにおいては、上記ヒットフラグによって、例
えば上記（「赤」）に対応された（「ワイン」，「リン
ゴ」等）のデータが格納されたスタティック型RAMの選
択が自動的に行われ、それが出力される。
指定によってアクセスするのではなく、内容（つまりキ
ー）でアクセスすることである。つまり、CAMは、キー
を入力すると（連想に関係の無いビットはマスクが可
能）、後は自動的に各ワード（記憶データ）との間で比
較論理を採り、連想条件にかなったワードにフラグ（ヒ
ットフラグ）を立てるといった機能を持つものである。
連想メモリにおいては、上記ヒットフラグによって、例
えば上記（「赤」）に対応された（「ワイン」，「リン
ゴ」等）のデータが格納されたスタティック型RAMの選
択が自動的に行われ、それが出力される。
このようにCAMを利用した連想メモリにおいては、キー
の管理が重要になる。すなわち、同じビットパターンの
キーが複数個格納されていると、上記連想メモリにあっ
ては、RAMの多重選択が行われるてしまうためである。
特に、キーの特定のビットにマスクをかける場合には、
このことを充分考慮しておくことが必要となる。また、
１つの連想メモリを複数のプログラムの実行に使用する
場合、前のプログラムで使用したキーがCAMに残ってい
ると、上記のように同じピットパターンのキーが重複し
て設定されてしまう場合が生じる。このような重複した
キーがCAMに記憶されているとRAMの多重選択が行われRA
M側のデータを破壊してしまう結果となる。したがっ
て、そのプログラムの実行の前にCAMの内容をいったん
クリアする等の処理が必要とされる。
の管理が重要になる。すなわち、同じビットパターンの
キーが複数個格納されていると、上記連想メモリにあっ
ては、RAMの多重選択が行われるてしまうためである。
特に、キーの特定のビットにマスクをかける場合には、
このことを充分考慮しておくことが必要となる。また、
１つの連想メモリを複数のプログラムの実行に使用する
場合、前のプログラムで使用したキーがCAMに残ってい
ると、上記のように同じピットパターンのキーが重複し
て設定されてしまう場合が生じる。このような重複した
キーがCAMに記憶されているとRAMの多重選択が行われRA
M側のデータを破壊してしまう結果となる。したがっ
て、そのプログラムの実行の前にCAMの内容をいったん
クリアする等の処理が必要とされる。
このように、CAMを用いて１つのキーに対応したデータ
を取り出すような連想メモリ等にあっては、キーの管理
が極めて面倒になるという問題がある。
を取り出すような連想メモリ等にあっては、キーの管理
が極めて面倒になるという問題がある。
この発明の目的は、キーの管理を容易にできる内容呼び
出しメモリを提供することにある。
出しメモリを提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、CA
Mの出力部に、選択的に動作させられる優先順位回路を
設けて、１つのヒット信号のみを選択的に出力させる機
能及び／又は上記CAMからのヒット信号を受けて、CAMに
おける対応されたワードのメモリセルを書き込み状態に
させる書き込み制御回路を設けるものである。
を簡単に説明すれば、下記の通りである。すなわち、CA
Mの出力部に、選択的に動作させられる優先順位回路を
設けて、１つのヒット信号のみを選択的に出力させる機
能及び／又は上記CAMからのヒット信号を受けて、CAMに
おける対応されたワードのメモリセルを書き込み状態に
させる書き込み制御回路を設けるものである。
第１図には、この発明が適用された連想メモリの一実施
例のブロック図が示されている。
例のブロック図が示されている。
同図の各回路ブロックは、公知のMOS集積回路の製造技
術によって、特に制限されないが、単結晶シリコンのよ
うな１個の半導体基板上において形成される。
術によって、特に制限されないが、単結晶シリコンのよ
うな１個の半導体基板上において形成される。
入力（問い合わせ）レジスタR1は、キー（問い合わせ内
容）がセットされる。このキーは、後述するように動作
モードに応じて、既にCAMに格納されているキーとの照
合が行われる入力信号とされる場合もあるし、CAMを初
期設定するためのクリア信号又はCAMに格納すべき新し
いキー信号としても用いられる場合もある。
容）がセットされる。このキーは、後述するように動作
モードに応じて、既にCAMに格納されているキーとの照
合が行われる入力信号とされる場合もあるし、CAMを初
期設定するためのクリア信号又はCAMに格納すべき新し
いキー信号としても用いられる場合もある。
上記入力レジスタR1の出力信号は、特に制限されない
が、マスクレジスタR2を介してCAMのデータ線に供給さ
れる。マスクレジスタR2は、×が付されたビットの照合
を実質的に無効にさせる機能を持つ。例えば、×が付さ
れたビットは、その出力信号が上記入力レジスタR1にお
けるビットに無関係にロウレベルにされる。これによ
り、それに対応されたCAMのメモリセルの記憶情報との
比較論理出力が常に一致となるようにさせるものであ
る。
が、マスクレジスタR2を介してCAMのデータ線に供給さ
れる。マスクレジスタR2は、×が付されたビットの照合
を実質的に無効にさせる機能を持つ。例えば、×が付さ
れたビットは、その出力信号が上記入力レジスタR1にお
けるビットに無関係にロウレベルにされる。これによ
り、それに対応されたCAMのメモリセルの記憶情報との
比較論理出力が常に一致となるようにさせるものであ
る。
CAMは、記憶機能と比較論理機能とを持つマトリックス
配置された複数のメモリセルCELから構成される。例え
ば、横の行には上記レジスタR1と同じビット数のメモリ
セルが配置され、縦の列には、格納される最大のキー数
に対応されたメモリセルが配置される。
配置された複数のメモリセルCELから構成される。例え
ば、横の行には上記レジスタR1と同じビット数のメモリ
セルが配置され、縦の列には、格納される最大のキー数
に対応されたメモリセルが配置される。
例えば、上記メモリセルCELの具体的回路構成は、第２
図に示すように、次の回路により構成される。上記記憶
機能は、その入力と出力とが交差接続された２つのCMOS
インバータ回路N1とN2により構成されたフリップフロッ
プ回路により実現される。
図に示すように、次の回路により構成される。上記記憶
機能は、その入力と出力とが交差接続された２つのCMOS
インバータ回路N1とN2により構成されたフリップフロッ
プ回路により実現される。
比較論理機能は、ワード線WLと回路の接地電位との間に
それぞれ直列接続された２つのMOSFETQ1,Q2及びQ3とQ4
とにより実現される。すなわち、上記MOSFETQ2とQ4のゲ
ートには、上記フリップフロップ回路の一対の相補出力
信号が供給され、MOSFETQ1とQ2のゲートには、上記マク
スレジスタR2を介して供給される一対の相補入力信号ai
とｉが供給される。以下、本発明においては、これら
の入力信号ai,ｉが供給される信号線を相補データ線
と呼ぶこととする。
それぞれ直列接続された２つのMOSFETQ1,Q2及びQ3とQ4
とにより実現される。すなわち、上記MOSFETQ2とQ4のゲ
ートには、上記フリップフロップ回路の一対の相補出力
信号が供給され、MOSFETQ1とQ2のゲートには、上記マク
スレジスタR2を介して供給される一対の相補入力信号ai
とｉが供給される。以下、本発明においては、これら
の入力信号ai,ｉが供給される信号線を相補データ線
と呼ぶこととする。
上記フリップフロップ回路への書き込みのために、上記
フリップフロップ回路の一対の入出力端子には、上記一
対の相補データ線と交差接続される書き込み用MOSFETQ
5,Q6が設けられる。これらの書き込み用MOSFETQ5,Q6の
ゲートは、書き込み信号線WELに接続される。上記ワー
ド線WLと書き込み信号線WELは、上記第１図に示したCAM
の横の行に対応して配置され、データ線は縦の列に対応
して配置される。上記ワード線WLには、図示しないがプ
リチャージ回路又は負荷抵抗手段が設けられる。
フリップフロップ回路の一対の入出力端子には、上記一
対の相補データ線と交差接続される書き込み用MOSFETQ
5,Q6が設けられる。これらの書き込み用MOSFETQ5,Q6の
ゲートは、書き込み信号線WELに接続される。上記ワー
ド線WLと書き込み信号線WELは、上記第１図に示したCAM
の横の行に対応して配置され、データ線は縦の列に対応
して配置される。上記ワード線WLには、図示しないがプ
リチャージ回路又は負荷抵抗手段が設けられる。
例えば、非反転の入力信号aiをハイレベルに、反転の入
力信号ｉをロウレベルにし、書き込み信号線WELをハ
イレベルにして書き込みを行うと、インバータ回路N1の
出力がロウレベルに、インバータ回路N2の出力がハイレ
ベルにされる。このような記憶情報が書き込まれた状態
において、比較論理回路を構成するMOSFETQ4はオン状態
に、MOSFETQ2はオフ状態にされている。この状態におい
て、上記同様に入力信号aiがハイレベルに、ｉがロウ
レベルが供給されると、MOSFETQ1はオン状態に、MOSFET
Q3はオフ状態にされる。したがって、ワード線WLはハイ
レベルに維持される。もしも、上記記憶情報と異なるよ
うに、入力信号aiがロウレベルで入力信号ｉがハイレ
ベルなら、MOSFETQ3とQ4を介して、ワード線WLがロウレ
ベルにされる。
力信号ｉをロウレベルにし、書き込み信号線WELをハ
イレベルにして書き込みを行うと、インバータ回路N1の
出力がロウレベルに、インバータ回路N2の出力がハイレ
ベルにされる。このような記憶情報が書き込まれた状態
において、比較論理回路を構成するMOSFETQ4はオン状態
に、MOSFETQ2はオフ状態にされている。この状態におい
て、上記同様に入力信号aiがハイレベルに、ｉがロウ
レベルが供給されると、MOSFETQ1はオン状態に、MOSFET
Q3はオフ状態にされる。したがって、ワード線WLはハイ
レベルに維持される。もしも、上記記憶情報と異なるよ
うに、入力信号aiがロウレベルで入力信号ｉがハイレ
ベルなら、MOSFETQ3とQ4を介して、ワード線WLがロウレ
ベルにされる。
１つのワード線WLに結合されたメモリセルにおいて、全
てのメモリセルにおいて上記比較論理が一致しているな
ら、そのワード線WLはハイレベルのヒットレベルにな
る。もしも１つでも比較論理が不一致なら、そのメモリ
セルを介してワード線WLはロウレベルにされる。なお、
マスクビットにおいては、上記入力信号aiとｉが共に
ロウレベルにされる。これによって、MOSFETQ1とQ2が共
にオフ状態にされるから、その記憶情報に無関係に上記
一致状態と同じくされる。言い換えるならば、上記ビッ
トは比較論理がマスクされるものとなる。
てのメモリセルにおいて上記比較論理が一致しているな
ら、そのワード線WLはハイレベルのヒットレベルにな
る。もしも１つでも比較論理が不一致なら、そのメモリ
セルを介してワード線WLはロウレベルにされる。なお、
マスクビットにおいては、上記入力信号aiとｉが共に
ロウレベルにされる。これによって、MOSFETQ1とQ2が共
にオフ状態にされるから、その記憶情報に無関係に上記
一致状態と同じくされる。言い換えるならば、上記ビッ
トは比較論理がマスクされるものとなる。
第１図において、上記構成のメモリセルマトリックスか
らなるCAMの各ワード線の信号は、ヒットセレクト回路H
SELに供給される。ヒットセレクト回路HSELは、制御信
号ENのレベルに応じて、その動作が選択的に行われる優
先順位回路を持つ。例えば、制御信号ENがハイレベルな
ら、上記複数のワード線から得られるヒット信号は、予
め設定された優先順位に従って、１つのヒット信号を出
力させるものである。また、上記制御信号ENがロウレベ
ルなら、上記複数のワード線から得られるヒット信号が
そのまま出力される。
らなるCAMの各ワード線の信号は、ヒットセレクト回路H
SELに供給される。ヒットセレクト回路HSELは、制御信
号ENのレベルに応じて、その動作が選択的に行われる優
先順位回路を持つ。例えば、制御信号ENがハイレベルな
ら、上記複数のワード線から得られるヒット信号は、予
め設定された優先順位に従って、１つのヒット信号を出
力させるものである。また、上記制御信号ENがロウレベ
ルなら、上記複数のワード線から得られるヒット信号が
そのまま出力される。
第３図には、上記ヒットセレクト回路HSELの一実施例の
要部回路図が示されている。
要部回路図が示されている。
例えば、ワード線WL0,WL1,WL2,WL3の順に優先順位を設
定する場合、ワード線WL0の信号は、そのまま出力され
る。このワード線WL0の信号は、CMOSインバータ回路N3
を介して反転され、セレクト信号f0とされる。
定する場合、ワード線WL0の信号は、そのまま出力され
る。このワード線WL0の信号は、CMOSインバータ回路N3
を介して反転され、セレクト信号f0とされる。
第２位順位のワード線WL1の信号と上記第１位のセレク
ト信号f0は、CMOSナンド（NAND）ゲート回路G1に供給さ
れる。このナンドゲート回路G1の出力信号は、第２位順
次のセレクト信号f1とされる。
ト信号f0は、CMOSナンド（NAND）ゲート回路G1に供給さ
れる。このナンドゲート回路G1の出力信号は、第２位順
次のセレクト信号f1とされる。
第３位順次のワード線WL2の信号と上記第１位及び第２
位のセレクト信号f0とf1は、CMOSナンド（NAND）ゲート
回路G2に供給される。このナンドゲート回路G2の出力信
号は、第３位順次のセレクト信号f2とされる。
位のセレクト信号f0とf1は、CMOSナンド（NAND）ゲート
回路G2に供給される。このナンドゲート回路G2の出力信
号は、第３位順次のセレクト信号f2とされる。
第４位順次のワード線WL3の信号と上記第１位、第２位
及び第３位のセレクト信号f0、f1及びf2は、CMOSナンド
（NAND）ゲート回路G3に供給される。このナンドゲート
回路G3の出力信号は、第４位順次のセレクト信号f2とさ
れる。
及び第３位のセレクト信号f0、f1及びf2は、CMOSナンド
（NAND）ゲート回路G3に供給される。このナンドゲート
回路G3の出力信号は、第４位順次のセレクト信号f2とさ
れる。
また、特に制限されないが、上記各ワード線WL0ないしW
L3の信号は、CMOSノア（NOR）ゲート回路G4に供給され
る。このノアゲート回路G4の出力信号は、上記４つのゲ
ート線を１組として、いずれか１つでもヒット信号が存
在することを示す組セレクト信号f4とされる。
L3の信号は、CMOSノア（NOR）ゲート回路G4に供給され
る。このノアゲート回路G4の出力信号は、上記４つのゲ
ート線を１組として、いずれか１つでもヒット信号が存
在することを示す組セレクト信号f4とされる。
CAMのワード線は、上記４本のワード線を１組として複
数組に分割され、それぞれに上記同様な優先回路が設け
られる。上記それぞれの組には、上記ナンドゲート回路
G1〜G3からなるような優先回路が設けられ、組毎に上記
セレクト信号f4が、下位の組の選択を指示するようにさ
れる。これによって、使用するナンドゲート回路におけ
るファンイン数の制約や、下位の優先順位とされたワー
ド線が多数の論理ゲート段を通してそのセレトク信号が
形成されることによって動作速度が遅くされてしまうの
を防止しできる。すなわち、優先順位回路を複数組に分
割することによって、各組毎に上記４本づつのワード線
の優先順位が同時に決定され、この結果から各組相互間
での優先順位に従って１つのが選ばれることになるから
である。
数組に分割され、それぞれに上記同様な優先回路が設け
られる。上記それぞれの組には、上記ナンドゲート回路
G1〜G3からなるような優先回路が設けられ、組毎に上記
セレクト信号f4が、下位の組の選択を指示するようにさ
れる。これによって、使用するナンドゲート回路におけ
るファンイン数の制約や、下位の優先順位とされたワー
ド線が多数の論理ゲート段を通してそのセレトク信号が
形成されることによって動作速度が遅くされてしまうの
を防止しできる。すなわち、優先順位回路を複数組に分
割することによって、各組毎に上記４本づつのワード線
の優先順位が同時に決定され、この結果から各組相互間
での優先順位に従って１つのが選ばれることになるから
である。
例えば、第３図を例として説明すると、第１位の優先順
位にされたワード線WL0がセット状態を指示するハイレ
ベルにされると、その反転信号のロウレベル（論理
“0"）によってナンドゲート回路G1〜G3の出力信号は、
それに対応されたワード線WL1ないしWL3の信号に無関係
にその出力が論理“1"にされ、それに対応したワード線
WL1ないしWL3の信号の出力を禁止する。このような禁止
回路は、図示されていないが、論理ゲート回路ないしマ
ルチプレクサ回路によって実現できるものである。
位にされたワード線WL0がセット状態を指示するハイレ
ベルにされると、その反転信号のロウレベル（論理
“0"）によってナンドゲート回路G1〜G3の出力信号は、
それに対応されたワード線WL1ないしWL3の信号に無関係
にその出力が論理“1"にされ、それに対応したワード線
WL1ないしWL3の信号の出力を禁止する。このような禁止
回路は、図示されていないが、論理ゲート回路ないしマ
ルチプレクサ回路によって実現できるものである。
上記第１の優先順位にされたワード線WL0がロウレベル
にされ、第２位順位のワード線WL1がハイレベルなら、
ナンドゲート回路G1の出力信号f1がロウレベルになっ
て、そのワード線WL1のヒット信号を出力させる。以
下、同様に上位の順位のワード線がロウレベルであるこ
とを条件に、その順位のヒット信号が出力される。
にされ、第２位順位のワード線WL1がハイレベルなら、
ナンドゲート回路G1の出力信号f1がロウレベルになっ
て、そのワード線WL1のヒット信号を出力させる。以
下、同様に上位の順位のワード線がロウレベルであるこ
とを条件に、その順位のヒット信号が出力される。
このような優先順位回路は、上記各セレクト信号f0ない
しf4等の有効／無効は制御信号ENによって制御される
（図示せず）。すなわち、上述のように制御信号ENをロ
ウレベルにすると、上記セレクト信号f0ないしf4等は、
強制的にロウレベル（セレクト状態）にされる。これに
よって、各ワード線WL0ないしWL3等は、その信号がその
まま出力される。このような回路は、論理ゲート回路又
はマルチプレクサ回路によって実現される。
しf4等の有効／無効は制御信号ENによって制御される
（図示せず）。すなわち、上述のように制御信号ENをロ
ウレベルにすると、上記セレクト信号f0ないしf4等は、
強制的にロウレベル（セレクト状態）にされる。これに
よって、各ワード線WL0ないしWL3等は、その信号がその
まま出力される。このような回路は、論理ゲート回路又
はマルチプレクサ回路によって実現される。
第１図において、特に制限されないが、上記ヒットセレ
クト回路HSELを通したCAMの各ワード線の信号は、書き
込み制御回路WCEに供給される。この書き込み制御信号W
CEは、タイミング信号によって、上記各ワード線の信号
を記憶するラッチ回路と、このラッチ回路の出力信号に
より上記CAMの書き込み信号線WELに供給する書き込み制
御信号と、スタティック型RAMのワード線選択信号を形
成する。
クト回路HSELを通したCAMの各ワード線の信号は、書き
込み制御回路WCEに供給される。この書き込み制御信号W
CEは、タイミング信号によって、上記各ワード線の信号
を記憶するラッチ回路と、このラッチ回路の出力信号に
より上記CAMの書き込み信号線WELに供給する書き込み制
御信号と、スタティック型RAMのワード線選択信号を形
成する。
第４図には、書き込み制御信号WCEを構成する単位回路
の一実施例の回路図が示されている。
の一実施例の回路図が示されている。
上記単位回路は、ラッチ回路を構成するクロックドイン
バータ回路N4,N5と、ノアゲート回路G5と、出力伝送ゲ
ートMOSFETQ7,Q8から構成される。上記ヒットセレクト
回路HSELを介して供給されたワード線WL0の選択信号
は、タイミング信号φにより動作状態にされる入力用ク
ロックドインバータ回路N5の入力に供給される。このク
ロックドインバータ回路N5の出力信号は、ノアゲート回
路G5の一方の入力に供給される。このノアゲート回路G5
の出力信号は、上記クロック信号φの反転信号によっ
て動作状態にされる帰還用クロックドインバータ回路N4
を介して、その一方の入力に帰還される。上記ノアゲー
ト回路G5の他方の入力には、タイミング信号C1が供給さ
れ、伝送ゲートMOSFETQ7,Q8のゲートには、タイミング
信号C2が供給される。書き込み制御回路WCEは、上記タ
イミング信号C1がロウレベルの時に動作状態にされる。
すなわち、上記タイミング信号C1のロウレベルによっ
て、ノアゲート回路G5は、実質的にインバータ回路とし
ての動作を行う。これにより、クロック信号φがハイレ
ベルのとき、クロックドインバータ回路N5が動作状態
に、クロックドインバータ回路N4が非動作状態にされる
ことによって、上記ワード線WL0からの信号は、ノアゲ
ート回路G5の入力に取り込まれる。例えば、ワード線WL
0の信号がハイレベルのヒット状態を指示したなら、ノ
アゲート回路G5の出力信号は、ハイレベルとされる。こ
の後、クロック信号φがロウレベル（反転信号がハイ
レベル）にされると、クロックドインバータ回路N5が非
動作状態に、クロックドインバータ回路N4が動作状態に
されるため、上記ヒット信号の保持が行われる。
バータ回路N4,N5と、ノアゲート回路G5と、出力伝送ゲ
ートMOSFETQ7,Q8から構成される。上記ヒットセレクト
回路HSELを介して供給されたワード線WL0の選択信号
は、タイミング信号φにより動作状態にされる入力用ク
ロックドインバータ回路N5の入力に供給される。このク
ロックドインバータ回路N5の出力信号は、ノアゲート回
路G5の一方の入力に供給される。このノアゲート回路G5
の出力信号は、上記クロック信号φの反転信号によっ
て動作状態にされる帰還用クロックドインバータ回路N4
を介して、その一方の入力に帰還される。上記ノアゲー
ト回路G5の他方の入力には、タイミング信号C1が供給さ
れ、伝送ゲートMOSFETQ7,Q8のゲートには、タイミング
信号C2が供給される。書き込み制御回路WCEは、上記タ
イミング信号C1がロウレベルの時に動作状態にされる。
すなわち、上記タイミング信号C1のロウレベルによっ
て、ノアゲート回路G5は、実質的にインバータ回路とし
ての動作を行う。これにより、クロック信号φがハイレ
ベルのとき、クロックドインバータ回路N5が動作状態
に、クロックドインバータ回路N4が非動作状態にされる
ことによって、上記ワード線WL0からの信号は、ノアゲ
ート回路G5の入力に取り込まれる。例えば、ワード線WL
0の信号がハイレベルのヒット状態を指示したなら、ノ
アゲート回路G5の出力信号は、ハイレベルとされる。こ
の後、クロック信号φがロウレベル（反転信号がハイ
レベル）にされると、クロックドインバータ回路N5が非
動作状態に、クロックドインバータ回路N4が動作状態に
されるため、上記ヒット信号の保持が行われる。
この状態において、タイミング信号C2がハイレベルにさ
れると、MOSFETQ7,Q8がオン状態にされ、上記ラッチ回
路に保持されたハイレベルの信号がMOSFETQ7を介してス
タティック型RAMのワード線の選択信号として出力さ
れ、MOSFETQ8を介してCAMの書き込み信号線WELをハイレ
ベルにする。
れると、MOSFETQ7,Q8がオン状態にされ、上記ラッチ回
路に保持されたハイレベルの信号がMOSFETQ7を介してス
タティック型RAMのワード線の選択信号として出力さ
れ、MOSFETQ8を介してCAMの書き込み信号線WELをハイレ
ベルにする。
第１図において、上記MOSFETQ7を介して供給される選択
信号は、スタティック型RAM（以下、単にSRAMと称す
る）のワード線駆動回路に供給される。SRAMのワード線
駆動回路は、所定のタイミング信号によって動作状態に
される。SRAMは、ワード線が選択状態にされると、その
ワード線に結合された複数個のメモリセルが選択され
る。読み出し動作なら、１つのワード線に結合された複
数個のメモリセルの記憶情報が出力レジスタR3にパラレ
ルに出力される。なお、書き込み動作なら、上記図示し
ない入力レジスタ（又は上記レジスタR3を書き込み動作
と読み出し動作とに供用するものとてもよい）を介して
供給される複数ビットからなるデータが書き込まれる。
例えば、SRAMの１つのワードには、前述のようにキー
（「赤」）に対応された（「ワイン」，「リンゴ」）等
のデータが書き込まれるものである。
信号は、スタティック型RAM（以下、単にSRAMと称す
る）のワード線駆動回路に供給される。SRAMのワード線
駆動回路は、所定のタイミング信号によって動作状態に
される。SRAMは、ワード線が選択状態にされると、その
ワード線に結合された複数個のメモリセルが選択され
る。読み出し動作なら、１つのワード線に結合された複
数個のメモリセルの記憶情報が出力レジスタR3にパラレ
ルに出力される。なお、書き込み動作なら、上記図示し
ない入力レジスタ（又は上記レジスタR3を書き込み動作
と読み出し動作とに供用するものとてもよい）を介して
供給される複数ビットからなるデータが書き込まれる。
例えば、SRAMの１つのワードには、前述のようにキー
（「赤」）に対応された（「ワイン」，「リンゴ」）等
のデータが書き込まれるものである。
次に、この実施例の連想メモリの動作形態を説明する。
例えば、CAM初期設定において、上記ヒットセレトク回
路HSELは、制御信号ENがロウレベルにされることによっ
て上記優先順位回路の機能が無効にされる。
路HSELは、制御信号ENがロウレベルにされることによっ
て上記優先順位回路の機能が無効にされる。
この状態において、マスクレジスタR2に対して全ビット
マスクをかけると、CAMの全ワード線は前述のようにヒ
ット状態のハイレベルとされる。そして、制御信号C1を
ハイレベルにして書き込み制御回路WCEを動作状態にさ
せる。書き込み制御回路WCEは、クロック信号φにより
上記ヒット信号の取り込みと保持を行う。この後、タイ
ミング信号C2をハイレベルにすると、CAMの全書き込み
制御線WELがハイレベルにされる。次に、上記マスクレ
ジスタR2のマクス設定を解除して、レジスタR1から初期
データを供給すると、同じ初期データがCAMの全ワード
に書き込みが行われることにより、その初期設定（クリ
ア）動作が行われる。
マスクをかけると、CAMの全ワード線は前述のようにヒ
ット状態のハイレベルとされる。そして、制御信号C1を
ハイレベルにして書き込み制御回路WCEを動作状態にさ
せる。書き込み制御回路WCEは、クロック信号φにより
上記ヒット信号の取り込みと保持を行う。この後、タイ
ミング信号C2をハイレベルにすると、CAMの全書き込み
制御線WELがハイレベルにされる。次に、上記マスクレ
ジスタR2のマクス設定を解除して、レジスタR1から初期
データを供給すると、同じ初期データがCAMの全ワード
に書き込みが行われることにより、その初期設定（クリ
ア）動作が行われる。
なお、上記マスクレジスタR2のマスクの設定により、１
ないし複数ビットをCAMに供給すれば、共通のビットパ
ターンを持つキーのみを上述のように同時クリアさせる
ことができる。例えば、複数のプログラムにより上記CA
Mを併用する場合、そのプログラムに割り当てられたフ
ラグを指示すれば、そのプログラムに割り当てられた部
分のみを同時クリアさせることができる。
ないし複数ビットをCAMに供給すれば、共通のビットパ
ターンを持つキーのみを上述のように同時クリアさせる
ことができる。例えば、複数のプログラムにより上記CA
Mを併用する場合、そのプログラムに割り当てられたフ
ラグを指示すれば、そのプログラムに割り当てられた部
分のみを同時クリアさせることができる。
上記動作と並行して、SRAM側も選択させると、SRAMの全
ワード線ないし複数ワード線が選択状態にされるので、
上記のように同時クリアを行うことができる。
ワード線ないし複数ワード線が選択状態にされるので、
上記のように同時クリアを行うことができる。
上記書き込み制御回路WCEの他の動作形態は、キーの変
更に利用される。例えば、キーを入力して、それのヒッ
ト信号に対応してCAMの書き込み制御線WELが選択される
ので、異なるビットパターンの信号を入力レジスタR1を
介して供給すれば、そのビットパターンの信号が新たな
キーとして書き込まれる。
更に利用される。例えば、キーを入力して、それのヒッ
ト信号に対応してCAMの書き込み制御線WELが選択される
ので、異なるビットパターンの信号を入力レジスタR1を
介して供給すれば、そのビットパターンの信号が新たな
キーとして書き込まれる。
書き込み制御回路WCEとヒットセレクト回路HSELとの両
機能を用いた１つの動作形態は、複数のキーの自動設定
に利用される。上記のようなクリア動作を行った後、制
御信号ENをハイレベルにして、ヒットセレクト回路HSEL
の優先順位回路を動作状態にさせる。この状態におい
て、入力レジスタR1からクリア信号をキーとして供給す
ると、第１位の優先順次のワード線からのみヒット信号
が得られる。これにより、それに対応されたCAMの書き
込み制御線WELがハイレベルにされるため、上記レジス
タR1に設定すべきキーを供給すると、それが第１位の優
先順位のワードに書き込まれる。次いで、上記同様に入
力レジスタR1からクリア信号をキーとして供給すると、
第２位の優先順位のワード線からのみヒット信号が得ら
れる。これにより、それに対応されたCAMの書き込み制
御線WELがハイレベルにされるため、上記レジスタR1に
設定すべきキーを供給すると、それが第２位の優先順位
のワードに書き込まれる。以下同様にして、複数のキー
を上記ヒットセレクト回路の優先順位に従って自動設定
することができる。このとき、SRAMにも書き込み動作を
行われると、上記キーに対応されたデータの同時書き込
みを行うことができる。
機能を用いた１つの動作形態は、複数のキーの自動設定
に利用される。上記のようなクリア動作を行った後、制
御信号ENをハイレベルにして、ヒットセレクト回路HSEL
の優先順位回路を動作状態にさせる。この状態におい
て、入力レジスタR1からクリア信号をキーとして供給す
ると、第１位の優先順次のワード線からのみヒット信号
が得られる。これにより、それに対応されたCAMの書き
込み制御線WELがハイレベルにされるため、上記レジス
タR1に設定すべきキーを供給すると、それが第１位の優
先順位のワードに書き込まれる。次いで、上記同様に入
力レジスタR1からクリア信号をキーとして供給すると、
第２位の優先順位のワード線からのみヒット信号が得ら
れる。これにより、それに対応されたCAMの書き込み制
御線WELがハイレベルにされるため、上記レジスタR1に
設定すべきキーを供給すると、それが第２位の優先順位
のワードに書き込まれる。以下同様にして、複数のキー
を上記ヒットセレクト回路の優先順位に従って自動設定
することができる。このとき、SRAMにも書き込み動作を
行われると、上記キーに対応されたデータの同時書き込
みを行うことができる。
上記ヒットセレクト回路HSELによる動作形態としては、
マスクレジスタR2にマクスをかけて、連想データの読み
出しである。この場合には、マスクがかけられることに
よって、複数個のヒット信号が出力される場合がある。
しかしながら、上記のようにヒットセレクト回路HSELの
優先順位回路を動作状態にしておけば、そのようなこと
を考慮することなく、常に１つのヒット信号しか出力さ
れない。これにより、入力すべきキーに対して任意にマ
スクをかけても、SRAMのワード線の多重選択が行われる
とこなく、その優先順位に従った１つのデータが読み出
される。
マスクレジスタR2にマクスをかけて、連想データの読み
出しである。この場合には、マスクがかけられることに
よって、複数個のヒット信号が出力される場合がある。
しかしながら、上記のようにヒットセレクト回路HSELの
優先順位回路を動作状態にしておけば、そのようなこと
を考慮することなく、常に１つのヒット信号しか出力さ
れない。これにより、入力すべきキーに対して任意にマ
スクをかけても、SRAMのワード線の多重選択が行われる
とこなく、その優先順位に従った１つのデータが読み出
される。
（１）予め設定された優先順位に従って１つのヒット信
号を出力させるヒットセレクト回路を設けることによっ
て、入力されたキーに対して常に１つのヒット信号しか
出力させなくできる。これにより、連想メモリにあって
は、キーに対応されたデータが書き込まれるRAMの多重
選択によるデータの破壊を防止できるという効果が得ら
れる。
号を出力させるヒットセレクト回路を設けることによっ
て、入力されたキーに対して常に１つのヒット信号しか
出力させなくできる。これにより、連想メモリにあって
は、キーに対応されたデータが書き込まれるRAMの多重
選択によるデータの破壊を防止できるという効果が得ら
れる。
（２）上記ヒットセレクト回路の優先順位回路の動作を
選択的に行わせるようにすることによって、多重ヒット
信号の取り出しを行うことができる。これにより、例え
ば初期設定のための全クリアやキーのフラグを利用して
た部分クリアを効率良く行うことができるという効果が
得られる。
選択的に行わせるようにすることによって、多重ヒット
信号の取り出しを行うことができる。これにより、例え
ば初期設定のための全クリアやキーのフラグを利用して
た部分クリアを効率良く行うことができるという効果が
得られる。
（３）ヒット信号に応じてCAMのメモリセルを書き込み
状態にさせる書き込み制御回路を設けることによって、
CAM（SRAM）のクリアやキー（データ）の置き換えを効
率よく行うとこができるという効果が得られる。
状態にさせる書き込み制御回路を設けることによって、
CAM（SRAM）のクリアやキー（データ）の置き換えを効
率よく行うとこができるという効果が得られる。
（４）上記ヒットセレクト回路の優先順位回路と書き込
み制御回路の動作により、CAMへのキー設定（SRAMの対
応されたデータ）の自動設定を行うことができるという
効果が得られる。
み制御回路の動作により、CAMへのキー設定（SRAMの対
応されたデータ）の自動設定を行うことができるという
効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、CAMを構成す
る情報記憶部は、ＮチャンネルMOSFETとＰチャンネルMO
SFETからなるラッチ形態のCMOSインバータ回路の他、例
えば、上記ＰチャンネルMOSFETに代えて、高抵抗値を持
つポリシリコン層に置き換える等種々の実施形態を採る
ことができる。また、この記憶部の信号と、入力レジス
タから供給される信号との比較論理を採る回路は、その
要求される論理機能に応じて種々の実施形態を採ること
ができる。また、ヒットセレクト回路に含まれる優先順
位回路や、書き込み制御回路の具体的構成は何であって
もよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、CAMを構成す
る情報記憶部は、ＮチャンネルMOSFETとＰチャンネルMO
SFETからなるラッチ形態のCMOSインバータ回路の他、例
えば、上記ＰチャンネルMOSFETに代えて、高抵抗値を持
つポリシリコン層に置き換える等種々の実施形態を採る
ことができる。また、この記憶部の信号と、入力レジス
タから供給される信号との比較論理を採る回路は、その
要求される論理機能に応じて種々の実施形態を採ること
ができる。また、ヒットセレクト回路に含まれる優先順
位回路や、書き込み制御回路の具体的構成は何であって
もよい。
なお、連想メモリを構成しない場合、言い換えるなら
ば、ヒット信号を出力信号して用いるシステムでは、SR
AMは省略されるものである。
ば、ヒット信号を出力信号して用いるシステムでは、SR
AMは省略されるものである。
この発明は、内容呼び出しメモリ（CAM）として広く利
用できるものである。
用できるものである。
第１図は、この発明に係るCAMを用いた連想メモリの一
実施例を示すブロック図、 第２図は、CAMを構成するセルの一実施例を示す回路
図、 第３図は、ヒットセレクト回路に含まれる優先順位回路
の一実施例を示す回路図、 第４図は、書き込み制御回路の単位回路の一実施例を示
す回路図である。 R1……入力レジスタ、R2……マスクレジスタ、CAM……
内容呼び出しメモリ、CEL……メモリセル、HSEL……ヒ
ットセレクト回路、WCE……書き込み制御回路、SRAM…
…スタティック型RAM、R3……出力レジスタ
実施例を示すブロック図、 第２図は、CAMを構成するセルの一実施例を示す回路
図、 第３図は、ヒットセレクト回路に含まれる優先順位回路
の一実施例を示す回路図、 第４図は、書き込み制御回路の単位回路の一実施例を示
す回路図である。 R1……入力レジスタ、R2……マスクレジスタ、CAM……
内容呼び出しメモリ、CEL……メモリセル、HSEL……ヒ
ットセレクト回路、WCE……書き込み制御回路、SRAM…
…スタティック型RAM、R3……出力レジスタ
Claims (2)
- 【請求項１】複数からなる相補のデータ線と複数からな
るワード線及びそれと平行に設けられる書き込み信号線
との交点にそれぞれ設けられ、上記書き込み信号線によ
り選択されるスイッチMOSFETにより相補データ線の信号
を取り込むフリップフロップ回路と、上記フリップフロ
ップ回路の保持信号と相補データ線の信号が不一致なら
ワード線の電位を一方のレベルから他方のレベルに変化
させる比較回路からなるメモリセルがマトリックス配置
されてなる内容呼び出しメモリに対して、 入力信号が取り込まれる入力レジスタと、 上記入力レジスタの各ビットの信号をマスク情報に従っ
て比較一致に対応した信号レベルとして対応する相補デ
ータ線に伝えるマスクレジスタと、 制御信号により上記ワード線の信号を受けて予め決めら
れた優先順位に従った１つの選択信号を出力する機能
と、上記ワード線の信号をそのまま出力させる機能とが
切り替えられるようにされたビットセレクト回路と、 制御信号と所定のタイミング信号により上記ヒットセレ
クト回路を通したワード線の選択信号を保持して上記書
き込み信号線を有効レベルにする書き込み制御回路とを
設けてなることを特徴とする内容呼び出しメモリ。 - 【請求項２】上記ヒットセレクト回路の出力信号は、上
記内容呼び出しメモリと同一半導体集積回路に形成され
たRAMのワード線選択信号として用られるものであるこ
とを特徴とする特許請求の範囲第１項記載の内容呼び出
しメモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60206420A JPH0743947B2 (ja) | 1985-09-20 | 1985-09-20 | 内容呼び出しメモリ |
| US06/909,928 US4831586A (en) | 1985-09-20 | 1986-09-22 | Content-addressed memory |
| US07/349,402 US4930104A (en) | 1985-09-20 | 1989-05-08 | Content-addressed memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60206420A JPH0743947B2 (ja) | 1985-09-20 | 1985-09-20 | 内容呼び出しメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6267794A JPS6267794A (ja) | 1987-03-27 |
| JPH0743947B2 true JPH0743947B2 (ja) | 1995-05-15 |
Family
ID=16523079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60206420A Expired - Lifetime JPH0743947B2 (ja) | 1985-09-20 | 1985-09-20 | 内容呼び出しメモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US4831586A (ja) |
| JP (1) | JPH0743947B2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63281299A (ja) * | 1987-05-13 | 1988-11-17 | Hitachi Ltd | 連想メモリ装置 |
| US5528551A (en) * | 1987-05-21 | 1996-06-18 | Texas Instruments Inc | Read/write memory with plural memory cell write capability at a selected row address |
| US5289403A (en) * | 1991-07-08 | 1994-02-22 | Hewlett-Packard Company | Self-timed content addressable memory access mechanism with built-in margin test feature |
| JPH05174582A (ja) * | 1991-09-02 | 1993-07-13 | Mitsubishi Electric Corp | 連想メモリの優先度決定回路 |
| US5424754A (en) * | 1991-09-30 | 1995-06-13 | Electronics For Imaging, Inc. | Animated windows with multi-choice variants and analog controls |
| JP2777034B2 (ja) * | 1992-01-17 | 1998-07-16 | 松下電器産業株式会社 | 半導体記憶装置 |
| JPH0676583A (ja) * | 1992-07-06 | 1994-03-18 | Mitsubishi Electric Corp | 内容番地付記憶装置および一致ワード不要化方法 |
| GB9308779D0 (en) * | 1993-04-28 | 1993-06-09 | Plessey Semiconductors Ltd | Contents addressable memory |
| GB9308778D0 (en) * | 1993-04-28 | 1993-06-09 | Plessey Semiconductors Ltd | Contents addressable memory |
| US5454094A (en) * | 1993-06-24 | 1995-09-26 | Hal Computer Systems, Inc. | Method and apparatus for detecting multiple matches in a content addressable memory |
| US5438535A (en) * | 1994-03-29 | 1995-08-01 | Panasonic Technologies, Inc. | Content addressable memory system |
| EP0690386A1 (en) * | 1994-04-04 | 1996-01-03 | International Business Machines Corporation | Address translator and method of operation |
| US6006310A (en) * | 1995-09-20 | 1999-12-21 | Micron Electronics, Inc. | Single memory device that functions as a multi-way set associative cache memory |
| US5821772A (en) * | 1996-08-07 | 1998-10-13 | Xilinx, Inc. | Programmable address decoder for programmable logic device |
| EP0913941B1 (en) * | 1997-10-29 | 2003-09-17 | STMicroelectronics S.r.l. | System for connecting peripheral devices and having a priority arbitration, particularly in a microcontroller chip emulator |
| US6097210A (en) * | 1998-08-04 | 2000-08-01 | Xilinx, Inc. | Multiplexer array with shifted input traces |
| US6137307A (en) * | 1998-08-04 | 2000-10-24 | Xilinx, Inc. | Structure and method for loading wide frames of data from a narrow input bus |
| US6069489A (en) * | 1998-08-04 | 2000-05-30 | Xilinx, Inc. | FPGA having fast configuration memory data readback |
| US6574702B2 (en) * | 1999-02-23 | 2003-06-03 | Netlogic Microsystems, Inc. | Method and apparatus for determining an exact match in a content addressable memory device |
| US6708250B2 (en) * | 2001-09-28 | 2004-03-16 | Mosaid Technologies Incorporated | Circuit and method for performing variable width searches in a content addressable memory |
| US20100017699A1 (en) * | 2008-07-20 | 2010-01-21 | Farrell Glenn H | Multi-choice controls for selecting data groups to be displayed |
| US20100169563A1 (en) * | 2008-12-30 | 2010-07-01 | Jeremy Horner | Content Addressable Memory and Method |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3249921A (en) * | 1961-12-29 | 1966-05-03 | Ibm | Associative memory ordered retrieval |
| BE788028A (fr) * | 1971-08-25 | 1973-02-26 | Siemens Ag | Memoire associative |
| US4045781A (en) * | 1976-02-13 | 1977-08-30 | Digital Equipment Corporation | Memory module with selectable byte addressing for digital data processing system |
| JPS5940396A (ja) * | 1982-08-30 | 1984-03-06 | Nippon Telegr & Teleph Corp <Ntt> | 連想メモリ装置 |
-
1985
- 1985-09-20 JP JP60206420A patent/JPH0743947B2/ja not_active Expired - Lifetime
-
1986
- 1986-09-22 US US06/909,928 patent/US4831586A/en not_active Expired - Fee Related
-
1989
- 1989-05-08 US US07/349,402 patent/US4930104A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4831586A (en) | 1989-05-16 |
| JPS6267794A (ja) | 1987-03-27 |
| US4930104A (en) | 1990-05-29 |
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