JPS5940396A - 連想メモリ装置 - Google Patents
連想メモリ装置Info
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- JPS5940396A JPS5940396A JP15031182A JP15031182A JPS5940396A JP S5940396 A JPS5940396 A JP S5940396A JP 15031182 A JP15031182 A JP 15031182A JP 15031182 A JP15031182 A JP 15031182A JP S5940396 A JPS5940396 A JP S5940396A
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- JP
- Japan
- Prior art keywords
- memory device
- signal
- associative memory
- absence signal
- pout
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は連想メモリ装置の改良に関するものである。
第１図は従来の連想メモリ装置１００一般的な構成のブ
ロック図を示ず。このような連想メモリ装置は［大規模
連想メモＩＪ Ｌ Ｓ Ｉ Ｊ信学技報、５ＳＤ８０−
５６に詳細に述べられている。第１図の連想メモリ装置
はｍワードのものの例を示す。１１は書込み／読出し回
路、１２は検索データレジスタ、１３は連想メモリ・セ
ル・プレイ、１４は複数選択分離回路、１５はワード線
駆動回路、１６はワード線である。
ロック図を示ず。このような連想メモリ装置は［大規模
連想メモＩＪ Ｌ Ｓ Ｉ Ｊ信学技報、５ＳＤ８０−
５６に詳細に述べられている。第１図の連想メモリ装置
はｍワードのものの例を示す。１１は書込み／読出し回
路、１２は検索データレジスタ、１３は連想メモリ・セ
ル・プレイ、１４は複数選択分離回路、１５はワード線
駆動回路、１６はワード線である。
検索データレジスタ１２に検索データがセットされると
、連想メモリ・セル・アレイ１３内の記憶データとの検
索動作が行なわれ、各ワード毎の検索結果が複数選択分
離回路１４に出力される。複数選択分離回路１４は検索
動作において複数個のワードが選択された場合に、その
中の１個のワード選別指示してワード線駆動回路１５に
信号を与えると共に、検索動作によって選択されたワー
ドがあるか否かを示す選択ワード有無信号Ｐｏｕｔを作
成し出力する。ワード線駆動回路１５は複数選択分離回
路１４で選別指示されたワードのワード線１６を駆動し
、書込み／読出し回路１１を介して読出す。
、連想メモリ・セル・アレイ１３内の記憶データとの検
索動作が行なわれ、各ワード毎の検索結果が複数選択分
離回路１４に出力される。複数選択分離回路１４は検索
動作において複数個のワードが選択された場合に、その
中の１個のワード選別指示してワード線駆動回路１５に
信号を与えると共に、検索動作によって選択されたワー
ドがあるか否かを示す選択ワード有無信号Ｐｏｕｔを作
成し出力する。ワード線駆動回路１５は複数選択分離回
路１４で選別指示されたワードのワード線１６を駆動し
、書込み／読出し回路１１を介して読出す。
第２図は複数選択分離回路１４の最も基本的な論理構成
を示す図である。Ｋ１〜Ｋｍは各ワードからの検索結果
であり、ＡＮＤゲー） １４ ａに入力されて、上位の
ワードが選択されていなければ複数選択分離結果として
出力される。又４０１（ゲー） １４１）を介して下位
のワードに対応する部分に与えられ、上位が選択されな
いようにする。これから、１個でも選択されればＰｏｕ
ｔが出力されることがわかる。
を示す図である。Ｋ１〜Ｋｍは各ワードからの検索結果
であり、ＡＮＤゲー） １４ ａに入力されて、上位の
ワードが選択されていなければ複数選択分離結果として
出力される。又４０１（ゲー） １４１）を介して下位
のワードに対応する部分に与えられ、上位が選択されな
いようにする。これから、１個でも選択されればＰｏｕ
ｔが出力されることがわかる。
第３図は連想メモリ装置１０をフード方向に拡張使用す
る場合の構成を示す。この場合、上位装置のＰｏｕ ｔ
が下位のＰ ｉ ｎに接続されるので、上位装置からの
Ｐｉｎが各装置の複数選択分離回路をリップルしながら
伝搬して行くことかわかる。このため、１装置あたりの
複数選択分離動作に要する時間をＴ、拡張した装置数を
Ｎとすると、全装置にわたる複数選択分離動作に要する
時間は、ＴｘＮとなる。これは、Ｎが太き（なったとき
膨大なものとなり、装置としてのスループットが著しく
低下することを意味する。
る場合の構成を示す。この場合、上位装置のＰｏｕ ｔ
が下位のＰ ｉ ｎに接続されるので、上位装置からの
Ｐｉｎが各装置の複数選択分離回路をリップルしながら
伝搬して行くことかわかる。このため、１装置あたりの
複数選択分離動作に要する時間をＴ、拡張した装置数を
Ｎとすると、全装置にわたる複数選択分離動作に要する
時間は、ＴｘＮとなる。これは、Ｎが太き（なったとき
膨大なものとなり、装置としてのスループットが著しく
低下することを意味する。
このように、従来の連想メモリ装置では、ワード方向に
拡張して用いるとき、その動作にきわめて長い時間を要
し、装置としてのスループットの低下を招くという欠点
があった。
拡張して用いるとき、その動作にきわめて長い時間を要
し、装置としてのスループットの低下を招くという欠点
があった。
本発明の目的はワード方向に拡張した場合にも高速に動
作する連想メモリ装置を提供することにある。
作する連想メモリ装置を提供することにある。
しかして本発明は、自装置の選択ワード有無信号と他の
連想メモリ装置における選択ワード有無信号とから外部
への選択ワード有無信号を作成して出力すると共に、メ
モリ動作を制御する内部信号を作成することを特徴とす
る。
連想メモリ装置における選択ワード有無信号とから外部
への選択ワード有無信号を作成して出力すると共に、メ
モリ動作を制御する内部信号を作成することを特徴とす
る。
第４図は、本発明の一実施例であって、ワード方向に拡
張して用いる場合にも高速に動作する連想メモリ装置の
部分的な論理ブロック構成図である。以下、本説明は、
すべて正論理を用いて行なう。これは、負論理を用いて
同様に説明できる。
張して用いる場合にも高速に動作する連想メモリ装置の
部分的な論理ブロック構成図である。以下、本説明は、
すべて正論理を用いて行なう。これは、負論理を用いて
同様に説明できる。
第４図において、２０は第２図に示すような複数選択分
離回路、２１は第２図のＰｉｎに、２２は第２図のＰｏ
＋１ｔに対応する。この場合、Ｐｉｎには常に０を入力
しておく。乙は外部入力信号と選択ワード有無信号Ｐｏ
・口ｔ２２との論理をとり外部へ出力する論理ブロック
であり、冴は第１の外部入力信号Ｐｅｘｉｎの入力端子
であり、５は論理をとった結果の信号Ｐｅｘｏｕｔの外
部への出力端子である。２６は外部入力信号を選択ワー
ド有無信号によって活性化するだめの論理ブロックであ
り、２７は第２の外部からの入力信号Ｃ３ＴＴＬの入力
端子であり、あは論理ブロック２６の出力Ｃ８である。
離回路、２１は第２図のＰｉｎに、２２は第２図のＰｏ
＋１ｔに対応する。この場合、Ｐｉｎには常に０を入力
しておく。乙は外部入力信号と選択ワード有無信号Ｐｏ
・口ｔ２２との論理をとり外部へ出力する論理ブロック
であり、冴は第１の外部入力信号Ｐｅｘｉｎの入力端子
であり、５は論理をとった結果の信号Ｐｅｘｏｕｔの外
部への出力端子である。２６は外部入力信号を選択ワー
ド有無信号によって活性化するだめの論理ブロックであ
り、２７は第２の外部からの入力信号Ｃ３ＴＴＬの入力
端子であり、あは論理ブロック２６の出力Ｃ８である。
２９は２人力ＯＲゲート、３０は否定ゲート、３］は２
人カＮＯＲゲート、３２は２人力ＡＮＤゲートである。
人カＮＯＲゲート、３２は２人力ＡＮＤゲートである。
以下、第４図を用いて本連想メモリ装置の動作を説明す
る。まず、ワード方向に拡張使用しない場合の動作を説
明する。この場合、Ｐｅｘｉｎには“Ｏ″を入力してお
く。このとき、ＰｅＸｏｕｔは、Ｐｏｕｔと一致し、選
択ワード有無信号が出力されることがわかる。またこの
とき、ｃｓとＰｏｕｔ、Ｃ８Ｔ、Ｌの関係は次式（１）
で表わされる。
る。まず、ワード方向に拡張使用しない場合の動作を説
明する。この場合、Ｐｅｘｉｎには“Ｏ″を入力してお
く。このとき、ＰｅＸｏｕｔは、Ｐｏｕｔと一致し、選
択ワード有無信号が出力されることがわかる。またこの
とき、ｃｓとＰｏｕｔ、Ｃ８Ｔ、Ｌの関係は次式（１）
で表わされる。
ＣＳ ＝ＣＳ Ｔ ＴＬ ＠Ｐｏｕ ｔ
ｉｌｌすなわち、Ｃ３ＴＴ１はＰｏｕｔによって
活性化され、Ｃ８Ｔ、Ｌ＝１でかっ、Ｐｏｕｔ＝１のと
きＣ３＝１となる。この場合、Ｃ”ｒｒｐは通常のラン
ダムアクセスメモリで用いられるチップセレクト信号と
同じものである。Ｃ８Ｔ、Ｌ−１，であっても、Ｐｏｕ
ｕ＝００ときは選択されているワードが存在せず、内部
チップセレクト信号Ｃ８ばＩＩ ＯＩＩである。Ｃ３Ｔ
ＴＬ＝１でかつＰｏｕｔ二１のとき、本連想メモリ装置
へのデータ入出力等のアクセスが可能となる。このよう
に、本連想メモリ装置が、ワード方向へ拡張使用しない
場合、従来の連想メモリ装置と同様に動作することが理
解できる。
ｉｌｌすなわち、Ｃ３ＴＴ１はＰｏｕｔによって
活性化され、Ｃ８Ｔ、Ｌ＝１でかっ、Ｐｏｕｔ＝１のと
きＣ３＝１となる。この場合、Ｃ”ｒｒｐは通常のラン
ダムアクセスメモリで用いられるチップセレクト信号と
同じものである。Ｃ８Ｔ、Ｌ−１，であっても、Ｐｏｕ
ｕ＝００ときは選択されているワードが存在せず、内部
チップセレクト信号Ｃ８ばＩＩ ＯＩＩである。Ｃ３Ｔ
ＴＬ＝１でかつＰｏｕｔ二１のとき、本連想メモリ装置
へのデータ入出力等のアクセスが可能となる。このよう
に、本連想メモリ装置が、ワード方向へ拡張使用しない
場合、従来の連想メモリ装置と同様に動作することが理
解できる。
次に、本連想メモリ装置をワード方向へ拡張使用する場
合の動作を説明する。第５図に本連想メモＩＪ Ｒ置を
フード方向へ拡張使用する場合の接続図を示す。第５図
の場合は、３個の装置を接続しているが、これは、任意
個数の装置を接続した場合も同様に説明できる。第５図
において、４ｏはそれぞれ本連想メモリ装置であり、４
１．４２．４３はそれぞれの装置のＰｅｘｉｎ入力端子
であり、４４．４５．４６はそれぞれの装置のＰｅｘｏ
ｕｔ出力端子であり、４７．４８．４９はそれぞれの装
置のＣ３ＴＴＬ入カ端子である。第４図、第５図の端子
間の関係は、第４図の２４．５．２６がたとえば第５図
の各端子４２．４５．４８に対応する。
合の動作を説明する。第５図に本連想メモＩＪ Ｒ置を
フード方向へ拡張使用する場合の接続図を示す。第５図
の場合は、３個の装置を接続しているが、これは、任意
個数の装置を接続した場合も同様に説明できる。第５図
において、４ｏはそれぞれ本連想メモリ装置であり、４
１．４２．４３はそれぞれの装置のＰｅｘｉｎ入力端子
であり、４４．４５．４６はそれぞれの装置のＰｅｘｏ
ｕｔ出力端子であり、４７．４８．４９はそれぞれの装
置のＣ３ＴＴＬ入カ端子である。第４図、第５図の端子
間の関係は、第４図の２４．５．２６がたとえば第５図
の各端子４２．４５．４８に対応する。
以下、第４図、第５図を用いて動作を説明する。
連想メモリ装置４０のｐｅｘｉｎ入力端子４１には°°
０゛′を入力しておく。最下位の連想メモリ装置４０の
Ｐｅｘｏｕｔ出力端子４６からの出力が、拡張使用した
場合の全体の選択ワード有無信号Ｐ、。。８、に対応す
る。Ｐ、。。８□は第４図、第５図から明らかなように
、各装置のうち、Ｐｏｕｔ＝１の装置が１つでもあると
Ｐ、。い、＝１となり、これが全体の選択ワード有無信
号であることがわかる。
０゛′を入力しておく。最下位の連想メモリ装置４０の
Ｐｅｘｏｕｔ出力端子４６からの出力が、拡張使用した
場合の全体の選択ワード有無信号Ｐ、。。８、に対応す
る。Ｐ、。。８□は第４図、第５図から明らかなように
、各装置のうち、Ｐｏｕｔ＝１の装置が１つでもあると
Ｐ、。い、＝１となり、これが全体の選択ワード有無信
号であることがわかる。
まず、拡張使用した場合の高速な複数節板分離動作を説
明する。第４図、第５図から明らかなように、各装置４
０の複数選択分離回路は、並列、独立に動作し、各装置
４０内のＰｏｕｔが同時に確定する。各装置内でＰｏｕ
ｔで確定したのち、各装置では、第４図の２３に対応す
る論理ブロックにおいて、Ｐｅｘｉｎすなわち隣接する
上位装置のＰｅｘｏｕｔとＰｏｕｔとの論理和をとり、
これを下位装置へ伝搬する。このように、各装置の第４
図の乙に対応する論理ブロックを通じて信号がリップル
し、全体の選択ワード有無信号Ｐ が確定する。
明する。第４図、第５図から明らかなように、各装置４
０の複数選択分離回路は、並列、独立に動作し、各装置
４０内のＰｏｕｔが同時に確定する。各装置内でＰｏｕ
ｔで確定したのち、各装置では、第４図の２３に対応す
る論理ブロックにおいて、Ｐｅｘｉｎすなわち隣接する
上位装置のＰｅｘｏｕｔとＰｏｕｔとの論理和をとり、
これを下位装置へ伝搬する。このように、各装置の第４
図の乙に対応する論理ブロックを通じて信号がリップル
し、全体の選択ワード有無信号Ｐ が確定する。
ＴＯＯ１
２のような、全体の複数選択分離動作に要する時間Ｔ
は、１装置あたりの複数選択分離動作ＴＯ陳１ に要する時間をＴ、第４図の乙に示す論理ブロックの動
作時間をΔＴ、拡張した装置数をＮとすると、次式（２
）で与えられる。
は、１装置あたりの複数選択分離動作ＴＯ陳１ に要する時間をＴ、第４図の乙に示す論理ブロックの動
作時間をΔＴ、拡張した装置数をＮとすると、次式（２
）で与えられる。
Ｔ ＝Ｔ＋ΔＴ ｘ Ｎ ｉ２）
ｏｅａｌ 第２図、第４図から明らかなように、Ｔ＞＞ΔＴであり
、式（２）のＴＴＯｌ；ａ□は、従来装置の場合に必要
な時間ＴｘＮと比較して、きわめて高速化されているこ
とがわかる。
ｏｅａｌ 第２図、第４図から明らかなように、Ｔ＞＞ΔＴであり
、式（２）のＴＴＯｌ；ａ□は、従来装置の場合に必要
な時間ＴｘＮと比較して、きわめて高速化されているこ
とがわかる。
次に、データ入出力に関する動作を説明する。
第４図に示すＣＳとＣ３，Ｌ、 Ｐｏｕｔ 、 Ｐｅｘ
ｉｎの関係は次式（３）で示される。
ｉｎの関係は次式（３）で示される。
（３）
上式の（）内Ｐｅｘｉｎ−Ｐｏｕｔは、Ｐｏｕｔ＝１で
かつＰｅｘｉｎが′０″′のときのみｎ Ｉ Ｉ＋とな
る。Ｐｅｘｉｎは、この場合、隣接する上位装置のＰｅ
ｘｏｕｔであり、これは第４図から明らかなように、上
位にあるすべての装置の中、Ｐｏｕｔ＝１の装置がある
かないかを示している。このように、ある装置内におけ
るＰｅｘｉｎ −Ｐｏｕｔは、その装置より上位の装置
のうち、ｐｏｕｔ＝、１の装置が存在せず、かつ、その
装置自身のＰｏｕｔが１゛°のときのみ、＋Ｉ Ｉ Ｉ
＋をとる。
かつＰｅｘｉｎが′０″′のときのみｎ Ｉ Ｉ＋とな
る。Ｐｅｘｉｎは、この場合、隣接する上位装置のＰｅ
ｘｏｕｔであり、これは第４図から明らかなように、上
位にあるすべての装置の中、Ｐｏｕｔ＝１の装置がある
かないかを示している。このように、ある装置内におけ
るＰｅｘｉｎ −Ｐｏｕｔは、その装置より上位の装置
のうち、ｐｏｕｔ＝、１の装置が存在せず、かつ、その
装置自身のＰｏｕｔが１゛°のときのみ、＋Ｉ Ｉ Ｉ
＋をとる。
すべての装置に同じＣ３ＴＴＬ−１を入力してデータ入
出力を行なおうとすると、Ｐｏｕｔ：＝１であるもつと
も上位にある装置のＣ８のみが°゛１′°となり、他の
装置のＣ８は°゛０″となり、選択されたワードのうち
、もつとも上位の装置内にあるワードに対するデータ入
出力が自動的に行なえる。
出力を行なおうとすると、Ｐｏｕｔ：＝１であるもつと
も上位にある装置のＣ８のみが°゛１′°となり、他の
装置のＣ８は°゛０″となり、選択されたワードのうち
、もつとも上位の装置内にあるワードに対するデータ入
出力が自動的に行なえる。
このように本発明によって、ワード方向に拡張使用した
場合にも、きわめて高速に動作する連想メモリ装置が実
現できることがわかる。
場合にも、きわめて高速に動作する連想メモリ装置が実
現できることがわかる。
本実施例では、メモリ動作に必要な内部信号を生成する
ため選択ワード有無信号Ｐｏｕｔと、いわゆるチップセ
レクト信号Ｃ８とＰｅｘｉｎとの論理をとっているが、
これは、他のライトイネーブル信号等の制御命令やイン
ストラクションであっても同様に考えることができる。
ため選択ワード有無信号Ｐｏｕｔと、いわゆるチップセ
レクト信号Ｃ８とＰｅｘｉｎとの論理をとっているが、
これは、他のライトイネーブル信号等の制御命令やイン
ストラクションであっても同様に考えることができる。
さらに、ＰｏｕｔとＰｅｘｉｎとの論理をとった結果で
、複数選択分離回路の各ワード毎の出力結果（第２図の
Ｂ ｉ −ｉ ＝ ｌ−ｍに対応）を活性化したり、不
活性化したりする方式も容易に考えることができる。
、複数選択分離回路の各ワード毎の出力結果（第２図の
Ｂ ｉ −ｉ ＝ ｌ−ｍに対応）を活性化したり、不
活性化したりする方式も容易に考えることができる。
以上述べたごとく本発明によれば、ワード方向へ拡張し
て使用したときにも高速に動作する連想メモリ装置が実
現できる。１つの連想メモリ装置あたりのワード数には
限界があり、ワード方向へ拡張して使用することは必要
不可欠であるが、本発明によれば、このような多くのワ
ード数を必要とする応用に対して、スルーブツトを著し
く低下させることなく連想メモリ装置を適用可能とする
。
て使用したときにも高速に動作する連想メモリ装置が実
現できる。１つの連想メモリ装置あたりのワード数には
限界があり、ワード方向へ拡張して使用することは必要
不可欠であるが、本発明によれば、このような多くのワ
ード数を必要とする応用に対して、スルーブツトを著し
く低下させることなく連想メモリ装置を適用可能とする
。
第１図は従来例を示すブロック図、第２図は複数選択分
離回路を示す図、第３図は従来の連想メモリ装置をワー
ド方向に拡張使用する場合の接続図、第４図は本発明の
一実施例を示す部分的な論理を示すブロック図、第５図
は第４図の例をワード方向へ拡張使用する場の接続図で
ある。 ２２・・・選択ワード有無信号、２４・・・外部入力信
号、５・・・外部出力信号、４０・・・連想メモリ装置
。 第１図 ｐｏｕｔ 第２図 第３図 ｏｕｔ
離回路を示す図、第３図は従来の連想メモリ装置をワー
ド方向に拡張使用する場合の接続図、第４図は本発明の
一実施例を示す部分的な論理を示すブロック図、第５図
は第４図の例をワード方向へ拡張使用する場の接続図で
ある。 ２２・・・選択ワード有無信号、２４・・・外部入力信
号、５・・・外部出力信号、４０・・・連想メモリ装置
。 第１図 ｐｏｕｔ 第２図 第３図 ｏｕｔ
Claims (1)
- （１）記憶データと検索データとの検索動作を行ない、
該検索動作によって選択された選択ワードが有るか否か
を示す選択ワード有無信号を作成する連想メモリ装置に
おいて、上記選択ワード有無信号と他の連想メモリ装置
における選択ワード有無信号とから外部への選択ワード
有無信号を作成して出力すると共に、メモリ動作を制御
する内部信号を作成することを特徴とする連想メモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15031182A JPS5940396A (ja) | 1982-08-30 | 1982-08-30 | 連想メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15031182A JPS5940396A (ja) | 1982-08-30 | 1982-08-30 | 連想メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5940396A true JPS5940396A (ja) | 1984-03-06 |
| JPH0352160B2 JPH0352160B2 (ja) | 1991-08-09 |
Family
ID=15494237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15031182A Granted JPS5940396A (ja) | 1982-08-30 | 1982-08-30 | 連想メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5940396A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6267794A (ja) * | 1985-09-20 | 1987-03-27 | Hitachi Ltd | 内容呼び出しメモリ |
| US4853892A (en) * | 1986-01-17 | 1989-08-01 | Kabushiki Kaisha Toshiba | Associative memory device including write inhibit circuitry |
| US5568416A (en) * | 1994-03-24 | 1996-10-22 | Kawasaki Steel Corporation | Associative memory |
-
1982
- 1982-08-30 JP JP15031182A patent/JPS5940396A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6267794A (ja) * | 1985-09-20 | 1987-03-27 | Hitachi Ltd | 内容呼び出しメモリ |
| US4853892A (en) * | 1986-01-17 | 1989-08-01 | Kabushiki Kaisha Toshiba | Associative memory device including write inhibit circuitry |
| US5568416A (en) * | 1994-03-24 | 1996-10-22 | Kawasaki Steel Corporation | Associative memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0352160B2 (ja) | 1991-08-09 |
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