JPH03105467A

JPH03105467A - 検索論理演算回路

Info

Publication number: JPH03105467A
Application number: JP1241713A
Authority: JP
Inventors: Tamon Mashita; 太門真下; Masaharu Murakami; 正治村上; Yoshinori Okami; 吉規岡見
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-09-20
Filing date: 1989-09-20
Publication date: 1991-05-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は検索論理演算回路にかかり、特に複数の論理演
算結果にさらに論理演算を行なうのに好適な検索論理演
算回路に関する。

［従来の技術］情報検索を行なう場合，あるレコード内のあるフィール
ドに“ＡＢＣ”が存在するという単純なものだけではな
＜，”ＡＢＣ”又は”　１　２　３”であるというよう
に、比較演算結果をＡＮＤ，ＯＲ，ＮＯＴの論理演算で
結んだ複合条件下での検索が必要になることがある。

従来技術においては、上記の複合条件下での論理演算を
行なうものとして、特開昭６０−２５１４３３号公報に
開示されたものが知られている．上記公報に開示された
発明によれば、複数の比較演算結果がＲＡＭのアドレス
信号として入力され、ＲＡＭ内には複数の比較演算結果
の全ての組合せをアドレス信号として，検索条件に合う
アドレスには“１”が記憶され、検索条件に合わないア
ドレスには“０”が記憶されている．例えば，４ビット
の比較演算結果Ｂｌ．Ｂ２，Ｂ３，Ｂ４と論理演算（（
ＢＩ　　ＡＮＤ　　Ｂ２）ＯＲ　　Ｂ４）が与えられた
場合、ＲＡＭのアドレスのＭＳＢにＲ４，Ｔ，　Ｓ　Ｂ
にＢ　１を対応させると．ＲＡＭに“１　＋７を書き込
むアドレスはＩ６進記述によると３．７，８，９．Ａ，
Ｂ，（＝，Ｄ，Ｅ，Ｆであり、その他のアドレスには“
Ｏ“を書き込む必要がある。

し発明が解決しようとする課題］と記した従来技術においては、ＲＡＭへのデータ書き込
みに多大の時間を必要とするという問題点があった．特
に、比較演算結果のビット数をＮとすると、ＲＡＭへの
書き込み回数は２　となるため、比較演算結果のビット
数Ｎが大きくなる程ＲＡＭへのデータ書き込みに多大の
時間を必要とした。

本発明は上記した従来技術の問題点に鑑みなされたもの
で、検索を高速に行なうのに好適な検索論理演算回路を
提供することを目的としている．［課題を解決するため
の手段］本発明の検索論理演算回路は、複数の比較演算結果を用
いて、任意の論理演算を行なって目的の情報を検索する
ものであり，特に検索論理演算回路であって、複数の比
較演算結果の１−つを選択して出力する第ｌの手段と、
第１の手段から出力されるデータと第３の手段から出力
されるデータとを用いて任意の論理演算を行なう第２の
手段と、第２の手段から出力される論理演算結果を格納
し，格納した複数の論理演算結果を適宜選択して出力す
る第３の手段と．上記第１の手段に対して選択すべきｌ
つの比較演算結果を指示し、上記第２の手段に対して実
行する論理演算の内容を指示し、上記第３の手段に対し
て出力すべき論理演算結果を指示する第４の手段とから
構或されることを特徴としている。

［作用］本発明によれば，上記第４の手段からの指示により，第
１の手段から出力される比較演算結果と第３の手段から
出力される論理演算結果とを用いて、第２の手段によっ
て所望の論理演算を高速番３行なうことができる。

［実施例］以下添付の図面に示す実施例により、更に詳細に本発明
について説明する。

第１図は本発明の検索論理演算回路の一実施例を示すブ
ロック図である．第１図に示すように、被検索データは
メモリ１２内に格納され、ＤＭＡ　７によってメモリ１
２から読み出され、データバッファ８と比較演算部９に
送られる．データバッファ８はダブルバッファの構或を
有しており，バッファ８ａ，８ｂのいずれか一方に格納
される。比較演算部９は送られた被検索データのフィー
ルド毎に比較演算を行ない、比較演算結果を出力する．
出力された比較演算結果は論理演算部１０に入力され、
最終的な判定を行ない、その結果（ＯＫ又はＮＯ）を出
力する。この判定結果に応じて，ＤＭＡＩＩはデータバ
ッファ８ａ又は８ｂ内のデータをメモリ１２内の所定の
場所に格納する．ここで、比較演算部９としては、特開
昭６３　−　７３４２２号公報に開示されているものと
同様の構或のものを用いることができる．ここで、データパッファ８をダブルパッファの構成とし
たのは、ＤＭＡ７の読み出し動作は比較演算部９や論理
演算部ｌＯの処理と比較して高速であるためダブルバッ
ファ構成とすることにより、比較演算部９と論理演算部
ＩＯでパイプライン制御を実行できるためである．第２図はメモリ１２に格納されている被検索データの一
例を示す説明図である．第２図に示す例では、１レコー
ドは４フィールドがら構或され、第１図に示す実施例で
は、前記したようにフィールド毎に比較演算が行なわれ
る。

第３図は第ｌ図に示す論理演算部の詳細を示す図である
。第３図に示すように、比較演算部７は１０ビットの信
号ｂ１〜ｂｌｏを出力し、これがラッチ回路３にラッチ
される．セレクタ４は、命令ＲＡＭＩから出力される選
択信号ＳＥＬＦＭを受けて，信号ｂ１〜ｂｌＯお．よび
スタック６の出カＮＥＸＴのいずれか１つを選択出力す
る。

ここで，命令ＲＡＭＩには、論理演算をどのような手順
で行なうかという情報が格納されており，アドレスカウ
ンタ２の出力に応じて、セレクタ４に対しては選択信号
ＳＥＬＦＮを出力し、論理演算ユニット５に対しては論
理演算の内容を指示する信号ＬＵＦＮを出力し、スタッ
ク６に対してはその動作を指定する信号ＳＴＫＦＮを出
力する。

また、アドレスカウンタ２は、順次インクリメントされ
る。

論理演算ユニット５は、１ビットの論理演算を行なうも
のであり、図示するように、入力端子Ａにはスタック６
の出力が入力され、入力端子Ｂにはセレクタ４の出力が
入力される．そして，論理演算ユニット５の出力はスタ
ック６の入力端子に接続されている。上記したように、
論理演算ユニット５が実行する論理演算の内容は，命令
ＲＡＭ１から出力される信号ＬＵＦＮによって定められ
る。指定される演算としては、例えばバス，ＡＮＤ，Ｏ
Ｒ，ＮＯＴがあり、コノ他にもＸＯＲ，ＮＡＮＤ，ＮＯ
Ｒ，ＡＮＤＮＯＴ等が指定されることもある。

スタック６は、２つの出力を有し、出力ＴＯＰは論理演
算ユニット５の入力端子Ａに入力され、出力ＮＥＸＴは
セレクタ４に入力される。スタック６は、データを階層
状に保持するもので、出力ＴＯＰは最上段の保持データ
の出力であり、出力ＮＥＸＴは最上段から２段目の保持
データの出力である．スタック６の制御も，上記したよ
うに、命令ＲＡＭ１から出力される信号ＳＴＫＦＮによ
って指定される．第４図は、命令ＲＡＭから出力される信号ＳＥＬＦＮ，
ＬＶＦＮ，ＳＴＫＦＮの内容を示す説明図である。図示
するように、セレクタ４に対しては，ラッチ回路３の出
力ｂ１〜ｂｌＯおよびスタック６の出力ＮＥＸＴのうち
のいずれか１つを指定する。また、論理演算ユニット５
に対しては、パスとＡＮＤとＯＲとＮＯＴとＥＮＤ　　
ＯＦ　　ＰＲＯＧＲＡＭのうちのいずれか１つを指定す
る。ここで、パスとはＢへの入力をそのままスタック６
に出力することである．また、スタック６に対しては．
ＮＣとＰＵＳＨとＰＯＰのうちのいずれか１つを指定す
る。ここで、ＮＧとは，何もせず、ただ論理演算ユニッ
ト５から入力されたデータをスタック６の最上段（ＴＯ
Ｐ）に桔納する処理をいう。また，ＰＵＳＨとは、スタ
ック６の最上段（ＴＯＰ）に格納されているデータを２
段目（ＮＥＸＴ）に格納し、論理演算ユニット５からの
出力を最上段（ＴＯＰ）に格納し、更に最上段から第ｉ
段目に格納されたデータを第（ｉ＋１）段目に格納する
処理をいう（ｉは正の整数）．また，ｐｏｐとは、最上
段から２段目（ＮＥＸＴ）に格納されたデータを最上段
（ＴＯＰ）に格納し，第ｉ段目に格納されたデータを第
（ｉ−１）段目に格納する処理をいう。

論理演算ユニット５において実行される任意の論理演算
は、スタック６に演算の途中結果を一時的に保存しなが
ら行なうことができる．また，ＡＮＤ，ＯＲを何回も行
なう演算は，１つずつの論理演算に分解して１つのクロ
ックタイミングで工つずつ行ない，スタック６に演算結
果をアキュームレートするように，命令ＲＡＭｌの内容
を設定すれば良い．また，括弧や演算結果を保存する必
要が生じたときはスタック６に必要の回数だけ保存すれ
ば良い。

次に、具体例として、論理演算（ｂ４・ｂ６十ｂ２・ｂ
３）を行なう場合について，第５図（ａ），（ｂ）を用
いて説明する，まず，ステップ５１において，第５図（
ｂ）に示すように，命令ＲＡＭｌからセレクタ４に対し
てデータｂ４の選択命令が出力され、論理演算ユニット
５に対してパスの命令が出力され，スタック６に対して
ＮＣの命令が出力される．これによって，セレクタ４は
データｂｌを選択し、論理演算ユニット５は入力された
データｂｌをそのまま出力し、スタック６は入力された
データｂ１を最上段（ＴＯＰ）に格納する。次に，ステ
ップ５２において，第５図（ｂ）に示すように、命令Ｒ
ＡＭ１からセレクタ４に対してデータｂ６の選択命令が
出力され、論理演算ユニット５に対してＡＮＤの命令が
出力され、スタック６に対してＮＣの命令が出力される
．これによって、セレクタ４はデータｂ６を出力し、論
理演算ユニット５はスタック６　（ＴＯＰ）から出力さ
れるデータｂ４とセレクタ４から出力されるデータｂ６
のＡＮＤを取り、その結果がスタック６の最上段（ＴＯ
Ｐ）に格納される．これによって．ｂ４・ｂ６の演算が
実行されたことになる。以下同様の手順によって、ステ
ップ５３〜５５の処理が行なわれ、論理演算式（ｂ４・
ｂ６＋ｂ２・ｂ３）が実行される。

第６図（ａ），　（ｂ）は，上記した論理演算式（ｂ４
・ｂ６＋ｂ２・ｂ３）を逆ポーランドの方法を用いて変
換し、第３図に示す回路を用いて論理演算を実行する場
合のフローチャートと命令ＲＡＭＩから出力される命令
の内容を示す図である．論理演算式（ｂ４・ｂ６＋ｂ２
・ｂ３）を逆ポーランド変換すると（ｂ４ｂ６・ｂ２ｂ
３・＋）となり，この論理演算式は、第６図（ａ），　
（ｂ）に示すステップ６１〜６７の処理によって実行さ
れる．ここでは、変数が出てきたらＰＵＳＨ，演算子が
出てきたらスタックの先頭とスタックの２番目で演算す
れば機械的に演算が行なえる．［発明の効果］本発明によれば，従来技術のようにＲＡＭへのデータの
書き込みが不要になるので、情報検索を高速に行なうこ
とができるという効果がある．

【図面の簡単な説明】

第ｌ図は本発明の一実施例を示すブロック図、第２図は
第１図に示すメモリに格納される被検索データの例を示
す説明図、第３図は第ｌ図に示す論理演算部の具体例を
示すブロック図、第４図は第３図に示す命令ＲＡＭＰか
ら出力される各種の命令を示す説明図、第５図（．）は
第３図に示す回路の動作の一例を示すフローチャート、
第５図（ｂ）は第５図（ａ）に示すフローチャートを実
行する場合に命令ＲＡＭから出力される命令の内容を示
す説明図、第６図（ａ）は第３図に示す回路の動作の一
例を示すフローチャート，第６図（ｂ）は第６図（ａ）
に示すフローチャートを実行する場合に命令ＲＡＭから
出力される命令の内容を示す説明図である．１・・・命令ＲＡＭ、２・・・アドレスカウンタ、３・
・・ラッチ回路、４・・・セレクタ，５・・・論理演算
ユニット、６・・・スタック、７・・・ＤＭＡ、８・・
・データバソファ５９・・・比較演算部、ｉｏ・・・論
理演算部，１１・・・ＤＭＡ．　１２・・・メモリ．第図

Claims

【特許請求の範囲】

１、複数の比較演算結果を用いて、任意の論理演算を行
なって目的の情報を検索する検索論理演算回路であって
、複数の比較演算結果の１つを選択して出力する第１の
手段と、第１の手段から出力されるデータと第３の手段
から出力されるデータとを用いて任意の論理演算を行な
う第２の手段と、第２の手段から出力される論理演算結
果を格納し、格納した複数の論理演算結果を適宜選択し
て出力する第３の手段と、上記第１の手段に対して選択
すべき１つの比較演算結果を指示し、上記第２の手段に
対して実行する論理演算の内容を指示し、上記第３の手
段に対して出力すべき論理演算結果を指示する第４の手
段とから構成されることを特徴とする検索論理演算回路
。