JPH01169624A - 論理演算回路 - Google Patents
論理演算回路Info
- Publication number
- JPH01169624A JPH01169624A JP32701787A JP32701787A JPH01169624A JP H01169624 A JPH01169624 A JP H01169624A JP 32701787 A JP32701787 A JP 32701787A JP 32701787 A JP32701787 A JP 32701787A JP H01169624 A JPH01169624 A JP H01169624A
- Authority
- JP
- Japan
- Prior art keywords
- input
- bits
- bit
- gate
- goes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報検索に係り、特ki検索条件に16.。
対してAND 、OR、NOTなどの論理演算条件・を
設定する場に有効な回路に関する。
設定する場に有効な回路に関する。
情報検索においては、あるレコードのあるフィー・ルド
が′″ABCであるものを検索するといった単5純な比
較演算だけでなく、フィールド1がABC・でかつフィ
ールド2が′123 であるものを検索・するといった
複数の比較演算をAND、OR,NOT・などの論理演
算で結合した複合条件での検索が求・められる。
10従来、この種の論
理演算を実現するものとして。
が′″ABCであるものを検索するといった単5純な比
較演算だけでなく、フィールド1がABC・でかつフィ
ールド2が′123 であるものを検索・するといった
複数の比較演算をAND、OR,NOT・などの論理演
算で結合した複合条件での検索が求・められる。
10従来、この種の論
理演算を実現するものとして。
特開昭60−251433号のようki複数の比較演算
績。
績。
果をRAMのアドレスとして入力し、RAMの出。
力として1ビツトのデータ出力を論理演算結果に。
使用する方法が取られていた。 15こ
の方式では、与えられたNビットの演算結果。
の方式では、与えられたNビットの演算結果。
を満足するR A Mのアドレスに 1 そうでない所
。
。
に 0 を書込んでやれば良い。
例えば4ビツトのデータh1〜b4が与えられた場。
合、論理演算(hlAND b2 ) ORb4が与え
られると、。
られると、。
RAMのアドレスM S B VCb4. L S B
にh工を対応させるなら、 1 を書込むアドレスは1
6進記述にて3.7,8,9.A、B、C,D、E、F
である。
にh工を対応させるなら、 1 を書込むアドレスは1
6進記述にて3.7,8,9.A、B、C,D、E、F
である。
上記発明では、比較演算のピット数が増加した場合ki
そのRAMの書込み時間が増大するという問題があった
。つまり、ビット数をNとするとRAMの書込みエリア
は2Nとなり、Nが大きくなるとその時間が問題となる
。
そのRAMの書込み時間が増大するという問題があった
。つまり、ビット数をNとするとRAMの書込みエリア
は2Nとなり、Nが大きくなるとその時間が問題となる
。
本発明の目的は、この書込み時間の増大を防止すること
にある。
にある。
上記目的は、RAMを使わずkiNビットのうちから任
意の数のビットのAND、及びNOTを取り、この結果
を複数回ORを取る事で実現できる。(又はNビットの
うちから任意の数ビットのOR,及びNOTを取り、こ
の結果を複数回ANDを取る以下、ANDとORを逆に
しても同様とする)。
意の数のビットのAND、及びNOTを取り、この結果
を複数回ORを取る事で実現できる。(又はNビットの
うちから任意の数ビットのOR,及びNOTを取り、こ
の結果を複数回ANDを取る以下、ANDとORを逆に
しても同様とする)。
これは、−膜内なNビットの信号の論理演算式(ここで
bnmはh1〜zNのうち1ピツトを選択し、NOTを
取るか取らないかしたもの) の形に展開できる事が知られているためである。
bnmはh1〜zNのうち1ピツトを選択し、NOTを
取るか取らないかしたもの) の形に展開できる事が知られているためである。
第1の手段は、前記一般展開式のカッコの中のビット、
すなわち、b1〜b1.Jのうちのntケを選択する事
を行う。また第2の手段は、この結果に対してNOTを
取る/取らないの選択を行い、曲成のカッコノ中htl
−htneの個々の値を出力する。
すなわち、b1〜b1.Jのうちのntケを選択する事
を行う。また第2の手段は、この結果に対してNOTを
取る/取らないの選択を行い、曲成のカッコノ中htl
−htneの個々の値を出力する。
第3の手段は、これらbt1〜bt□のANDを取りカ
ッコの中の演算を実行する。
ッコの中の演算を実行する。
第4の手段は、これらカッコ間のORを取る演算を順次
実行する。
実行する。
以下、本発明の一実施例を図により説明する。
本図で入力はNビットの信号b1〜bNであり、出、3
力結果はOUT信号1ビットである。入力信号は、演算
中ずつと固定値であるものとする。
中ずつと固定値であるものとする。
6のメモリは2Nビツトのデータ幅を持ち、上位Nビッ
トは、入力信号のNOT演算を取る/取らないの選択を
行い、 1 が書込まれているビットはNOT演算を取
り 0 のビットが書込まれている所はNOT演算され
ない。また、下位NビットはNビットの信号のうち必要
なビットを選択するもので、 1 が書き込まれると選
択を行わず、0が書込んだビットだHANDAND演算
という指定をしている。
トは、入力信号のNOT演算を取る/取らないの選択を
行い、 1 が書込まれているビットはNOT演算を取
り 0 のビットが書込まれている所はNOT演算され
ない。また、下位NビットはNビットの信号のうち必要
なビットを選択するもので、 1 が書き込まれると選
択を行わず、0が書込んだビットだHANDAND演算
という指定をしている。
まずリセット信号であるR8Tが真になると、7のアド
レスカウンタ及び6のFFがリセットされ出力が Oと
なる。
レスカウンタ及び6のFFがリセットされ出力が Oと
なる。
ここでメモリの最初の番地が読み出される。このメモリ
のデータ出力の上位Nビットは、■のEXORの入力と
なり、 1 に指定された所は、入力信号btの極性を
反転させて2のORへの入力とし、 0 に指定された
所は入力信号htをそのまま2への入力とする。
のデータ出力の上位Nビットは、■のEXORの入力と
なり、 1 に指定された所は、入力信号btの極性を
反転させて2のORへの入力とし、 0 に指定された
所は入力信号htをそのまま2への入力とする。
、4
メモリのデータ出力の下位Nビットは、2のORへの入
力となり、 1 に指定されたビットは、2のORの出
力を強制的に 1 とさせ1次段3のANDの入力とし
ては他のビットのAND演算に影響を与えない(AND
の結果は、他のビットのAND演算結果にゆだねられる
)ものとし、 0に指定されたビットのみが1次段3の
ANDの有効な入力データビットとなる。
力となり、 1 に指定されたビットは、2のORの出
力を強制的に 1 とさせ1次段3のANDの入力とし
ては他のビットのAND演算に影響を与えない(AND
の結果は、他のビットのAND演算結果にゆだねられる
)ものとし、 0に指定されたビットのみが1次段3の
ANDの有効な入力データビットとなる。
以上説明した様ki1のEXORにて、入力Nビットの
反転/非反転を指定し、2のORにて。
反転/非反転を指定し、2のORにて。
入力NビットのうちAND演算を行うものだけを選び出
している。
している。
さて、ここでクロックが来るたびki5のフリップフロ
ップでは過去の結果と、3の出力のORを取ることで、
ノ回順次先程説明した論理演算式を実行することができ
る。
ップでは過去の結果と、3の出力のORを取ることで、
ノ回順次先程説明した論理演算式を実行することができ
る。
本発明によれば、ANDを取りたい数だけメモリにデー
タをセットすれば良いので、ソフトウェアのセット時間
が短縮できるという効果がある。
タをセットすれば良いので、ソフトウェアのセット時間
が短縮できるという効果がある。
図は本発明の一実施例を示す構成図である。
1 ・・・ EXORゲ − ト 、 2
・・・ ORゲ − ト 。 3 ・・・ AND ゲ − ト 、
4 ・・・ ORゲ − ト 。 5・・フリップフロップ、6・・メモリ、7・・・アド
レスカウンタ。
・・・ ORゲ − ト 。 3 ・・・ AND ゲ − ト 、
4 ・・・ ORゲ − ト 。 5・・フリップフロップ、6・・メモリ、7・・・アド
レスカウンタ。
Claims (1)
- 1、Nビットの信号の任意のAND、OR、NOTの論
理演算をプログラマブルに行う事を目的とする回路にお
いて、Nビット中の任意のm_iビットを指定する情報
をjヶ分格納する第1の手段と、上記m_iビットのう
ちのk_iビットにNOTを取る指定をする情報をjヶ
分格納する第2の手段と、上記k_iヶのNOTの取ら
れた情報と(m_i−k_i)ヶのNOTの取られない
情報のAND又はORを取る第3の手段と、上記AND
又はORの演算をj回順次、第1及び第2の手段を順次
読出しながら実行する第4の手段と、上記第4の手段の
出力をj回それぞれOR又はANDを取る手段を設けた
事を特徴とする論理演算回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32701787A JPH01169624A (ja) | 1987-12-25 | 1987-12-25 | 論理演算回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32701787A JPH01169624A (ja) | 1987-12-25 | 1987-12-25 | 論理演算回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01169624A true JPH01169624A (ja) | 1989-07-04 |
Family
ID=18194381
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32701787A Pending JPH01169624A (ja) | 1987-12-25 | 1987-12-25 | 論理演算回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01169624A (ja) |
-
1987
- 1987-12-25 JP JP32701787A patent/JPH01169624A/ja active Pending
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