JPH09305444A - カバレッジメモリ - Google Patents

カバレッジメモリ

Info

Publication number
JPH09305444A
JPH09305444A JP8120001A JP12000196A JPH09305444A JP H09305444 A JPH09305444 A JP H09305444A JP 8120001 A JP8120001 A JP 8120001A JP 12000196 A JP12000196 A JP 12000196A JP H09305444 A JPH09305444 A JP H09305444A
Authority
JP
Japan
Prior art keywords
address
memory
coverage
write
read
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP8120001A
Other languages
English (en)
Inventor
Takayoshi Yoshida
隆義 吉田
Noritaka Koyama
法孝 小山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP8120001A priority Critical patent/JPH09305444A/ja
Publication of JPH09305444A publication Critical patent/JPH09305444A/ja
Withdrawn legal-status Critical Current

Links

Landscapes

  • Debugging And Monitoring (AREA)

Abstract

(57)【要約】 【課題】 簡単な回路構成でメモリに対するread、
writeのアクセス状態を同時に収集できるようにす
ること。 【解決手段】 本発明は、内部アドレスに対応して、マ
イクロプロセッサシステム2のCPUから出されるアド
レスバスのアドレス指定でメモリへのアクセス状態を記
録するカバレッジメモリ1であり、マイクロプロセッサ
システム2のアドレスバスA15〜A0 のうちのmビット
部分(A7 〜A0 )が内部アドレスのmビット部分
(A’7 〜A’0 )に対応して接続され、CPUがメモ
リに対する読み出し、書き込みを指示するn本の制御信
号(write、read)が内部アドレスのmビット
部分以外のnビット部分(A’9 、A’8 )に対応して
接続されているものである。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、マイクロプロセッ
サのメモリへのアクセス状態を記録するカバレッジメモ
リに関する。
【0002】
【従来の技術】カバレッジメモリは、マイクロプロセッ
サによるプログラムの実行過程において、メモリ領域の
どれだけの部分に対してアクセスしたか、さらには読み
出し、書き込み等の情報を得るものである。
【0003】ここでメモリ領域には、プログラムが格納
されている領域と、データが格納されている領域とがあ
り、前者はプログラムの走行範囲を、後者はデータのア
クセス範囲を記録する。
【0004】このようなカバレッジメモリを用いたプロ
グラムテストにおいては、カバレッジの実行結果を調べ
てメモリ領域全体に対するアクセスした部分の比率(カ
バレッジ率)を求め、これによってプログラムが正常に
実行されているかどうかを判断している。
【0005】図4は従来のカバレッジメモリを説明する
ブロック図である。すなわち、このカバレッジメモリ
1’は、マイクロプロセッサシステム2の内部にあるC
PU(図示せず)が、同じく内部にあるメモリ(図示せ
ず)に対してどのアドレスへアクセスしたかを記録する
ものであり、CPUで指定する16ビットのアドレスA
15〜A0 のうち、下位8ビットA7 〜A0 とカバレッジ
メモリ1’の内部アドレスA’7 〜A’0 とが対応して
接続されている。
【0006】また、CPUで指定する16ビットのアド
レスの上位8ビットA15〜A8 が領域一致回路3に接続
され、CPUから出力される書き込み信号(writ
e)、読み出し信号(read)から成る制御信号がセ
レクタ5に接続されている。
【0007】領域一致回路3は、上位8ビットA15〜A
8 の値が領域指定レジスタ4で設定した値と一致してい
る場合に、カバレッジメモリ1’に対するRE(読み出
し信号)およびWE(書き込み信号)を発生する。
【0008】このREによる読み出しとWEによる書き
込みとは同時に行われることはなく、1クロック期間内
で最初にREによる読み出しが行われ、その直後に同じ
アドレスへのWEによる書き込みが行われるリードモデ
ィファイライトサイクルとなっている。
【0009】また、カバレッジメモリ1’から読み出さ
れたデータはDO端子からF/F(フリップフロップ)
6へ出力され、このF/F6の出力とセレクタ5の出力
との(論理和をOR回路7で得て、そのデータをDI端
子から書き込む状態となる。ここでセレクタ5はwri
te、readまたは1のいずれかを選択する。
【0010】カバレッジメモリ1’の動作としては、最
初にカバレッジメモリ1’の全体をクリアする。図5は
カバレッジメモリの状態を説明する図であり、(a)は
初期状態、(b)は最終状態である。
【0011】図5では、カバレッジメモリ1’(図4参
照)の内部アドレスA’7 〜A’0にて示される16個
分のアドレスへのアクセス状態をマトリクス状に示した
ものであり、各枡目の左上に示された数字がアドレスの
最下位ビットの値と対応している。なお、カバレッジメ
モリ1’には256個分のアドレスに対応してアクセス
状態を記録できるようになっているが、図5ではその内
の0x0500〜0x050f(0xは16進)までの
16個分のみを示している。
【0012】カバレッジメモリ1’の全体をクリアする
と、図5(a)に示すように、全ての内容に「0」が書
き込まれる状態となる。
【0013】ここで、CPUがメモリ領域0x0500
〜0x050fの各アドレスにアクセスしたかどうかの
カバレッジデータを収集する場合を説明すると、図4に
示す領域指定レジスタ4の値を0x05(2進数で00
000101)に設定し、セレクタ5で「1」を選ぶよ
うに設定する。
【0014】CPUがアドレス0x0500〜0x05
ffのメモリ領域をアクセスすると、そのアドレスの上
位8ビット(0x05)が先に設定した領域指定レジス
タ4の値と一致するため、領域一致回路3から「1」が
出力される。
【0015】領域一致回路3から「1」が出力された状
態で、マイクロプロセッサシステム2の下位8ビットの
アドレスA7 〜A0 と対応するカバレッジメモリ1’の
内部アドレスA’7 〜A’0 に記録されている内容がF
/F6に出力され(REサイクル)、この値とセレクタ
5から出力される「1」との論理和すなわち「1」が同
じアドレスの内容として記録される(WEサイクル)。
【0016】図5(b)に示す最終状態では、CPUが
アドレス0x0502番地、0x050c番地、0x0
50f番地にアクセスした状態が示されている。
【0017】この例では、セレクタ5において「1」を
選択しているため、マイクロプロセッサシステム2のC
PUがメモリに対してreadを指示したか、writ
eを指示したかの区別なく、所定のアドレスに対してア
クセスを行ったか否かの記録を収集することができる。
【0018】つまり、セレクタ5においてwriteを
選択した場合には、write信号の状態が書き込まれ
ることになり、readを選択した場合には、read
信号の状態が書き込まれることになる。この場合、各ア
ドレスに対してreadまたはwriteを行った場合
には「1」が記録され、一度もreadまたはwrit
eを行わなかった場合には「0」が記録されていること
になる。
【0019】また、アドレス一致のみ(CPUがアドレ
スへのアクセスのみを行う場合)、read、writ
eの各々のカバレッジデータを同時に収集したい場合に
は、1アドレスに3ビット記憶するカバレッジメモリを
用い、F/Fと論理和ゲートを3組用いるようにすれば
よい。
【0020】
【発明が解決しようとする課題】しかしながら、このよ
うなカバレッジメモリには次のような問題がある。すな
わち、カバレッジデータを記録するにあたり、内容を読
み出してF/Fへ送るREサイクルと、F/Fからの出
力とセレクタからの出力との論理和を記録するWEサイ
クルとを1クロック期間内で行う必要があることから、
クロック周波数が高くなればなる程、カバレッジメモリ
に対して高速性が要求される。
【0021】例えば、CPUのクロック周波数が20M
Hzであればクロック期間が50nsであるため、RE
サイクルとWEサイクルとが各々20ns程度となる速
度で済むが、CPUのクロック周波数が40MHzとな
るとクロック周期が25nsとなり、REサイクルとW
Eサイクルとが各々10ns程度になってしまう。
【0022】つまり、CPUのクロック周波数が高くな
ればなる程、リードモディファイライトを使用してカバ
レッジデータを収集するのが困難となる。
【0023】また、セレクタでの選択によってrea
d、writeの各カバレッジデータを別個に収集する
ことから、同時に各カバレッジデータを参照することが
できず、メモリのアクセスに対する綿密な検証を行う上
で問題となっている。
【0024】
【課題を解決するための手段】本発明はこのような課題
を解決するために成されたカバレッジメモリである。す
なわち、本発明は、内部アドレスに対応して、マイクロ
プロセッサから出されるアドレスバスのアドレス指定で
メモリへのアクセス状態を記録するカバレッジメモリで
あり、アドレスバスの複数本のビットのうちmビット部
分が内部アドレスのmビット部分に対応して接続され、
マイクロプロセッサのメモリに対する読み出し、書き込
みを指示するn本の制御信号が内部アドレスのmビット
部分以外のnビット部分に対応して接続されているもの
である。
【0025】これにより、マイクロプロセッサのメモリ
に対する読み出し、書き込みでのアクセス状態を、その
読み出しや書き込みの指示に応じた別個の内部アドレス
に独立して記録することができる。また、マイクロプロ
セッサのメモリに対する読み出し、書き込み指示を直接
内部アドレスの設定に反映させているため、マイクロプ
ロセッサの1クロック周期内では、アクセスしたアドレ
スに対応する内部アドレスへの情報の書き込みだけを行
えばよいことになる。
【0026】
【発明の実施の形態】以下に、本発明のカバレッジメモ
リにおける実施の形態を図に基づいて説明する。図1は
本実施形態におけるカバレッジメモリを説明するブロッ
ク図である。すなわち、このカバレッジメモリ1は、マ
イクロプロセッサシステム2の内部にあるCPU(図示
せず)が、同じく内部にあるメモリ(図示せず)に対し
てどのアドレスへアクセスしたかを記録するものであ
り、CPUで指定する16ビットのアドレスA15〜A0
のうち、下位8ビットA7 〜A0 とカバレッジメモリ
1’の内部アドレスA’7 〜A’0 とが対応して接続さ
れ、さらにメモリへのデータの書き込みを指示するwr
ite信号(制御信号)と内部アドレスA’9 、メモリ
からのデータの読み出しを指示するread信号(制御
信号)と内部アドレスA’8 とが各々接続された構成と
なっている。
【0027】また、CPUで指定する16ビットのアド
レスの上位8ビットA15〜A8 が領域一致回路3に接続
されており、領域指定レジスタ4で設定した値と上位8
ビットA15〜A8 の値とが一致した場合にカバレッジメ
モリ1へWE(書き込み信号)を与えて、DI端子から
入力される「1」を記録するようになっている。
【0028】本実施形態におけるカバレッジメモリ1の
動作としては、最初にカバレッジメモリ1の内容全体を
クリアする。このカバレッジメモリ1では、内部アドレ
スA’7 〜A’0 による256個分のアドレスに対応し
た情報を、内部アドレスA’9 〜A’8 によって4種類
分すなわち合計1024個分記録できるようになってい
る。内容をクリアする場合には、1024個の全てに
「0」を記録する。
【0029】次に、領域一致回路3からの出力信号が
「1」となっている場合、その時のマイクロプロセッサ
システム2で指定されているアドレスA7 〜A0 と、r
ead、writeの制御信号とによりカバレッジメモ
リ1の内部アドレスA’9 〜A’0 を設定し、これに対
応した領域へDI端子から入力される「1」を記録す
る。
【0030】ここで、先に説明した1024個のアドレ
スのうち、内部アドレスA’7 〜A’0 の同じものが、
内部アドレスA’9 とA’8 との違いで4つ存在するこ
とになる。
【0031】すなわち、1024個のアドレスの最初の
256個(0x000〜0x0ff番地)はA’9 A’
8 =00であり、write=read=0の場合であ
る。この内部アドレスに対応した領域には、CPUが所
定アドレスへアクセスして読み出しも書き込みも行わな
かった場合(アドレスのみが一致する場合)に「1」が
記録される。以下、この256個の領域をアドレス一致
ブロックという。
【0032】また、次の256個(0x100〜0x1
ff番地)はA’9 A’8 =01であり、write=
0、read=1の場合である。この内部アドレスに対
応した領域には、CPUが所定アドレスに対して読み出
しを行った場合に「1」が記録される。以下、この25
6個の領域をreadブロックという。
【0033】さらに、その次の256個(0x200〜
0x2ff番地)はA’9 A’8 =10であり、wri
te=1、read=0の場合である。この内部アドレ
スに対応した領域には、CPUが所定アドレスに対して
書き込みを行った場合に「1」が記録される。以下、こ
の256個の領域をwriteブロックという。
【0034】最後の256個(0x200〜0x2ff
番地)はA’9 A’8 =11であり、write=re
ad=1の場合である。この内部アドレスに対応した領
域には、CPUが所定アドレスに対してread信号お
よびwrite信号を共にアサートした場合にのみ
「1」が記録されることになる。
【0035】次に、このようなカバレッジメモリ1を用
いた具体的なカバレッジデータの記録について説明す
る。図2はカバレッジメモリの動作を説明するタイミン
グチャートであり、所定のクロック期間T1 〜T12まで
の各クロック内で指示されたアドレス(A15〜A0
と、そのアドレスに対するread、writeの制御
信号、およびカバレッジWE(書き込み信号)の発生タ
イミングを示している。
【0036】領域指定レジスタ4(図1参照)による領
域指定として、先に説明したと同様な0x05を設定し
ているとすると、図2に示すクロック期間T1 、T2
のアドレスが0x04ffであるため領域指定レジスタ
4の指定アドレスとは一致せず、この間は領域一致回路
3(図1参照)から「0」が出力され、カバレッジWE
がLowレベルとなる。すなわち、カバレッジメモリ1
への書き込みを行われない。
【0037】一方、クロック期間T3 〜T10では指定さ
れるアドレスが0x0500〜0x05ffの範囲にあ
ることから、領域一致回路3(図1参照)から「1」が
出力され、カバレッジWEがHighレベルとなる。こ
の間はカバレッジメモリ1の内部アドレス(CPUによ
る指定アドレスとread、write信号とに応じた
内部アドレス)への書き込みが行われる。
【0038】順に説明すると、クロック期間T3 におい
ては、アドレス=0x0502、write=0、re
ad=1であるから、カバレッジメモリ1の対応する内
部アドレス、A’9 =1、A’8 =0、A’7 〜A’0
=0x02となる。したがって、カバレッジメモリ1の
1024個の領域のうち、readブロックである0x
102番地で示される領域に「1」が書き込まれる。
【0039】次のクロック期間T4 はクロック期間T3
と同様であるため、カバレッジメモリ1 の内部アドレス
0x0102番地で示される領域に再度「1」を書き込
むようにする。
【0040】次のクロック期間T5 においては、アドレ
スが0x0503、write=0、read=1であ
るから、先と同じreadブロックの0x0103番地
で示される領域に「1」が書き込まれる。
【0041】また、クロック期間T6 、T7 およびT9
においては、アドレスが各々0x0503、0x050
6、0x050eで、write=read=0である
から、カバレッジメモリ1の0x003番地、0x00
6番地、0x00e番地で示される各々の領域へ「1」
が書き込まれる。
【0042】同様に、クロック期間T8 ではカバレッジ
メモリ1のreadブロックの0x010c番地で示さ
れる領域に「1」が書き込まれ、クロック期間T10では
カバレッジメモリ1のwriteブロックの0x20e
番地で示される領域に「1」が書き込まれる。
【0043】また、クロック期間T11、T12では、アド
レスの上位が0x06であるから領域指定レジスタ3
(図1参照)での指定アドレスと一致せず、領域一致回
路3(図1参照)からの出力が「0」となり、カバレッ
ジメモリ1への書き込みは行われない。
【0044】このクロック期間T1 〜T12までにカバレ
ッジメモリ1へ書き込まれた最終的なカバレッジデータ
を図3に示す。図3(a)はアドレス一致ブロック(0
x000〜0x00f)での記録状態であり、図2に示
すクロック期間T6 、T7 、T9 で書き込まれた結果が
表示されている。
【0045】また、図3(b)はreadブロック(0
x100〜0x10f)での記録状態であり、図2に示
すクロック期間T3 〜T5 、T8 で書き込まれた結果が
表示されている。
【0046】さらに、図3(c)はwriteブロック
(0x200〜0x20f)での記録状態であり、図2
に示すクロック期間T10で書き込まれた結果が表示され
ている。
【0047】このように、本実施形態のカバレッジメモ
リ1では、マイクロプロセッサシステム2の制御信号で
あるread信号とwrite信号とがカバレッジメモ
リ1のアドレス線の一部に接続されていることから、ア
ドレス一致のみ、read信号のみ、write信号の
みの各制御信号の論理の組合せによって分類されるブロ
ック毎にカバレッジデータを独立して得ることができる
ようになる。
【0048】また、read信号およびwrite信号
で直接内部アドレスを指定しているため、1クロック期
間内では各内部アドレスに対する書き込みのみを行えば
よいことになる。
【0049】
【発明の効果】以上説明したように、本発明のカバレッ
ジメモリによれば次のような効果がある。すなわち、マ
イクロプロセッサによるメモリの読み出し指示信号およ
び書き込み指示信号によって内部アドレスが指定される
ため、メモリに対する読み出しアクセスおよび書き込み
アクセスの状態を別個に記録することが可能となり、メ
モリのアクセスに対する綿密な検証を行うことが可能と
なる。
【0050】また、アクセスの状態を記録する際に1ク
ロック期間内でリードモディファイライトを行わず書き
込みのみを行うため、クロック周波数が高くなっても対
応できるとともに、回路構成を非常に簡素化することが
可能となる。
【図面の簡単な説明】
【図1】本実施形態におけるカバレッジメモリを説明す
るブロック図である。
【図2】カバレッジメモリの動作を説明するタイミング
チャートである。
【図3】カバレッジメモリの状態を説明する図である。
【図4】従来例を説明するブロック図である。
【図5】カバレッジメモリの状態を説明する図である。
【符号の説明】
1 カバレッジメモリ 2 マイクロプロセッサシステム 3 領域一致回路 4 領域指定レジスタ

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 内部アドレスに対応して、マイクロプロ
    セッサから出されるアドレスバスのアドレス指定でメモ
    リへのアクセス状態を記録するカバレッジメモリにおい
    て、 前記アドレスバスの複数本のビットのうちmビット部分
    が前記内部アドレスのmビット部分に対応して接続さ
    れ、 前記マイクロプロセッサの前記メモリに対する読み出
    し、書き込みを指示するn本の制御信号が前記内部アド
    レスのmビット部分以外のnビット部分に対応して接続
    されていることを特徴とするカバレッジメモリ。
  2. 【請求項2】 前記マイクロプロセッサの前記メモリへ
    のアクセス状態を、前記nビット部分を上位ビット、前
    記mビット部分を下位ビットとした前記内部アドレスで
    示される領域へ記録することを特徴とする請求項1記載
    のカバレッジメモリ。
JP8120001A 1996-05-15 1996-05-15 カバレッジメモリ Withdrawn JPH09305444A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8120001A JPH09305444A (ja) 1996-05-15 1996-05-15 カバレッジメモリ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8120001A JPH09305444A (ja) 1996-05-15 1996-05-15 カバレッジメモリ

Publications (1)

Publication Number Publication Date
JPH09305444A true JPH09305444A (ja) 1997-11-28

Family

ID=14775446

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8120001A Withdrawn JPH09305444A (ja) 1996-05-15 1996-05-15 カバレッジメモリ

Country Status (1)

Country Link
JP (1) JPH09305444A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007066336A (ja) * 2003-04-17 2007-03-15 Arm Ltd 集積回路内の診断データ取り込み

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007066336A (ja) * 2003-04-17 2007-03-15 Arm Ltd 集積回路内の診断データ取り込み

Similar Documents

Publication Publication Date Title
US7302545B2 (en) Method and system for fast data access using a memory array
US4958346A (en) Memory testing device
JPH02133834A (ja) インサートキットエミュレータ
US5748555A (en) Memory address preview control circuit
US5155826A (en) Memory paging method and apparatus
JPH09305444A (ja) カバレッジメモリ
US5911031A (en) IC card memory for recording and reproducing audio and/or video data concurrently or separately and a control method thereof
JP2611491B2 (ja) マイクロプロセッサ
JPH0719191B2 (ja) メモリ装置
JPH0721700A (ja) エラー訂正用メモリ装置
KR960001096B1 (ko) 부팅 드라이브 시스템
JP2874230B2 (ja) マイクロコンピュータのメモリアドレッシング方式
JPH0793039B2 (ja) メモリアドレス制御回路
JP3450227B2 (ja) 連続照合サンプリング回路
JP3036590B2 (ja) 外部デバイス制御回路
JP3251265B2 (ja) メモリ出力制御回路
KR0168973B1 (ko) 어드레스를 자동 증가시켜 롬을 억세스하는 방법 및 그장치
JPH03269900A (ja) 半導体集積回路
JPH02136921A (ja) レジスタアクセス方式
JPH04350731A (ja) 開発支援システム
JPS59161751A (ja) 命令走行アドレス記録装置
JPH0944412A (ja) メモリ試験回路
JPH11143766A (ja) 情報処理装置
JPS62168241A (ja) マイクロプログラム制御装置
JPS6031039B2 (ja) メモリ用集積回路装置

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20030805