JPH09305444A

JPH09305444A - カバレッジメモリ

Info

Publication number: JPH09305444A
Application number: JP8120001A
Authority: JP
Inventors: Takayoshi Yoshida; 隆義吉田; Noritaka Koyama; 法孝小山
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1996-05-15
Filing date: 1996-05-15
Publication date: 1997-11-28

Abstract

(57)【要約】【課題】簡単な回路構成でメモリに対するｒｅａｄ、
ｗｒｉｔｅのアクセス状態を同時に収集できるようにす
ること。【解決手段】本発明は、内部アドレスに対応して、マ
イクロプロセッサシステム２のＣＰＵから出されるアド
レスバスのアドレス指定でメモリへのアクセス状態を記
録するカバレッジメモリ１であり、マイクロプロセッサ
システム２のアドレスバスＡ₁₅〜Ａ₀のうちのｍビット
部分（Ａ₇〜Ａ₀）が内部アドレスのｍビット部分
（Ａ’₇〜Ａ’₀）に対応して接続され、ＣＰＵがメモ
リに対する読み出し、書き込みを指示するｎ本の制御信
号（ｗｒｉｔｅ、ｒｅａｄ）が内部アドレスのｍビット
部分以外のｎビット部分（Ａ’₉、Ａ’₈）に対応して
接続されているものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サのメモリへのアクセス状態を記録するカバレッジメモ
リに関する。

【０００２】

【従来の技術】カバレッジメモリは、マイクロプロセッ
サによるプログラムの実行過程において、メモリ領域の
どれだけの部分に対してアクセスしたか、さらには読み
出し、書き込み等の情報を得るものである。

【０００３】ここでメモリ領域には、プログラムが格納
されている領域と、データが格納されている領域とがあ
り、前者はプログラムの走行範囲を、後者はデータのア
クセス範囲を記録する。

【０００４】このようなカバレッジメモリを用いたプロ
グラムテストにおいては、カバレッジの実行結果を調べ
てメモリ領域全体に対するアクセスした部分の比率（カ
バレッジ率）を求め、これによってプログラムが正常に
実行されているかどうかを判断している。

【０００５】図４は従来のカバレッジメモリを説明する
ブロック図である。すなわち、このカバレッジメモリ
１’は、マイクロプロセッサシステム２の内部にあるＣ
ＰＵ（図示せず）が、同じく内部にあるメモリ（図示せ
ず）に対してどのアドレスへアクセスしたかを記録する
ものであり、ＣＰＵで指定する１６ビットのアドレスＡ
₁₅〜Ａ₀のうち、下位８ビットＡ₇〜Ａ₀とカバレッジ
メモリ１’の内部アドレスＡ’₇〜Ａ’₀とが対応して
接続されている。

【０００６】また、ＣＰＵで指定する１６ビットのアド
レスの上位８ビットＡ₁₅〜Ａ₈が領域一致回路３に接続
され、ＣＰＵから出力される書き込み信号（ｗｒｉｔ
ｅ）、読み出し信号（ｒｅａｄ）から成る制御信号がセ
レクタ５に接続されている。

【０００７】領域一致回路３は、上位８ビットＡ₁₅〜Ａ
₈の値が領域指定レジスタ４で設定した値と一致してい
る場合に、カバレッジメモリ１’に対するＲＥ（読み出
し信号）およびＷＥ（書き込み信号）を発生する。

【０００８】このＲＥによる読み出しとＷＥによる書き
込みとは同時に行われることはなく、１クロック期間内
で最初にＲＥによる読み出しが行われ、その直後に同じ
アドレスへのＷＥによる書き込みが行われるリードモデ
ィファイライトサイクルとなっている。

【０００９】また、カバレッジメモリ１’から読み出さ
れたデータはＤＯ端子からＦ／Ｆ（フリップフロップ）
６へ出力され、このＦ／Ｆ６の出力とセレクタ５の出力
との（論理和をＯＲ回路７で得て、そのデータをＤＩ端
子から書き込む状態となる。ここでセレクタ５はｗｒｉ
ｔｅ、ｒｅａｄまたは１のいずれかを選択する。

【００１０】カバレッジメモリ１’の動作としては、最
初にカバレッジメモリ１’の全体をクリアする。図５は
カバレッジメモリの状態を説明する図であり、（ａ）は
初期状態、（ｂ）は最終状態である。

【００１１】図５では、カバレッジメモリ１’（図４参
照）の内部アドレスＡ’₇〜Ａ’₀にて示される１６個
分のアドレスへのアクセス状態をマトリクス状に示した
ものであり、各枡目の左上に示された数字がアドレスの
最下位ビットの値と対応している。なお、カバレッジメ
モリ１’には２５６個分のアドレスに対応してアクセス
状態を記録できるようになっているが、図５ではその内
の０ｘ０５００〜０ｘ０５０ｆ（０ｘは１６進）までの
１６個分のみを示している。

【００１２】カバレッジメモリ１’の全体をクリアする
と、図５（ａ）に示すように、全ての内容に「０」が書
き込まれる状態となる。

【００１３】ここで、ＣＰＵがメモリ領域０ｘ０５００
〜０ｘ０５０ｆの各アドレスにアクセスしたかどうかの
カバレッジデータを収集する場合を説明すると、図４に
示す領域指定レジスタ４の値を０ｘ０５（２進数で００
０００１０１）に設定し、セレクタ５で「１」を選ぶよ
うに設定する。

【００１４】ＣＰＵがアドレス０ｘ０５００〜０ｘ０５
ｆｆのメモリ領域をアクセスすると、そのアドレスの上
位８ビット（０ｘ０５）が先に設定した領域指定レジス
タ４の値と一致するため、領域一致回路３から「１」が
出力される。

【００１５】領域一致回路３から「１」が出力された状
態で、マイクロプロセッサシステム２の下位８ビットの
アドレスＡ₇〜Ａ₀と対応するカバレッジメモリ１’の
内部アドレスＡ’₇〜Ａ’₀に記録されている内容がＦ
／Ｆ６に出力され（ＲＥサイクル）、この値とセレクタ
５から出力される「１」との論理和すなわち「１」が同
じアドレスの内容として記録される（ＷＥサイクル）。

【００１６】図５（ｂ）に示す最終状態では、ＣＰＵが
アドレス０ｘ０５０２番地、０ｘ０５０ｃ番地、０ｘ０
５０ｆ番地にアクセスした状態が示されている。

【００１７】この例では、セレクタ５において「１」を
選択しているため、マイクロプロセッサシステム２のＣ
ＰＵがメモリに対してｒｅａｄを指示したか、ｗｒｉｔ
ｅを指示したかの区別なく、所定のアドレスに対してア
クセスを行ったか否かの記録を収集することができる。

【００１８】つまり、セレクタ５においてｗｒｉｔｅを
選択した場合には、ｗｒｉｔｅ信号の状態が書き込まれ
ることになり、ｒｅａｄを選択した場合には、ｒｅａｄ
信号の状態が書き込まれることになる。この場合、各ア
ドレスに対してｒｅａｄまたはｗｒｉｔｅを行った場合
には「１」が記録され、一度もｒｅａｄまたはｗｒｉｔ
ｅを行わなかった場合には「０」が記録されていること
になる。

【００１９】また、アドレス一致のみ（ＣＰＵがアドレ
スへのアクセスのみを行う場合）、ｒｅａｄ、ｗｒｉｔ
ｅの各々のカバレッジデータを同時に収集したい場合に
は、１アドレスに３ビット記憶するカバレッジメモリを
用い、Ｆ／Ｆと論理和ゲートを３組用いるようにすれば
よい。

【００２０】

【発明が解決しようとする課題】しかしながら、このよ
うなカバレッジメモリには次のような問題がある。すな
わち、カバレッジデータを記録するにあたり、内容を読
み出してＦ／Ｆへ送るＲＥサイクルと、Ｆ／Ｆからの出
力とセレクタからの出力との論理和を記録するＷＥサイ
クルとを１クロック期間内で行う必要があることから、
クロック周波数が高くなればなる程、カバレッジメモリ
に対して高速性が要求される。

【００２１】例えば、ＣＰＵのクロック周波数が２０Ｍ
Ｈｚであればクロック期間が５０ｎｓであるため、ＲＥ
サイクルとＷＥサイクルとが各々２０ｎｓ程度となる速
度で済むが、ＣＰＵのクロック周波数が４０ＭＨｚとな
るとクロック周期が２５ｎｓとなり、ＲＥサイクルとＷ
Ｅサイクルとが各々１０ｎｓ程度になってしまう。

【００２２】つまり、ＣＰＵのクロック周波数が高くな
ればなる程、リードモディファイライトを使用してカバ
レッジデータを収集するのが困難となる。

【００２３】また、セレクタでの選択によってｒｅａ
ｄ、ｗｒｉｔｅの各カバレッジデータを別個に収集する
ことから、同時に各カバレッジデータを参照することが
できず、メモリのアクセスに対する綿密な検証を行う上
で問題となっている。

【００２４】

【課題を解決するための手段】本発明はこのような課題
を解決するために成されたカバレッジメモリである。す
なわち、本発明は、内部アドレスに対応して、マイクロ
プロセッサから出されるアドレスバスのアドレス指定で
メモリへのアクセス状態を記録するカバレッジメモリで
あり、アドレスバスの複数本のビットのうちｍビット部
分が内部アドレスのｍビット部分に対応して接続され、
マイクロプロセッサのメモリに対する読み出し、書き込
みを指示するｎ本の制御信号が内部アドレスのｍビット
部分以外のｎビット部分に対応して接続されているもの
である。

【００２５】これにより、マイクロプロセッサのメモリ
に対する読み出し、書き込みでのアクセス状態を、その
読み出しや書き込みの指示に応じた別個の内部アドレス
に独立して記録することができる。また、マイクロプロ
セッサのメモリに対する読み出し、書き込み指示を直接
内部アドレスの設定に反映させているため、マイクロプ
ロセッサの１クロック周期内では、アクセスしたアドレ
スに対応する内部アドレスへの情報の書き込みだけを行
えばよいことになる。

【００２６】

【発明の実施の形態】以下に、本発明のカバレッジメモ
リにおける実施の形態を図に基づいて説明する。図１は
本実施形態におけるカバレッジメモリを説明するブロッ
ク図である。すなわち、このカバレッジメモリ１は、マ
イクロプロセッサシステム２の内部にあるＣＰＵ（図示
せず）が、同じく内部にあるメモリ（図示せず）に対し
てどのアドレスへアクセスしたかを記録するものであ
り、ＣＰＵで指定する１６ビットのアドレスＡ₁₅〜Ａ₀
のうち、下位８ビットＡ₇〜Ａ₀とカバレッジメモリ
１’の内部アドレスＡ’₇〜Ａ’₀とが対応して接続さ
れ、さらにメモリへのデータの書き込みを指示するｗｒ
ｉｔｅ信号（制御信号）と内部アドレスＡ’₉、メモリ
からのデータの読み出しを指示するｒｅａｄ信号（制御
信号）と内部アドレスＡ’₈とが各々接続された構成と
なっている。

【００２７】また、ＣＰＵで指定する１６ビットのアド
レスの上位８ビットＡ₁₅〜Ａ₈が領域一致回路３に接続
されており、領域指定レジスタ４で設定した値と上位８
ビットＡ₁₅〜Ａ₈の値とが一致した場合にカバレッジメ
モリ１へＷＥ（書き込み信号）を与えて、ＤＩ端子から
入力される「１」を記録するようになっている。

【００２８】本実施形態におけるカバレッジメモリ１の
動作としては、最初にカバレッジメモリ１の内容全体を
クリアする。このカバレッジメモリ１では、内部アドレ
スＡ’₇〜Ａ’₀による２５６個分のアドレスに対応し
た情報を、内部アドレスＡ’₉〜Ａ’₈によって４種類
分すなわち合計１０２４個分記録できるようになってい
る。内容をクリアする場合には、１０２４個の全てに
「０」を記録する。

【００２９】次に、領域一致回路３からの出力信号が
「１」となっている場合、その時のマイクロプロセッサ
システム２で指定されているアドレスＡ₇〜Ａ₀と、ｒ
ｅａｄ、ｗｒｉｔｅの制御信号とによりカバレッジメモ
リ１の内部アドレスＡ’₉〜Ａ’₀を設定し、これに対
応した領域へＤＩ端子から入力される「１」を記録す
る。

【００３０】ここで、先に説明した１０２４個のアドレ
スのうち、内部アドレスＡ’₇〜Ａ’₀の同じものが、
内部アドレスＡ’₉とＡ’₈との違いで４つ存在するこ
とになる。

【００３１】すなわち、１０２４個のアドレスの最初の
２５６個（０ｘ０００〜０ｘ０ｆｆ番地）はＡ’₉Ａ’
₈＝００であり、ｗｒｉｔｅ＝ｒｅａｄ＝０の場合であ
る。この内部アドレスに対応した領域には、ＣＰＵが所
定アドレスへアクセスして読み出しも書き込みも行わな
かった場合（アドレスのみが一致する場合）に「１」が
記録される。以下、この２５６個の領域をアドレス一致
ブロックという。

【００３２】また、次の２５６個（０ｘ１００〜０ｘ１
ｆｆ番地）はＡ’₉Ａ’₈＝０１であり、ｗｒｉｔｅ＝
０、ｒｅａｄ＝１の場合である。この内部アドレスに対
応した領域には、ＣＰＵが所定アドレスに対して読み出
しを行った場合に「１」が記録される。以下、この２５
６個の領域をｒｅａｄブロックという。

【００３３】さらに、その次の２５６個（０ｘ２００〜
０ｘ２ｆｆ番地）はＡ’₉Ａ’₈＝１０であり、ｗｒｉ
ｔｅ＝１、ｒｅａｄ＝０の場合である。この内部アドレ
スに対応した領域には、ＣＰＵが所定アドレスに対して
書き込みを行った場合に「１」が記録される。以下、こ
の２５６個の領域をｗｒｉｔｅブロックという。

【００３４】最後の２５６個（０ｘ２００〜０ｘ２ｆｆ
番地）はＡ’₉Ａ’₈＝１１であり、ｗｒｉｔｅ＝ｒｅ
ａｄ＝１の場合である。この内部アドレスに対応した領
域には、ＣＰＵが所定アドレスに対してｒｅａｄ信号お
よびｗｒｉｔｅ信号を共にアサートした場合にのみ
「１」が記録されることになる。

【００３５】次に、このようなカバレッジメモリ１を用
いた具体的なカバレッジデータの記録について説明す
る。図２はカバレッジメモリの動作を説明するタイミン
グチャートであり、所定のクロック期間Ｔ₁〜Ｔ₁₂まで
の各クロック内で指示されたアドレス（Ａ₁₅〜Ａ₀）
と、そのアドレスに対するｒｅａｄ、ｗｒｉｔｅの制御
信号、およびカバレッジＷＥ（書き込み信号）の発生タ
イミングを示している。

【００３６】領域指定レジスタ４（図１参照）による領
域指定として、先に説明したと同様な０ｘ０５を設定し
ているとすると、図２に示すクロック期間Ｔ₁、Ｔ₂で
のアドレスが０ｘ０４ｆｆであるため領域指定レジスタ
４の指定アドレスとは一致せず、この間は領域一致回路
３（図１参照）から「０」が出力され、カバレッジＷＥ
がＬｏｗレベルとなる。すなわち、カバレッジメモリ１
への書き込みを行われない。

【００３７】一方、クロック期間Ｔ₃〜Ｔ₁₀では指定さ
れるアドレスが０ｘ０５００〜０ｘ０５ｆｆの範囲にあ
ることから、領域一致回路３（図１参照）から「１」が
出力され、カバレッジＷＥがＨｉｇｈレベルとなる。こ
の間はカバレッジメモリ１の内部アドレス（ＣＰＵによ
る指定アドレスとｒｅａｄ、ｗｒｉｔｅ信号とに応じた
内部アドレス）への書き込みが行われる。

【００３８】順に説明すると、クロック期間Ｔ₃におい
ては、アドレス＝０ｘ０５０２、ｗｒｉｔｅ＝０、ｒｅ
ａｄ＝１であるから、カバレッジメモリ１の対応する内
部アドレス、Ａ’₉＝１、Ａ’₈＝０、Ａ’₇〜Ａ’₀
＝０ｘ０２となる。したがって、カバレッジメモリ１の
１０２４個の領域のうち、ｒｅａｄブロックである０ｘ
１０２番地で示される領域に「１」が書き込まれる。

【００３９】次のクロック期間Ｔ₄はクロック期間Ｔ₃
と同様であるため、カバレッジメモリ₁の内部アドレス
０ｘ０１０２番地で示される領域に再度「１」を書き込
むようにする。

【００４０】次のクロック期間Ｔ₅においては、アドレ
スが０ｘ０５０３、ｗｒｉｔｅ＝０、ｒｅａｄ＝１であ
るから、先と同じｒｅａｄブロックの０ｘ０１０３番地
で示される領域に「１」が書き込まれる。

【００４１】また、クロック期間Ｔ₆、Ｔ₇およびＴ₉
においては、アドレスが各々０ｘ０５０３、０ｘ０５０
６、０ｘ０５０ｅで、ｗｒｉｔｅ＝ｒｅａｄ＝０である
から、カバレッジメモリ１の０ｘ００３番地、０ｘ００
６番地、０ｘ００ｅ番地で示される各々の領域へ「１」
が書き込まれる。

【００４２】同様に、クロック期間Ｔ₈ではカバレッジ
メモリ１のｒｅａｄブロックの０ｘ０１０ｃ番地で示さ
れる領域に「１」が書き込まれ、クロック期間Ｔ₁₀では
カバレッジメモリ１のｗｒｉｔｅブロックの０ｘ２０ｅ
番地で示される領域に「１」が書き込まれる。

【００４３】また、クロック期間Ｔ₁₁、Ｔ₁₂では、アド
レスの上位が０ｘ０６であるから領域指定レジスタ３
（図１参照）での指定アドレスと一致せず、領域一致回
路３（図１参照）からの出力が「０」となり、カバレッ
ジメモリ１への書き込みは行われない。

【００４４】このクロック期間Ｔ₁〜Ｔ₁₂までにカバレ
ッジメモリ１へ書き込まれた最終的なカバレッジデータ
を図３に示す。図３（ａ）はアドレス一致ブロック（０
ｘ０００〜０ｘ００ｆ）での記録状態であり、図２に示
すクロック期間Ｔ₆、Ｔ₇、Ｔ₉で書き込まれた結果が
表示されている。

【００４５】また、図３（ｂ）はｒｅａｄブロック（０
ｘ１００〜０ｘ１０ｆ）での記録状態であり、図２に示
すクロック期間Ｔ₃〜Ｔ₅、Ｔ₈で書き込まれた結果が
表示されている。

【００４６】さらに、図３（ｃ）はｗｒｉｔｅブロック
（０ｘ２００〜０ｘ２０ｆ）での記録状態であり、図２
に示すクロック期間Ｔ₁₀で書き込まれた結果が表示され
ている。

【００４７】このように、本実施形態のカバレッジメモ
リ１では、マイクロプロセッサシステム２の制御信号で
あるｒｅａｄ信号とｗｒｉｔｅ信号とがカバレッジメモ
リ１のアドレス線の一部に接続されていることから、ア
ドレス一致のみ、ｒｅａｄ信号のみ、ｗｒｉｔｅ信号の
みの各制御信号の論理の組合せによって分類されるブロ
ック毎にカバレッジデータを独立して得ることができる
ようになる。

【００４８】また、ｒｅａｄ信号およびｗｒｉｔｅ信号
で直接内部アドレスを指定しているため、１クロック期
間内では各内部アドレスに対する書き込みのみを行えば
よいことになる。

【００４９】

【発明の効果】以上説明したように、本発明のカバレッ
ジメモリによれば次のような効果がある。すなわち、マ
イクロプロセッサによるメモリの読み出し指示信号およ
び書き込み指示信号によって内部アドレスが指定される
ため、メモリに対する読み出しアクセスおよび書き込み
アクセスの状態を別個に記録することが可能となり、メ
モリのアクセスに対する綿密な検証を行うことが可能と
なる。

【００５０】また、アクセスの状態を記録する際に１ク
ロック期間内でリードモディファイライトを行わず書き
込みのみを行うため、クロック周波数が高くなっても対
応できるとともに、回路構成を非常に簡素化することが
可能となる。

【図面の簡単な説明】

【図１】本実施形態におけるカバレッジメモリを説明す
るブロック図である。

【図２】カバレッジメモリの動作を説明するタイミング
チャートである。

【図３】カバレッジメモリの状態を説明する図である。

【図４】従来例を説明するブロック図である。

【図５】カバレッジメモリの状態を説明する図である。

【符号の説明】

１カバレッジメモリ２マイクロプロセッサシステム３領域一致回路４領域指定レジスタ

Claims

【特許請求の範囲】

【請求項１】内部アドレスに対応して、マイクロプロ
セッサから出されるアドレスバスのアドレス指定でメモ
リへのアクセス状態を記録するカバレッジメモリにおい
て、前記アドレスバスの複数本のビットのうちｍビット部分
が前記内部アドレスのｍビット部分に対応して接続さ
れ、前記マイクロプロセッサの前記メモリに対する読み出
し、書き込みを指示するｎ本の制御信号が前記内部アド
レスのｍビット部分以外のｎビット部分に対応して接続
されていることを特徴とするカバレッジメモリ。
【請求項２】前記マイクロプロセッサの前記メモリへ
のアクセス状態を、前記ｎビット部分を上位ビット、前
記ｍビット部分を下位ビットとした前記内部アドレスで
示される領域へ記録することを特徴とする請求項１記載
のカバレッジメモリ。